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JP2000504879A - 電界効果により制御可能の半導体デバイス - Google Patents

電界効果により制御可能の半導体デバイス

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JP2000504879A JP9528039A JP52803997A JP2000504879A JP 2000504879 A JP2000504879 A JP 2000504879A JP 9528039 A JP9528039 A JP 9528039A JP 52803997 A JP52803997 A JP 52803997A JP 2000504879 A JP2000504879 A JP 2000504879A
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Abstract

(57)【要約】 本発明は縦型又は横型構造形式の電界効果により制御可能の半導体デバイス、即ちＭＯＳＦＥＴ及びＩＧＢＴに関する。ソース−ドレイン負荷区間の半導体基体内に、即ち縦型デバイスでは内部帯域内に、また横型デバイスではドリフト帯域内に異なる導電形の空乏帯域と相補性空乏帯域を入れ、その際第１の導電形によりドープされた範囲の濃度が第２の導電形によりドープされた範囲の濃度にほぼ相当するようにする。

Description

【発明の詳細な説明】 電界効果により制御可能の半導体デバイス 本発明は、 ａ）半導体基体の表面に接する第１の導電形の内部帯域と、 ｂ）内部帯域に接するドレイン帯域と、 ｃ）上記の半導体基体の表面に埋め込まれている第２の導電形の少なくとも１ つのベース帯域と、 ｄ）ベース帯域に埋め込まれている第１の導電形の少なくとも１つのソース帯 域と、 ｅ）それぞれベース帯域とそこに埋め込まれているソース帯域を接触化する少 なくとも１つのソース電極と、 ｆ）半導体基体全体と絶縁されているゲート電極と を有する半導体基体から成る電界効果により制御可能の半導体デバイスに関する 。 この種の電界効果により制御可能の縦型の半導体デバイスは従来技術において ずっと以前から知られている。一方ではこのデバイスは、内部帯域に接するドレ イン帯域が内部帯域と同じ導電形である場合には、ＶＭＯＳ電界効果トランジス タとして知られている。また他方ではこのような電界効果により制御可能の半導 体デバイスはドレイン帯域を陽極帯域として形成され内部帯域と反対の導電形に 形成されている場合には、ＩＧＢＴとして知られている。 更に本発明はまた、 ａ）空間的に互いに分離され、それぞれソース電極とドレイン電極を設けられ ている第２の導電形のソース帯域及びドレイン帯域と、 ｂ）ソース帯域とドレイン帯域との間にあり、ドレイン帯域に接する第２の導 電形のドリフト帯域と、 ｃ）ソース帯域とドリフト帯域を部分的に覆い半導体基体の表面と絶縁されて いるゲート電極と を有する第１の導電形の半導体基体から成る電界効果により制御可能の半導体デ バイスに関する。 このような電界効果により制御可能の横型の半導体デバイスは従来から横型Ｍ ＯＳＦＥＴとして公知である。 冒頭に記載した半導体デバイスはイエンス・ペーター・シュテングル及びイエ ネ・チハニ著「パワーＭＯＳＦＥＴの実践」第２版、プフラウム出版、ミュンヘ ン、１９９２年に詳細に論究されている。 冒頭に記載した全ての半導体デバイスは、内部帯域もしくはドリフト帯域の厚 さを増さなければならないため、ドレイン−ソース負荷区間の順方向抵抗Ｒonが 半導体デバイスの電圧強度の増加につれて増大する欠点を有する。ＶＭＯＳ−Ｍ ＯＳＦＥＴの場合、表面に関する順方向抵抗Ｒonは５０Ｖの電圧で約０．２０Ω ／ｍ2であり、１０００Ｖの逆電圧では例えば約１０Ω／ｍ2の値に上昇する。 この欠点を排除するために、米国特許第５２１６２７５号明細書には均質に例 えばエピタキシャルに成長させた内部帯域の代わりに第１と第２の導電形の層が 交互に存在する縦型ＭＯＳＦＥＴが提案されている。その原理となる構造は特に 図４及び図５並びにそれらに関連する明細書部分に示されている。特にそこでは 交互するｐ形層及びｎ形層はそれぞれベース帯域及びドレイン帯域と接続されて いる。しかしこれにより縁部範囲がもはや自由に形成できなくなるため半導体デ バイスの設計を著しく制約することになる。 従って本発明の課題は、冒頭に記載した電界効果により制御可能の半導体デバ イスを、高い逆電圧にもかかわらず低い順方向抵抗が存在するように改良して従 来技術で示された欠点を排除することにある。 この課題は本発明により、冒頭に記載した形式の縦型パワー半導体デバイスに おいて、内部帯域に第２の導電形の単数又は複数の空乏帯域と第１の導電形の単 数又は複数の相補性空乏帯域を設け、その際空乏帯域全体のドーピング量が相補 性空乏帯域全体のドーピング量に相当するようにすることにより解決される。 更に本発明の課題は、電界効果により制御可能の横型構造の半導体デバイスに おいて、ドリフト帯域内に第２の導電形の多数の空乏帯域を設け、その際ドリフ ト帯域全体のドーピング量が空乏帯域全体のドーピング量にほぼ相当するように することにより解決される。 本発明は、Ｖ−ＭＯＳＦＥＴ及びＩＧＢＴにおいて好適には対として配置され た空乏帯域と相補性空乏帯域を特に電流路に沿って単純に設置することにより、 一方では相補性空乏帯域により良好な導電性が保証され、他方ではドレイン電圧 の上昇時にこれらの範囲が相互に空乏化し合い、それにより高い逆電圧が保証及 び維持されるという利点を有する。 このように形成された半導体デバイスに逆電圧が生じると、縦型の半導体デバ イスでは内部帯域と単数又は複数のベース帯域との間のｐｎ接合から始まって空 間電荷帯域が形成され、その広がりは逆電圧の上昇と共に増大する。空間電荷帯 域が空乏帯域にぶつかると、これらの空乏帯域は内部帯域の空乏化された範囲を 介して高オームでベース帯域に接続される。更に逆電圧が上昇すると空間電荷帯 域は更に広がり、その結果キャリアの一部も空乏帯域及び相補性空乏帯域から駆 逐される。更に逆電圧が上昇するとキャリアは内部帯域の大部分及び空乏帯域及 び相補性空乏帯域から完全に駆逐されてしまう。こうしてこの空間電荷帯域はド レイン帯域もしくは陽極帯域の方向に移動させられる。最大印加電圧では空乏帯 域及び相補性空乏帯域は完全に空間電荷帯域内にある。横型ＭＯＳＦＥＴにおけ る空乏帯域及び相補性空乏帯域の機能もこれに類似する。 空乏帯域全体のドーピング量が相補性空乏帯域全体のドーピング量に相当する ので、ドレイン電圧の上昇時にこのようにして形成されているｐ−ｎ形範囲は相 互に完全に空乏化され、即ち唯１つの絶縁帯域のようになり、それにより高い逆 電圧が保証及び維持される。 本発明の一実施形態では、内部帯域内の空乏帯域と相補性空乏帯域はそれぞれ 対として配置されている。更に典型的には対として内部帯域に設けられている空 乏帯域と相補性空乏帯域は≧０及び空間電荷帯域の幅より小さいか等しい相互間 隔を有する。 本発明の別の実施形態では内部帯域内に唯１つの相補性空乏帯域を設け、その 中に多数の空乏帯域を設けるようにし、その際典型的には相補性空乏帯域内の空 乏帯域の相互間隔は空乏帯域と相補性空乏帯域との間の空間電荷帯域の幅より小 さいか等しくされる。 この実施形態の場合相補性空乏帯域内に設けられている空乏帯域はほぼ球形、 直方体形又は不規則な形状を示していてもよい。 有利には本発明のこの別の実施形態の更なる改良では相補性空乏帯域は内部帯 域全体に相当する。 更に本発明は対として配置されている空乏帯域と相補性空乏帯域の製造方法に も関する。その際本発明によれば基板上に、拡散係数が明らかに互いに異なって いるｐ形ドーパントとｎ形ドーパントをほぼ同量含んでいる第１のエピタキシャ ル層を施す。この第１のエピタキシャル層内に次いでトレンチをエッチングし、 このトレンチを第２の高オームのエピタキシャル層で満たす。次いでこのように 処理された基板を熱処理し、第１のエピタキシャル層の異なる速度で拡散する２ つのドーパントが第２のエピタキシャル層内に拡散できるようにする。その後拡 散挙動が異なることから対の空乏帯域と相補性空乏帯域がトレンチの縁部に形成 される。 本発明を図面に例示し、以下に図面に基づき詳述する。その際 図１はそれぞれＡ、Ｂ、Ｃで示された範囲において異なる実現可能性を示す本 発明による縦型ＭＯＳＦＥＴの部分断面図を、 図２は本発明による別のＶ−ＭＯＳＦＥＴの部分断面図を、 図３は更に別のトレンチ構造を有する本発明によるＶ−ＭＯＳＦＥＴの部分断 面図を、 図４は更に別のトレンチ構造を有する本発明によるＶ−ＭＯＳＦＥＴの部分断 面図を、 図５はＶ字形のトレンチ構造を有する本発明によるＶ−ＭＯＳＦＥＴの部分断 面図を、 図６は本発明による横型ＭＯＳＦＥＴの部分断面図を、 図７ａ〜７ｄはそれぞれ本発明による縦型ＭＯＳＦＥＴを製造するための特徴 的な処理工程を示す部分断面図を、 図８ａ及び８ｂはそれぞれ本発明による縦型ＭＯＳＦＥＴを製造するための別 の処理工程を示す部分断面図を示している。 図１〜５において半導体デバイスの半導体基体が１と符号付けられている。半 導体基体はソース側表面３とドレイン側表面１６を有する。半導体基体１はその 表面３に接しているｎ-ドープされた内部帯域２を有する。表面３には複数のベ ース帯域５が埋め込まれている。これらのベース帯域５はセル形の構造を有する 。このようなセル構造は条片形、六角形、三角形、円又は四角形を有していても よい。ベース帯域５は内部帯域２と反対の導電形を有し、即ちベース帯域はこの 図の場合ｐドープされている。ベース帯域５内にはそれぞれ２つの強くｎドープ されたソース帯域６が埋め込まれている。ベース帯域５とソース帯域６は金属、 例えばアルミニウムから成るソース電極７と接触させられている。 内部帯域２の別の側面には強くｎドープされたドレイン帯域４もしくはＩＧＢ Ｔの場合には強くｐドープされた陽極帯域が接している。この帯域にはドレイン 電極９が金属化部を介して設けられている。 ベース帯域５は中間セル帯域１３を介して空間的に互いに分離されている。 ソース側の表面３上にあるゲート酸化物２２により絶縁されてゲート電極８が 配設されている。ゲート電極８は高ドープされたポリシリコンもしくは金属から 成っていてもよい。 図１には本発明の種々の実施形態が見易くするために１つの図にまとめて示さ れている。 図ｌには内部帯域２内の中間セル帯域１３内に設けられている種々の空乏帯域 、相補性空乏帯域１０、１１もしくは２０、２１もしくは３０、３１もしくは４ ０、４１が示されている。それらは互いに接触状態に、即ち互いに接触していて もよいが、しかし必ずしも互いに接触している必要はない。それらが互いに接触 している場合（これは図示の空乏帯域３０と図示の相補性空乏帯域３１の場合で ある）にはｐｎ接合を形成する。 図示の全ての空乏帯域はｐドープされており、図示の全ての相補性空乏帯域は ｎドープされている。範囲Ａで１０、１１と符号付けられている空乏帯域及び相 補性空乏帯域は球形に形成され、ドレイン−ソース負荷区間の電流路に沿って延 びている。範囲Ｂでは相補性空乏帯域２１、３１及び空乏帯域２０、３０は糸も しくは条片状に形成されている。そこでは空乏帯域２０及び相補性空乏帯域２１ は内部帯域２内に“フロート”状態で、即ち自由に浮動できるように形成されて おり、内部帯域２の一部だけを満たしている。しかしまたこれらの帯域は符号３ ０、３１で示されているようにソース側表面３からドレイン側表面１６及び／又 はドレイン帯域４内にまで達することもできる。範囲Ｂに示されているように空 乏帯域及び相補性空乏帯域の相互間隔ｄは≧０とすることができる。 範囲Ｃ内には別の実施形態が示されており、その際空乏帯域と相補性空乏帯域 ４０、４１は統計的に配分されている。その際空乏帯域及び相補性空乏帯域４０ 、４１の形状及び個々の空乏帯域もしくは相補性空乏帯域内のドーピング分布は 不規則であってもよい。 本発明において重要なことは、空乏帯域全体のドーピング量が相補性空乏帯域 全体のドーピング量にほぼ相当することである。更に注意すべきことは、設けら れている空乏帯域の体積の合計が相補性空乏帯域のそれにほぼ等しいか少ないこ とである。 更に範囲Ｃによる配置の場合配分された空乏帯域の平均濃度は設けられている 相補性空乏帯域の濃度にほぼ等しいか又は大きくするべきである。 個々の空乏帯域と相補性空乏帯域間の間隔ｄは、隣接する空乏帯域と相補性空 乏帯域間がブレークダウン電圧が存在する場合、相補性空乏帯域と空乏帯域との 間の空間電荷帯域の幅よりも狭いと有利である。しかし間隔ｄは範囲Ｂに示され ているように零でもよい。 以下図１に示されている構造の作用を詳述する。 ドレイン電圧が低い場合相補性空乏帯域が低オームであるため導電性は良好で ある。ドレイン電圧が高くなると中程度の電圧、例えば３０Ｖ以下の電圧で空乏 帯域もしくは相補性空乏帯域は相互に空乏化される。更に電圧を上げた場合垂直 方向の電界強度が更に高められ、内部帯域２はこの電圧を受ける。 この過程は詳細には以下のようにして行われる。空乏化はゲート電極８の下の ソース側表面及びベース帯域５内に埋め込まれたソース帯域６から始まる。次に 空乏化は空乏帯域ないし相補性空乏帯域に進む。空間電荷帯域が最初の空乏帯域 に達すると、この帯域は空間電荷帯域の電位が達している電圧に留まる。更にド レイン帯域４の方向の次の周辺部が空乏化される。この過程が層から層へと繰り 返される。このようにして空間電荷帯域は内部帯域２内に入れられたドーピング の下に達するまで進む。こうして空間電荷帯域は全体としてあたかも付加的に設 けられた空乏帯域及び相補性空乏帯域が存在しないかのように形成される。 その際電圧強度は内部帯域２の厚さのみにより決定される。従って本発明によ る装置は両方の要件、即ち高い電圧強度であると同時に低い順方向抵抗Ｒonであ る要件を満足する。 図２にはＶ−ＭＯＳＦＥＴに基づく本発明の別の実施形態が示されている。こ の場合ｎ-ドープされた内部帯域２内に中間セル帯域１３からベース帯域５の下 に広がるｎドープされた相補性空乏帯域５１が設けられている。この相補性空乏 帯域５１内には多数のｐドープされた空乏帯域５０が設けられている。これらの 空乏帯域５０の分布は統計的又は規則的であってよい。その際凹部帯域５０は任 意の形を有していてもよく、図２に示されている空乏帯域５０はほぼ球形の形を 有している。またこの場合分散されている空乏帯域５０全体のドーピング量はｎ ドープされた相補性空乏帯域５１全体のドーピング量にほぼ等しい。更に空乏帯 域５０の相互間隔は空乏帯域５０と相補性空乏帯域５１間にブレークダウン電圧 がある場合空乏帯域５０と相補性空乏帯域５１間の空間電荷帯域の幅よりも狭い 。 図３は本発明によるＶ−ＭＯＳＦＥＴの別の実施例を示している。このＭＯＳ ＦＥＴは図１もしくは図２に示されているものと内部帯域２の形状が異なる。こ こではゲート酸化物２２により絶縁されているゲート電極８の下方に内部帯域２ のソース側表面３からドレイン帯域４内にまで中間セル帯域１３の範囲に垂直な トレンチ１４が延びている。このトレンチ１４は部分的に又は完全に絶縁材、例 えば酸化シリコン及び／又は弱くｐドープされたポリシリコンで満たされている 。複数の上下に重ねられた絶縁層とその間にある弱くドープされたポリシリコン との組合わせも可能である。 こうして絶縁材で満たされたトレンチ１４はｐドープされた空乏帯域６０を備 えているｎドープされた相補性空乏帯域６１を介して内部帯域２と分離される。 その際このように空乏帯域６０及び相補性空乏帯域６１により形成されるトレン チ被覆のドーピングは、ＵD電圧が空乏帯域６０と相補性空乏帯域６１との間の ブレークダウン電圧よりも低い場合、空乏帯域６０と相補性空乏帯域６１がほぼ 完全に空乏化されるように調整される。 トレンチ１４の断面は丸くても条片状でも又は任意であってよい。その際トレ ンチ１４はドレイン帯域４内にまで延びている必要はなく、むしろその深さの推 移は自由に選択可能である。例えば丸いトレンチ断面を選択した場合、絶縁材で 満たされたトレンチ１４を覆う空乏帯域６０及び相補性空乏帯域６１は準円筒形 となる。 その場合内部帯域２とトレンチ１４との間の空乏帯域６０及び相補性空乏帯域 ６１のドーピングの配列は任意であり、即ち空乏帯域６０はトレンチ１４と相補 性空乏帯域６１との間にも相補性空乏帯域６１と内部帯域２との間にも配置可能 である。 更にトレンチ壁面１５の一部のみを空乏帯域６０及び相補性空乏帯域６１で覆 うこともできる。 図４は図３に示されている装置に相応する別の実施例を示している。図３の装 置との相異はゲート電極の形にある。図３に示されている装置とは異なりこの場 合ゲート電極は２つに分けられているか、もしくはゲート電極を第１の部分範囲 １７と第２の部分範囲１８に分割するゲート空白部１９を有する。この装置の趣 旨は、このように形成されたゲート電極によりその下にあるトレンチ１４がマス クされることにある。それによりトレンチ１４の簡略化された形成方法を得るこ とができる。ゲートが製造中に一定の範囲のマスキングの役目をする公知の構造 のように、この場合ゲートの形によりトレンチ１４の形成はゲート空白部１９の 形状に応じて調整される。 図５は縦型ＭＯＳＦＥＴの別の実施例を示している。この図に示されているＶ −ＭＯＳＦＥＴも同様に図３に示されている構造にほぼ相応するが、トレンチ１ ４’がこの場合ほぼＶ字形のトレンチとして形成されている点で異なっている。 従って空乏帯域及び相補性空乏帯域もＶ字形に形成されている。しかしまた同様 にトレンチ１４’の頂点もしくは転換点をＵ字形に形成することも考えられる。 この種のトレンチのＶ−ＭＯＳＦＥＴは図５に示されているようにトレンチがＶ 字形に形成されていると容易に形成することができ、その際極めて小さな角度Φ 、有利には５゜〜１０゜を使用すると有利である。更にトレンチ壁面１５’は０ ’の入射角でのイオン注入により高い精度で均質に覆うことができる。空乏帯域 及び相補性空乏帯域の異なるドーピングはトレンチ壁面から１回又は複数回の高 温 処理によりドレイン帯域４及び内部帯域２の単結晶シリコン中に施される。この 場合もまたそれぞれ一方のトレンチ側壁だけを空乏帯域もしくは相補性空乏帯域 で覆うことが考えられる。 図６は横型ＭＯＳＦＥＴの別の実施例を示している。図６から明らかなように 、横型ＭＯＳＦＥＴはｐドープされた内部帯域２を有する半導体基体１から成る 。ｐドープされた内部帯域２内にはその表面３にｎドープされたソース帯域６が 設けられている。ｎドープされたソース帯域６内には金属ケイ化物から成るソー ス電極７があり、これはソース接続端子Ｓと接続されている。更に同様にｎドー プされたドレイン帯域４が半導体基体１の表面３に設けられている。ｎドープさ れたドレイン帯域４は同様に金属ケイ化物から成り、ドレイン接続端子Ｄを有す るドレイン電極９を有する。ソース帯域６とドレイン帯域４との間には弱くｎド ープされているドリフト帯域１２がある。このドリフト帯域１２内にはｐドープ された凹部帯域１０が設けられている。個々のｐドープされた凹部帯域１０の相 互間隔は、設けられているｐドープされた凹部帯域１０と弱くｎドープされたド リフト帯域１２との間の空間電荷帯域の幅よりも小さいと有利である。この場合 も分散されているｐドープされた空乏帯域１０全体のドーピング量は弱くｎドー プされているドリフト帯域１２の全体のドーピング量とほぼ同じである。 半導体基体１上には公知のように半導体基体１全体とゲート酸化物２２を介し て絶縁されているゲート電極８がある。ゲート電極８もまた公知のように、ゲー ト電極８とｐドープされた内部帯域２との間隔がソース帯域６からドレイン帯域 ４の方向に増加するように形成されている。 本発明によるこの種の横型構造の作用を以下に詳述する。ｎドープされたドリ フト帯域１２が低オームであるため、低いドレイン電圧の場合その導電性は良好 である。ドレィン電圧を中程度に高めると、それにより空乏帯域１０とドリフト 帯域１２は相互に空乏化される。更に電圧を高めると横方向の電界強度はドリフ ト帯域１２の全容積が空乏化されるように高められる。ドリフト帯域１２とソー ス帯域６との間にある内部帯域２の範囲はこの電圧を受け入れる。 図７ａ〜７ｄは本発明による縦型半導体デバイスの一つの製造方法を示してい る。ｎ+ドープされた基板９４上に第１の薄くｎ-ドープされた層９２をエピタキ シャルに成長させる。この層は例えば適当なマスキング及びイオン注入により交 互にｎドープもしくはｐドープされた範囲９５、９６と共にドープされる。ドー ピングはもちろん他の公知方法によって行ってもよい。 その後図７ｂに見られるようにｎ-ドープされた層９７をエピタキシャルに施 す。この工程の繰り返しにより多段階のエピタキシャル析出を介して最後にｎ- ドープされた帯域９２が更に設けられるべきベース帯域９８まで完成される。 使用されるマスクに応じて層ごとに全く異なる構造を形成することができる。 空乏帯域９５及び相補性空乏帯域９６のドーピングは例えば、１つの層の個々の 空乏帯域９５及び相補性空乏帯域９６が高温処理によりその下にある層のそれら と接続されるように選択することができ、その結果図７ｃに示されているように 全体として条片状の空乏帯域９５及び条片状の相補性空乏帯域９６が形成される 。しかし各層内でドープされた空乏帯域９５及び相補性空乏帯域９６は図１の範 囲Ａ及びＢに示されているように互いに分離されていてもよい。マスクの適当な 選択により個々の領域の統計的空間配分も得られる。 最後にベース帯域９８及びソース帯域９９を別に施されたエピタキシャル層に 入れ、残りの範囲に中間セル帯域１００内の条片状の空乏帯域９５及び相補性空 乏帯域９６が表面まで延びるように、例えば空乏帯域及び相補性空乏帯域の別の ドーピングを行ってもよい。 図７ｄにおける縁部範囲に入れられた空乏帯域及び相補性空乏帯域は９５’及 び９６’と符号付けられている。この縁部にある空乏帯域９５’及び相補性空乏 帯域９６’は半導体基体内にある残りの空乏帯域９５及び相補性空乏帯域９６よ りも弱くドープされていると有利である。ゲート電極１０１もしくは縁部のゲー ト電極１０１’及びソース電極１０２を設けるための更なる工程は公知方法で行 われる。 図８ａ〜８ｃには縦型の電界効果により制御可能の半導体デバイスの別の改良 された製造方法が示されている。ここでは空乏帯域９５’及び相補性空乏帯域９ ６’が特にエピタキシャルに析出された第１の層を迂回して設けられる。基板９ ４’上にｐ形ドーパントとｎ形ドーパントを同時にほぼ同量含んでいる第１のエ ピタキシャル層９２’を施す。その際この両ドーパントの拡散係数は明らかに互 いに異なるように選択される。砒素の拡散係数がホウ素のそれよりほぼ１０倍で あるので、ｐ形ドーパントとしてはホウ素が、またｎ形ドーパントとしては砒素 が特に適している。 その後この第１のエピタキシャル層９２’にトレンチ９３’を所望の形状寸法 にエッチングするが、その際この工程では特に良好な再現性は肝要ではない。 その後トレンチ９３’を第２の高オームのエピタキシャル層９７’で満たすが 、その際この第２のエピタキシャル層９７’は結晶障害が起こらないようにして トレンチを満たす。これは図８ｂに示されている。 最後にこのように処理された半導体基体を熱処理し、第１のエピタキシャル層 ９２’の異なった速度で拡散する両元素、例えばドーパントの砒素及びホウ素が 第２のエピタキシャル層９７’内に拡散できるようにする。この異なる拡散係数 の故に拡散の良好な方のドーパント、この場合はホウ素は第２のエピタキシャル 層９７’中に増加し、一方拡散係数の劣るドーパント、この場合砒素は第１のエ ピタキシャル層９２’内でトレンチの縁部に多く存在することになる。 完成すべき半導体デバイスのための後の製造処理工程と組合わせてもよいこの 熱処理工程の後、トレンチの縁部にそれぞれ空乏帯域９５’及び相補性空乏帯域 ９６’が設けられる。ｐドーピングもしくはｎドーピングの総量は最初に入れら れたドーピングが上記のプロセスにより異なって分配されるので、常にほぼ等し い。従ってこのプロセスは概ね自己整合的である。 ベース帯域、ソース帯域の配設並びにゲート電極の設置及び縁部範囲の形成は これまで記載した方法と同様に行われる。 図７及び８に示されている方法は横型ＭＯＳＦＥＴの製造を容易に改良可能に する。 要約すれば本発明により高い逆電圧を有しながら同時に低い順方向抵抗ＲONを 有する縦型及び横型ＭＯＳＦＥＴ並びにＩＧＢＴを形成することができる。重要 なことは、構造化され又は統計的に対に設けられたｐ又はｎドープされた範囲の 形成であり、その際負荷区間の電流路に沿って形成される条片状の範囲を設ける と有利である。本発明はｐチャネルＭＯＳＦＥＴにもｎチャネルＭＯＳＦＥＴに も又は相応するＩＧＢＴにも適用することができる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，ＫＲ，Ｕ Ｓ (72)発明者 ガイガー、ハインリッヒ ドイツ連邦共和国 デー―83607 ホルツ キルヒェン アー・ミッターフェルナーシ ュトラーセ 10

Claims (1)

  1. 【特許請求の範囲】 １． ａ）半導体基体（１）の表面（３）に接する第１の導電形の内部帯域（２ ）と、 ｂ）内部帯域（２）に接するドレイン帯域（４）と、 ｃ）上記の半導体基体（１）の表面（３）に埋め込まれている第２の導電形の 少なくとも１つのベース帯域（５）と、 ｄ）ベース帯域（５）に埋め込まれている第１の導電形の少なくとも１つのソ ース帯域（６）と、 ｅ）それぞれベース帯域（５）とそこに埋め込まれているソース帯域（６）を 接触化する少なくとも１つのソース電極（７）と、 ｆ）半導体基体（１）全体と絶縁されているゲート電極（８）と を有する半導体基体（１）から成る電界効果により制御可能の半導体デバイスに おいて、 ｇ）内部帯域（２）内に第２の導電形の多数の空乏帯域（１０）と第１の導電 形の単数又は複数の相補性空乏帯域（１１）とが設けられており、 ｈ）その際空乏帯域（１０）全体のドーピング量が相補性空乏帯域（１１）全 体のドーピング量にほぼ相当する ことを特徴とする電界効果により制御可能の半導体デバイス。 ２． 空乏帯域（１０）と相補性空乏帯域（１１）が内部帯域（２）内でそれぞ れ対として配置されていることを特徴とする請求項１記載の半導体デバイス。 ３． 空乏帯域（１０）と相補性空乏帯域（１１）がドレイン帯域（４）にまで 延びていることを特徴とする請求項２記載の半導体デバイス。 ４． 内部帯域（２）及び／又はドレイン帯域（４）内に対として設けられてい る空乏帯域（１０）と相補性空乏帯域（１１）の相互間隔が≧０及び空間電荷帯 域の幅より小さいか等しいことを特徴とする請求項２又は３記載の半導体デバイ ス。 ５． 空乏帯域（１０）及び／又は相補性空乏帯域（１１）が条片状又は糸状又 はほぼ球形に形成されていることを特徴とする請求項１乃至４のいずれか１つに 記載の半導体デバイス。 ６． 設けられている中間セル帯域（１３）内に、ソース側表面（３）から内部 帯域（２）内にトレンチ（１４）が延びており、その際トレンチ（１４）は少な くとも絶縁体で満たされており、トレンチ（１４）がそのトレンチ壁面（１５） に対として配置されている空乏帯域（１０）及び相補性空乏帯域（１１）を設け られていることを特徴とする請求項１記載の半導体デバイス。 ７． トレンチ（１４）がほぼＶ字形に形成されていることを特徴とする請求項 ６記載の半導体デバイス。 ８． トレンチ（１４）がほぼＵ字形に形成されていることを特徴とする請求項 ６記載の半導体デバイス。 ９． 唯一つの相補性空乏帯域（１１）が設けられ、その中に多数の空乏帯域（ １０）が設けられていることを特徴とする請求項１記載の半導体デバイス。 １０． 空乏帯域（１０）がほぼ球形に形成されていることを特徴とする請求項 ９記載の半導体デバイス。 １１． 唯一の相補性空乏帯域（１１）が内部帯域（２）と同一であることを特 徴とする請求項９記載の半導体デバイス。 １２． １）基板上に拡散係数が互いに明らかに異なっているｐ形ドーパントと ｎ形ドーパントをほぼ同量含んでいる第１のエピタキシャル層を施し、 ２）第１のエピタキシャル層内にトレンチをエッチングし、 ３）トレンチを第２の高オームのエピタキシャル層で満たし、 ４）このように処理された基板にその後第１のエピタキシャル層の異なる速度 で拡散する両ドーパントを第２のエピタキシャル層内に拡散できるようにし、拡 散挙動が異なることから対の空乏帯域と相補性空乏帯域がトレンチの縁部に形成 されるように熱処理を施す 工程を特徴とする対に配置されている空乏帯域と相補性空乏帯域の製造方法。 １３．ａ）空間的に互いに分離され、それぞれソース電極（７）とドレイン電極 （９）とを設けられている第２の導電形のソース帯域（６）とドレイン帯域（４ ）と、 ｂ） ソース帯域（６）とドレイン帯域（４）との間にありドレイン帯域（４ ）に接する第２の導電形のドリフト帯域（１２）と ｃ） ソース帯域（６）とドリフト帯域（１２）を部分的に覆う半導体基体（ １）の表面（３）と絶縁されているゲート電極（８）と を有する第１の導電形の半導体基体（１）から成る電界効果により制御可能の半 導体デバイスにおいて、 ｄ） ドリフト帯域（１２）内に第２の導電形の単数及び複数の空乏帯域（１ ０）が設けられており、 ｅ） その際ドリフト帯域（１２）全体のドーピング量が空乏帯域（１０）全 体のドーピング量にほぼ相当する ことを特徴とする電界効果により制御可能の半導体デバイス。 １４． 空乏帯域（１０）の相互間隔がドリフト帯域（１２）と空乏帯域（１０ ）との間の空間電荷帯域の幅に等しいかそれ以下であることを特徴とする請求項 １３記載の半導体デバイス。 １５． ドリフト帯域（１２）に設けられている空乏帯域（１０）がほぼ球形に 形成されていることを特徴とする請求項１３又は１４記載の半導体デバイス。
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