[go: up one dir, main page]

DE19816449C2 - Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente - Google Patents

Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente

Info

Publication number
DE19816449C2
DE19816449C2 DE19816449A DE19816449A DE19816449C2 DE 19816449 C2 DE19816449 C2 DE 19816449C2 DE 19816449 A DE19816449 A DE 19816449A DE 19816449 A DE19816449 A DE 19816449A DE 19816449 C2 DE19816449 C2 DE 19816449C2
Authority
DE
Germany
Prior art keywords
layer
trenches
doped
semiconductor
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19816449A
Other languages
English (en)
Other versions
DE19816449A1 (de
Inventor
Jenoe Tihanyi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Priority to DE19816449A priority Critical patent/DE19816449C2/de
Priority to EP99914391A priority patent/EP1074044A1/de
Priority to JP2000544006A priority patent/JP2002511653A/ja
Priority to PCT/DE1999/000247 priority patent/WO1999053541A1/de
Publication of DE19816449A1 publication Critical patent/DE19816449A1/de
Priority to US09/688,466 priority patent/US6284620B1/en
Application granted granted Critical
Publication of DE19816449C2 publication Critical patent/DE19816449C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/711—Insulated-gate field-effect transistors [IGFET] having floating bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstel­ len eines SOI-Wafers (SOI = "Silizium auf Isolator") für nie­ derohmige Hochspannungs-Halbleiterbauelemente.
Für verschiedene Halbleiterbauelemente sind dielektrisch iso­ lierte (DI-)Epitaxiescheiben wünschenswert, um eine sichere Isolation von benachbarten Bauelementen zu gewährleisten. Ein Beispiel hierfür sind Einchip-Umrichter.
Bisher sind DI-Epitaxiescheiben mit einer Dicke von etwa 20 µm erhältlich. Für die verschiedensten Anwendungszwecke, wie beispielsweise zur Erzielung einer besonders hohen Span­ nungsfestigkeit wären aber Epitaxiescheiben vorteilhaft, die eine über 20 µm hinausgehende Dicke besitzen und zudem di­ elektrisch isoliert sind. Solche DI-Epitaxiescheiben sind beispielsweise SOI-Wafer, bei denen auf einem Substrat eine oder mehrere Epitaxieschichten aufgetragen sind.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen eines SOI-Wafers mit einer Schichtdicke über 20 µm bereitzustellen.
Diese Aufgabe wird bei einem Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochspannungs- Halbleiterbauelemente erfindungsgemäß durch die folgenden Schritte gelöst:
  • a) Erzeugen einer ersten Halbleiterscheibe aus einem Halb­ leitersubstrat, auf dessen einer Oberseite mindestens ei­ ne Epitaxieschicht vorgesehen ist,
  • b) Einbringen von ersten Gräben in die mindestens eine Epi­ taxieschicht und einer das Halbleitersubstrat erreichen­ den Markierungsrille durch die mindestens eine Epitaxie­ schicht hindurch,
  • c) Bilden einer mit einem Dotierstoff des einen Leitungstyps dotierten ersten Schicht an der Oberfläche der mindestens einen Epitaxieschicht, der ersten Gräben und der Markie­ rungsrille durch Auftragen oder Diffusion,
  • d) Direkt-Bonden der mit der dotierten ersten Schicht verse­ henen ersten Oberfläche der mindestens einen Epitaxie­ schicht mit der mit einer Isolierschicht versehenen Ober­ seite einer zweiten Halbleiterscheibe und Abtragen des Halbleitersubstrats von dessen der einen Oberseite aus gegenüberliegenden anderen Oberseite, bis der Boden der Markierungsrille erreicht ist,
  • e) Einbringen von zweiten Gräben in die mindestens eine Epi­ taxieschicht von der abgetragenen Oberfläche aus, bis der Boden der ersten Gräben erreicht ist, und Bilden einer mit einem Dotierstoff des ersten Leitungstyps dotierten zweiten Schicht an den Wänden der zweiten Gräben durch Auftragen oder Diffusion, so daß durchgehende Gräben ent­ stehen, deren Wände mit mit Dotierstoff des ersten Lei­ tungstyps dotierten Schichten versehen sind, und
  • f) Auffüllen der durchgehenden Gräben mit Isolierstoff.
Für die erste Schicht sowie für die zweite Schicht und damit für die mit Dotierstoff des ersten Leitungstyps dotierten Schichten, die auf den Wänden der durchgehenden Gräben aufge­ tragen sind, wird in vorteilhafter Weise polykristallines Si­ lizium verwendet, das hoch mit Dotierstoff des ersten Lei­ tungstyps dotiert ist. Anstelle von polykristallinem Silizium kann aber auch monokristallines Silizium eingesetzt werden, das ebenfalls hoch mit Dotierstoff des ersten Leitungstyps dotiert ist.
Der Isolierstoff, der die durchgehenden Gräben und gegebenen­ falls auch die Markierungsrille auffüllt, ist in bevorzugter Weise Siliziumdioxid. Selbstverständlich sind aber auch ande­ re Isolierstoffe möglich, wie beispielsweise Siliziumnitrid oder verschiedene Lagen aus Siliziumdioxid und/oder Silizium­ nitrid.
Von besonderer Bedeutung ist, daß in die erste Halbleiter­ scheibe aus dem Halbleitersubstrat und der mindestens einen Epitaxieschicht zwischen dem Halbleitersubstrat und der min­ destens einen Epitaxieschicht floatende, inselartige Halblei­ tergebiete des anderen Leitungstyps eingebracht sind. Bei mehreren Epitaxieschichten befinden sich solche floatenden Halbleitergebiete des anderen Leitungstyps auch zwischen den einzelnen Epitaxieschichten. Diese floatenden Gebiete können gegebenenfalls auch gitterartig zusammenhängen.
In bevorzugter Weise sind die floatenden Gebiete p-dotiert, so daß das Halbleitersubstrat und die Epitaxieschichten n- dotiert sind. Die Dotierungskonzentration der floatenden Ge­ biete ist so hoch gewählt, daß die Dotierung der floatenden Gebiete wenigstens der Dotierung der Epitaxieschichten bzw. des Halbleitersubstrates entspricht oder aber höher als diese ist. Vorzugsweise liegt die Flächendotierung in den floaten­ den Gebieten über 1012 cm-2.
Durch die floatenden Gebiete können das Halbleitersubstrat und die mindestens eine Epitaxieschicht höher mit Dotierstoff des einen Leitungstyps dotiert werden, so daß insgesamt ein niederohmiger Wafer erhalten wird. Bei Anlegen einer Spannung an den Wafer baut sich die Raumladungszone zunächst bis zur ersten Ebene der floatenden Gebiete, also bis zu der Grenz­ fläche zwischen der obersten und zweitobersten Epitaxie­ schicht auf und bleibt dann in dieser Ebene stehen. Dieser Aufbau von Raumladungszonen schreitet von Ebene zu Ebene fort, so daß insgesamt bei beispielsweise drei Ebenen die vierfache Spannungsfestigkeit eines Halbleiterwafers ohne floatende Gebiete erreicht wird. Ein mit solchen floatenden Gebieten versehener Halbleiterwafer ist also besonders für niederohmige Hochspannungs-Halbleiterbauelemente geeignet.
Anstelle der floatenden Gebiete können gegebenenfalls auch homogene Epitaxieschichten verwendet werden, wenn auf die Spannungsfestigkeit bei geringem spezifischen Widerstand we­ niger Wert gelegt wird.
Auch ist es möglich, in die Epitaxieschichten gegebenenfalls zusätzlich zu den floatenden Gebieten noch Gräben mit pn- Übergang ("Junction-Trench") einzubringen, wenn besonders platzsparende Halbleiterbauelemente hergestellt werden sol­ len.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, in deren Fig. 1 bis 3 Schnittbilder gezeigt sind, die einzelne Herstellungsschritte des erfindungsgemäßen Ver­ fahrens veranschaulichen.
Obwohl die Fig. 1 bis 3 Schnittbilder zeigen, sind Schraffu­ ren teilweise aus Gründen der besseren Übersichtlichkeit weg­ gelassen.
Wie in Fig. 1 gezeigt ist, wird bei dem erfindungsgemäßen Verfahren von einem n-leitenden Siliziumsubstrat 2 ausgegangen, auf das nacheinander n-leitende Epitaxieschichten 3, 4 und 5 aufgetragen sind. Zwischen den Epitaxieschichten 3 und 4 so­ wie zwischen den Epitaxieschichten 4 und 5 befinden sich floatende p-leitende Gebiete 9, die gegebenenfalls auch git­ terartig zusammenhängen können. Solche floatende Gebiete 9 können auch zwischen dem Substrat 2 und der Epitaxieschicht 3 vorhanden sein (in Fig. 1 nicht gezeigt).
In die oberste Epitaxieschicht 5 sind Gräben 6 sowie eine Markierungsrille 7 eingebracht. Die Markierungsrille 7 er­ reicht dabei mit ihrem Boden das Siliziumsubstrat 2.
Die Halbleitergebiete 9 sind vorzugsweise vorhanden. Sie brauchen dies aber nicht zu sein, so daß insgesamt eine homo­ gene Epitaxiestruktur vorliegt. Gegebenenfalls können zwi­ schen den Gräben 6 noch weitere Gräben vorhanden sein, in die pn-Übergänge eingebracht sind, wenn besonders platzsparende Halbleiterbauelemente hergestellt werden sollen.
Auf der Oberfläche der obersten Epitaxieschicht 5 und in den Gräben 6 sowie in der Markierungsrille 7 ist eine n+-leitende Polysiliziumschicht 8 aufgetragen. Anstelle dieser Polysili­ ziumschicht 8 kann gegebenenfalls auch eine n+-dotierte Sili­ ziumschicht vorgesehen werden, die durch Diffusion gebildet ist.
Die Herstellung der in Fig. 1 gezeigten Struktur erfolgt in üblicher Weise: Auf das Halbleitersubstrat 2 wird zunächst die erste Epitaxieschicht 3 aufgetragen. In die Oberfläche dieser Epitaxieschicht 3 werden dann durch Diffusion oder Io­ nenimplantation die Halbleitergebiete 9 eingebracht, die ent­ gegengesetzt zu der Epitaxieschicht 3 bzw. zu dem Substrat 2 dotiert sind. Es sei aber ausdrücklich angemerkt, daß anstel­ le der angegebenen Dotierungen, also n-Leitungstyp für das Halbleitersubstrat 2 und die Epitaxieschichten 3, 4 und 5 so­ wie p-Leitungstyp für die Halbleitergebiete 9 auch jeweils die umgekehrten Leitungstypen verwendet werden können.
Anschließend wird sodann die Epitaxieschicht 4 aufgetragen, woran sich das Einbringen der nächsten Ebene der Halbleiter­ gebiete 9 anschließt. Nach Auftragen der obersten Epitaxie­ schicht 5 werden durch Photolack- und Ätztechnik die Gräben 6 sowie die Markierungsrille 7 eingebracht. Schließlich wird die polykristalline Siliziumschicht 8 abgeschieden.
Sodann wird, wie in Fig. 2 gezeigt ist, auf die mit der Poly­ siliziumschicht 8 versehene Oberseite der ersten Halbleiter­ scheibe 1 eine mit einer Siliziumdioxidschicht 11 ausgestat­ tete zweite Siliziumscheibe 10 durch Waferbonden aufgebracht. Das Halbleitersubstrat 2 wird sodann bis zum Erreichen des Bodens 12 der Markierungsrille 7 abgeschliffen. Damit liegt die in Fig. 2 gezeigte Struktur vor.
Wie in Fig. 3 gezeigt ist, werden sodann von der Seite der Epitaxieschicht 3 aus zweite Gräben 16 eingebracht, die die Gräben 6 erreichen. Die Wände dieser Gräben 16 werden eben­ falls mit einer n+-dotierten polykristallinen Siliziumschicht 15 versehen. Anstelle der polykristallinen Siliziumschicht 15 können auch n+-leitende Schichten durch Diffusion hergestellt werden, wie dies oben für die Schichten 8 erläutert wurde.
Schließlich werden die Gräben 6, 16 sowie die Markierungsril­ le 7 mit Isolierstoff 14 gefüllt. Dieser Isolierstoff, vor­ zugsweise Siliziumdioxid und/oder Siliziumnitrid, wird auch auf die Oberfläche der Epitaxieschicht 3 aufgetragen.
Damit liegt die in Fig. 3 gezeigte Struktur vor, bei der eine "Silizium-Insel" aus den Epitaxieschichten 5, 6 und 7 voll­ ständig in Isolierstoff aus der Isolatorschicht 11 und dem die Gräben 6, 16 auffüllenden Isolierstoff 14 eingebettet ist. In diese Halbleiter-Insel kann dann in üblicher Weise beispielsweise ein Feldeffekttransistor und/oder eine inte­ grierte Schaltung eingebracht werden.
Die Schichtdicke der so hergestellten Halbleiterscheibe kann bis zu 40 µm betragen, da die Tiefe der einzelnen Gräben 6, 16 jeweils etwa 20 µm sein kann. Es ist damit also möglich, DI-Epitaxiescheiben auf einfache Weise herzustellen, die sich durch eine relativ große Schichtdicke von bis zu 40 µm aus­ zeichnen. Diese Epitaxiescheiben sind, wenn sie speziell mit den Halbleitergebieten 9 ausgestattet werden, besonders für niederohmige Hochspannungs-Halbleiterbauelemente geeignet.
Das erfindungsgemäße Verfahren ermöglicht also die Herstel­ lung eines SOI-Wafers, der in hervorragender Weise an die Be­ dürfnisse von niederohmigen Hochspannungs- Halbleiterbauelementen hinsichtlich seiner Dotierung und sei­ ner Schichtdicke angepaßt ist.
Bezugszeichenliste
1
Erste Halbleiterscheibe
2
Halbleitersubstrat
3
Erste Epitaxieschicht
4
Zweite Epitaxieschicht
5
Dritte Epitaxieschicht
6
Graben
7
Markierungsrille
8
Erste polykristalline Siliziumschicht
9
p-leitendes Halbleitergebiet
10
Zweite Halbleiterscheibe
11
Isolierschicht
12
Boden
14
Isoliermaterial
15
Zweite polykristalline Siliziumschicht
16
Zweite Gräben

Claims (8)

1. Verfahren zum Herstellen eines SOI-Wafers für niederohmi­ ge Hochspannungs-Halbleiterbauelemente, umfassend die folgenden Schritte:
  • a) Erzeugen einer ersten Halbleiterscheibe (1) aus einem Halbleitersubstrat (2), auf dessen einer Oberseite mindestens eine Epitaxieschicht (3, 4, 5) vorgesehen ist,
  • b) Einbringen von ersten Gräben (6) in die mindestens eine Epitaxieschicht (3, 4, 5) und einer das Halblei­ tersubstrat (2) erreichenden Markierungsrille (7) durch die mindestens eine Epitaxieschicht (3, 4, 5) hindurch,
  • c) Bilden einer mit einem Dotierstoff des einen Lei­ tungstyps dotierten ersten Schicht (8) an der Ober­ fläche der mindestens einen Epitaxieschicht (3, 4, 5), der ersten Gräben (6) und der Markierungsrille (7) durch Abscheidung oder Diffusion,
  • d) Direkt-Bonden der mit der dotierten ersten Schicht (8) ver­ sehenen Oberfläche der mindestens einen Epitaxie­ schicht (3, 4, 5) mit der mit einer Isolierschicht (11) versehenen Oberseite einer zweiten Halbleiter­ scheibe (10) und Abtragen des Halbleitersubstrats (2) von dessen der einen Oberseite aus gegenüberliegenden anderen Oberseite, bis der Boden (12) der Markie­ rungsrille (7) erreicht ist,
  • e) Einbringen von zweiten Gräben (16) in die mindestens eine Epitaxieschicht (3, 4, 5) von der abgetragenen Oberfläche aus, bis der Boden der ersten Gräben (6) erreicht ist, und Bilden einer mit einem Dotierstoff des ersten Leitungstyps dotierten zweiten Schicht (15) an den Wänden der zweiten Gräben (16) durch Auf­ tragen oder Diffusion, so daß durchgehende Gräben (6, 16) entstehen, deren Wände mit mit Dotierstoff des ersten Leitungstyps dotierten Schichten (8, 15) ver­ sehen sind, und
  • f) Auffüllen der durchgehenden Gräben (6, 16) mit Iso­ lierstoff (14).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für die erste Schicht (8) und/oder für die zweite Schicht (15) mit Dotierstoff des ersten Leitungstyps hochdo­ tiertes polykristallines Silizium verwendet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für die erste Schicht (8) und/oder für die zweite Schicht (15) mit Dotierstoff des ersten Leitungstyps dotier­ tes Silizium verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die ersten und zweiten Gräben (6 bzw. 16) jeweils bis zu einer Tiefe von etwa 20 µm eingebracht werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß zwischen dem Halbleitersubstrat (2) und der auf dem Halbleitersubstrat (2) aufgebrachten Epita­ xieschicht (3) und/oder zwischen den einzelnen Epitaxie­ schichten (3, 4, 5) jeweils floatende Halbleitergebiete (9) des zweiten Leitungstyps eingebracht werden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die floatenden Halbleitergebiete (9) mit einer Flächendo­ tierung von über 1012 cm-2 versehen werden.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die floatenden Gebiete (9) gitterartig eingebracht werden.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch ge­ kennzeichnet, daß die floatenden Halbleitergebiete (9) durch Diffusion oder Ionenimplantation eingebracht wer­ den.
DE19816449A 1998-04-14 1998-04-14 Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente Expired - Fee Related DE19816449C2 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE19816449A DE19816449C2 (de) 1998-04-14 1998-04-14 Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente
EP99914391A EP1074044A1 (de) 1998-04-14 1999-01-29 Verfahren zum herstellen eines soi-wafers für niederohmige hochvolt-halbleiterbauelemente
JP2000544006A JP2002511653A (ja) 1998-04-14 1999-01-29 低抵抗の高電圧半導体素子のためのｓｏｉウェハを製作する方法
PCT/DE1999/000247 WO1999053541A1 (de) 1998-04-14 1999-01-29 Verfahren zum herstellen eines soi-wafers für niederohmige hochvolt-halbleiterbauelemente
US09/688,466 US6284620B1 (en) 1998-04-14 2000-10-16 Method for fabricating an SOI wafer for low-impedance high-voltage semiconductor components

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19816449A DE19816449C2 (de) 1998-04-14 1998-04-14 Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente

Publications (2)

Publication Number Publication Date
DE19816449A1 DE19816449A1 (de) 1999-10-28
DE19816449C2 true DE19816449C2 (de) 2000-10-26

Family

ID=7864451

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19816449A Expired - Fee Related DE19816449C2 (de) 1998-04-14 1998-04-14 Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente

Country Status (5)

Country Link
US (1) US6284620B1 (de)
EP (1) EP1074044A1 (de)
JP (1) JP2002511653A (de)
DE (1) DE19816449C2 (de)
WO (1) WO1999053541A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19816449C2 (de) 1998-04-14 2000-10-26 Siemens Ag Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719837B2 (ja) * 1985-02-08 1995-03-06 株式会社東芝 半導体装置の製造方法
JPH04348544A (ja) * 1991-05-27 1992-12-03 Fujitsu Ltd 半導体装置の製造方法
DE69232432T2 (de) * 1991-11-20 2002-07-18 Canon K.K., Tokio/Tokyo Verfahren zur Herstellung einer Halbleiteranordnung
DE59409300D1 (de) * 1993-06-23 2000-05-31 Siemens Ag Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
WO1997029518A1 (de) * 1996-02-05 1997-08-14 Siemens Aktiengesellschaft Durch feldeffekt steuerbares halbleiterbauelement
DE19816449C2 (de) 1998-04-14 2000-10-26 Siemens Ag Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NICHTS ERMITTELT *

Also Published As

Publication number Publication date
US6284620B1 (en) 2001-09-04
DE19816449A1 (de) 1999-10-28
WO1999053541A1 (de) 1999-10-21
JP2002511653A (ja) 2002-04-16
EP1074044A1 (de) 2001-02-07

Similar Documents

Publication Publication Date Title
DE102005046711B4 (de) Verfahren zur Herstellung eines vertikalen MOS-Halbleiterbauelementes mit dünner Dielektrikumsschicht und tiefreichenden vertikalen Abschnitten
EP1160871B1 (de) Ladungskompensationshalbleiteranordnung und Verfahren zu deren Herstellung
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE3889245T2 (de) Integrierter und kontrollierter Leistungs-MOSFET.
DE69931890T2 (de) Integrierter Leistungsschaltkreis mit vertikalem Stromfluss und dessen Herstellungsverfahren
DE69738012T2 (de) Halbleitervorrichtung und deren Herstellungsverfahren
DE69430724T2 (de) Dielektrisch isolierte Halbleiteranordnung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE69429467T2 (de) Halbleiteranordnung mit einer Isolationszone
DE2808257A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102011108151A1 (de) Trench - superjunction - mosfet mit dünnem epi - prozess
DE102006029701B4 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE102016108949B4 (de) Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
EP0029900B1 (de) Als bipolarer Transistor in einem Halbleitersubstrat ausgebildetes selbstjustiertes Schaltungs- oder Bauelement und Verfahren zur Herstellung
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2328090A1 (de) Halbleiterkondensator mit grosser kapazitaet und verfahren zu seiner herstellung
WO2000055904A1 (de) Dram-zellenanordnung und verfahren zu deren herstellung
WO2000019529A1 (de) Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung
EP1129482B1 (de) Verfahren zur Herstellung von einer DRAM-Zellenanordnung
DE3625742C2 (de) Integrierte CMOS-Schaltung
DE60028816T2 (de) Herstellung von unipolaren Komponenten
DE2953394T1 (de) Dielectrically-isolated integrated circuit complementary transistors for high voltage use
DE4426604B4 (de) Verfahren zum Bilden einer Bauelement-Grabenisolation in einem Siliziumsubstrat
DE102008050298B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee