JP2000347755A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電流かつ低占有面積で安定に内部電圧
を発生する。 【解決手段】 内部電圧線（４）上の内部電圧（Ｖｒ
ｌ）の電圧変化をＭＯＳトランジスタ（５）を介して容
量素子（６）の放電電流として検出して、この容量素子
（６）の充電電圧（Ｖｐｇ）を変化させる。この容量素
子（６）の充電電圧に従って電流ドライブトランジスタ
（９）を駆動して内部電圧線（４）へ電流を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特に、必要な電圧を内部で発生する半導体装置に関
する。より特定的には、電圧レベルの低い内部電圧を安
定に発生するための構成に関する。

【０００２】

【従来の技術】通信・情報処理機器の発展および普及に
伴い、さまざまな半導体装置がこれらの機器に採用され
ている。このような半導体装置に要求される性能は高度
化する一方、ボード上に他の装置および部品とともに搭
載されるため、部品間の仕様上の整合性も重要となって
きている。このような整合性が重視される仕様の一例と
して、複数の半導体装置（部品）に供給される電圧が挙
げられる。共通の電圧ですべての装置および部品が動作
すれば、ボード上の電源設計が容易化される。このた
め、基本的に、１つの半導体チップ（装置）は、１種類
の電源電圧（接地電圧を除く）を供給されれば動作する
ことが求められる。

【０００３】しかしながら、この半導体装置（チップ）
内部の回路に供給される電圧として、外部電源電圧ｅｘ
ｔＶｄｄと同じ電圧レベルの電圧が使えるとは限らな
い。高速動作および高集積化が進むと、トランジスタが
微細化される。たとえば、ＭＯＳトランジスタ（絶縁ゲ
ート型電界効果トランジスタ）においては、ゲート絶縁
膜の信頼性、ドレイン−ソース間耐圧などを考慮する
と、外部電源電圧ｅｘｔＶｄｄは高すぎるため、そのま
まＭＯＳトランジスタを駆動するために用いることはで
きない。そこで、外部電源電圧ｅｘｔＶｄｄを内部で必
要な電圧レベルに降圧して内部回路へ供給することが行
なわれる。

【０００４】図１３は、従来の内部降圧回路ＶＤＣの構
成の一例を示す図である。図１３において、内部降圧回
路ＶＤＣは、基準電圧Ｖｒｅｆｓと内部（電源）電圧Ｖ
ｄｄｓとを比較する比較器ＣＭＰと、この比較器ＣＭＰ
の出力信号に従って外部電源ノードから内部電圧線へ電
流を供給する電流ドライブトランジスタＤＲを含む。

【０００５】比較器ＣＭＰは、外部電源ノードに結合さ
れて電流を供給するｐチャネルＭＯＳトランジスタＱ１
およびＱ２と、これらのＭＯＳトランジスタＱ１および
Ｑ２から電流が供給され、基準電圧Ｖｒｅｆｓと内部電
圧Ｖｄｄｓを比較するｎチャネルＭＯＳトランジスタＱ
３およびＱ４と、活性化信号ＶＤＣＯＮに応答して、比
較器ＣＭＰに動作電流が流れる経路を形成するｎチャネ
ルＭＯＳトランジスタＱ５を含む。ＭＯＳトランジスタ
Ｑ２はゲートおよびドレインが相互接続され、かつＭＯ
ＳトランジスタＱ１およびＱ２のゲートが相互接続さ
れ、これらのＭＯＳトランジスタＱ１およびＱ２はカレ
ントミラー回路を構成する。

【０００６】電流ドライブトランジスタＤＲは、ｐチャ
ネルＭＯＳトランジスタで構成される。

【０００７】この図１３に示す内部降圧回路ＶＤＣの構
成において、活性化信号ＶＤＣＯＮがＬレベルのときに
は、ＭＯＳトランジスタＱ５がオフ状態であり、比較器
ＣＭＰの出力信号は外部電源電圧ｅｘｔＶｄｄレベルと
なり、応じて電流ドライブトランジスタＤＲはオフ状態
にある。

【０００８】活性化信号ＶＤＣＯＮがＨレベルとなる
と、ＭＯＳトランジスタＱ５がオン状態となり、比較器
ＣＭＰが比較動作を開始する。内部電圧Ｖｄｄｓが基準
電圧Ｖｒｅｆｓよりも高いときには、比較器ＣＭＰの出
力信号がハイレベルとなり、電流ドライブトランジスタ
ＤＲはオフ状態を維持する。内部電圧Ｖｄｄｓが基準電
圧Ｖｒｅｆｓよりも低いときには、この比較器ＣＭＰの
出力信号がローレベルとなり、電流ドライブトランジス
タＤＲが、この比較器ＣＭＰの出力信号に従って外部電
源ノードから内部電圧線へ電流を供給して、この内部電
圧Ｖｄｄｓの電圧レベルを上昇させる。したがって、内
部電圧Ｖｄｄｓは、基準電圧Ｖｒｅｆｓの電圧レベルに
維持される。

【０００９】この内部降圧回路ＶＤＣからの内部電圧Ｖ
ｄｄｓは、基準電圧Ｖｒｅｆｓの電圧レベルと同じ電圧
レベルであり、外部電源電圧ｅｘｔＶｄｄよりも低く、
内部回路にたとえば動作電源電圧として供給される。

【００１０】このような内部電圧は複数種類存在するこ
とが多い。たとえば半導体記憶装置においては、この内
部電圧として、メモリアレイへ伝達される電圧および周
辺回路を動作させるための電圧と２種類存在する。また
必要な中間電圧レベルの電圧も、この図１３に示すよう
な降圧回路で形成することが多い。これらの内部電圧の
うち、比較的電圧レベルの低い電圧Ｖｒｌは、電流低減
のために多く用いられる。

【００１１】図１４（Ａ）は、この電圧Ｖｒｌの用途の
一例を示す図である。図１４においては、電圧Ｖｒｌ
は、内部回路ＮＫの電流源トランジスタＱ６の駆動電流
量を調整するために利用される。この電圧Ｖｒｌの電圧
レベルが低い場合、電流源トランジスタＱ６のコンダク
タンスも小さく、内部回路ＮＫからの貫通電流Ｉｃを低
減することができる。すなわちスタンバイ状態時におい
て流れるスタンバイ電流を低減することができ、応じて
電池駆動の機器を１本の電池で長時間動作させることが
できる。

【００１２】図１４（Ｂ）は、この内部電圧Ｖｒｌの適
用用途を示す図である。この図１４（Ｂ）に示す構成に
おいては、トランスミッションゲートＴＧ１およびＴＧ
２を切換信号ＨＳにより選択的に導通状態として、内部
電圧ＶｈおよびＶｒｌの一方を電流ドライブトランジス
タＱ６のゲートへ与える。内部電圧Ｖｈは内部電圧Ｖｒ
ｌよりも高い電圧レベルである。

【００１３】切換信号ＨＳがローレベルのとき、インバ
ータＩＶ１の出力信号がＨレベルとなり、トランスミッ
ションゲートＴＧ１が導通し、電流ドライブトランジス
タＱ６のゲートへは、内部電圧Ｖｈが与えられる。この
ときには、内部回路ＮＫの動作電流（貫通電流）Ｉｃが
大きくなり、内部回路ＮＫは高速で動作する。一方、切
換信号ＨｓがＨレベルのときには、インバータＩＶ１の
出力信号がＬレベルとなり、トランスミッションゲート
ＴＧ２が導通し、電流ドライブトランジスタＱ６のゲー
トへは、内部電圧Ｖｒｌが与えられ、貫通電流Ｉｃが低
減される。

【００１４】したがって、この図１４（Ｂ）に示す構成
においては、動作モードに応じて電流源ドライブトラン
ジスタＱ６の駆動電流量を調整することにより、スタン
バイ状態時における消費電流を低減し、かつ高速動作す
る回路を実現することができる。また、この貫通電流Ｉ
ｃを動作モードに応じて切換えるために電流源トランジ
スタを複数個配置して、これらを動作モードに応じて選
択的にオン状態とする必要がなく、電流源トランジスタ
の数を低減でき、応じて回路全体としての占有面積を低
減することができる。

【００１５】図１５（Ａ）は、内部電圧Ｖｒｌのさらに
他の適用例を示す図である。この図１５（Ａ）に示す構
成においては、ｎチャネルＭＯＳトランジスタＱ７のソ
ースに内部電圧Ｖｒｌが与えられる。このＭＯＳトラン
ジスタＱ７のドレインが電源電圧Ｖｄを受けるように結
合される。ＭＯＳトランジスタＱ７のゲートへは接地電
圧ＧＮＤが与えられる。内部電圧Ｖｒｌは正の電圧であ
り、したがって、ＭＯＳトランジスタのゲート−ソース
間電圧Ｖｇｓが負となり、リーク電流（サブスレッショ
ルド電流）Ｉｏｆｆを低減することができる。このとき
また、ＭＯＳトランジスタＱ７のバックゲートバイアス
がソースに印加される内部電圧Ｖｒｌと異なる場合、基
板−ソース間電圧Ｖｂｓが負方向に大きくなり、バック
ゲートバイアス効果により、このＭＯＳトランジスタＱ
７のしきい値電圧が大きくなり、サブスレッショルド電
流Ｉｏｆｆをさらに低減することができる。

【００１６】図１５（Ａ）に示す構成は、たとえば階層
電源構成において用いられており、スタンバイ状態時に
おけるリーク電流を低減する。

【００１７】この図１５（Ａ）に示す電圧印加方式は、
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）のメモリセルに適用される。リーク電流を低減する
電圧印加方式は、ブースティッド・センス・グラウンド
（ＢＳＧ）方式と呼ばれ、たとえば、朝倉等により、Ｉ
ＳＳＣＣ、ダイジェスト・オブ・テクニカル・ペーパー
ズ、第１３０３頁から第１３０８頁、１９９４において
述べられている。

【００１８】図１５（Ｂ）は、このＢＳＧ方式のメモリ
セルの電圧印加を示す図である。メモリセルＭＣは、情
報を記憶するメモリキャパシタＭｓと、ワード線ＷＬ上
の信号電圧に従ってこのメモリキャパシタＭｓをビット
線ＢＬ（または／ＢＬ）に接続するアクセストランジス
タＭＴを含む。アクセストランジスタＭＴは、ｎチャネ
ルＭＯＳトランジスタで構成され、そのゲートはワード
線ＷＬに接続され、そのドレインがビット線ＢＬ（また
は／ＢＬ）に接続され、そのバックゲートに一定のバイ
アス電圧Ｖｂｂを受ける。

【００１９】スタンバイサイクル時においてはビット線
ＢＬは中間電圧レベルに保持され、ワード線ＷＬは接地
電圧ＧＮＤレベルである。今、アクティブサイクルが始
まり、メモリセルが選択され、このビット線ＢＬにＬレ
ベルデータが伝達された場合を考える。メモリセルＭＣ
が非選択メモリセルのときには、ワード線ＷＬの電圧は
接地電圧ＧＮＤレベルである。したがって、このときビ
ット線ＢＬのＬレベルデータに対応する電圧Ｖｂｓｇを
内部電圧Ｖｒｌレベルとすると、アクセストランジスタ
ＭＴのゲート−ソース間電圧Ｖｇｓは負電圧となる。ま
た、アクセストランジスタＭＴのバックゲート電圧Ｖｂ
ｂとビット線ＢＬ上の電圧Ｖｂｓｇの差も負方向に深く
なり、メモリキャパシタＭｓからアクセストランジスタ
ＭＴを介してビット線ＢＬへ流れるリーク電流が抑制さ
れる。すなわち、アクティブサイクル時において非選択
メモリセルのＨレベルデータの電圧レベルが低下するの
が抑制され、リフレッシュ特性が改善され、データ保持
時間を長くすることができる。

【００２０】

【発明が解決しようとする課題】上述のような低いレベ
ルの内部電圧Ｖｒｌを活用することは、半導体装置の低
消費電流化のためには必要不可欠である。しかしなが
ら、この内部電圧Ｖｒｌとして、ｎチャネルＭＯＳトラ
ンジスタのしきい値電圧付近の電圧を安定して発生する
のは困難である。たとえば、ｎチャネルＭＯＳトランジ
スタをダイオード接続してこの内部電圧Ｖｒｌを発生す
る場合、内部電圧Ｖｒｌの電圧レベルは、ＭＯＳトラン
ジスタのしきい値電圧の温度特性に従って変化し、応じ
て内部電圧Ｖｒｌの温度依存性が大きいという問題が生
じる。これを避けるために、図１３に示すような降圧回
路を利用することを考える。この場合、基準電圧Ｖｒｅ
ｆｓおよびＶｄｄｓがＭＯＳトランジスタＱ３およびＱ
４のしきい値電圧近傍の電圧となる。これらのＭＯＳト
ランジスタＱ３およびＱ４の共通ソースノードは、ＭＯ
ＳトランジスタＱ５を介して接地ノードに結合される。
したがって、これらのＭＯＳトランジスタＱ３およびＱ
４の共通ソースノードは、このＭＯＳトランジスタＱ５
のチャネル抵抗により、接地電圧よりも高い電圧レベル
にある。したがって、ＭＯＳトランジスタＱ３およびＱ
４のゲートへ、これらのＭＯＳトランジスタＱ３および
Ｑ４のしきい値電圧に近いレベルの電圧を与えても、こ
れらのＭＯＳトランジスタＱ３およびＱ４はほぼオフ状
態にあり、比較動作を行なうことができない。

【００２１】図１６は、従来のＶｒｌ発生回路の構成の
一例を示す図である。図１６においてＶｒｌ発生回路
は、外部電源ノードとノードＮＡの間に接続されかつそ
のゲートに接地電圧ＧＮＤを受けるｐチャネルＭＯＳト
ランジスタＱ１０と、ノードＮＡとノードＮＢの間に接
続されかつそのゲートに基準電圧Ｖｒｌ０を受けるｐチ
ャネルＭＯＳトランジスタＱ１１と、ノードＮＡとノー
ドＮＣの間に接続されかつそのゲートに内部電圧Ｖｒｌ
を受けるｐチャネルＭＯＳトランジスタＱ１２と、ノー
ドＮＢと接地ノードの間に接続されかつそのゲートがノ
ードＮＢに接続されるｎチャネルＭＯＳトランジスタＱ
１３と、ノードＮＣと接地ノードの間に接続されかつそ
のゲートがノードＮＢに接続されるｎチャネルＭＯＳト
ランジスタＱ１４を含む。ＭＯＳトランジスタＱ１３お
よびＱ１４が、カレントミラー回路を構成する。

【００２２】この図１６に示す構成において、内部電圧
Ｖｒｌが基準電圧Ｖｒｌ０よりも高いときには、ＭＯＳ
トランジスタＱ１１を介して流れる電流がＭＯＳトラン
ジスタＱ１２を介して流れる電流よりも多くなる。ＭＯ
ＳトランジスタＱ１３およびＱ１４は、このＭＯＳトラ
ンジスタＱ１１を介して流れる電流と同じ大きさの電流
を流す。したがって、ノードＮＣの電圧レベルすなわち
内部電圧Ｖｒｌの電圧レベルが低下する。

【００２３】逆に、内部電圧Ｖｒｌが基準電圧Ｖｒｌ０
よりも低い場合には、ＭＯＳトランジスタＱ１２を介し
て流れる電流がＭＯＳトランジスタＱ１１を介して流れ
る電流よりも大きくなる。ＭＯＳトランジスタＱ１４
は、このＭＯＳトランジスタＱ１２から供給される電流
をすべて放電することができないため、ノードＮＣから
の内部電圧Ｖｒｌの電圧レベルが上昇する。すなわち、
内部電圧Ｖｒｌは、基準電圧Ｖｒｌ０の電圧レベルに保
持される。

【００２４】この図１６に示すＶｒｌ発生回路の構成に
おいては、内部電圧Ｖｒｌは、ＭＯＳトランジスタＱ１
２のソース電流により生成される。したがって、このＶ
ｒｌ発生回路の貫通電流Ｉｃａを大きくする必要があ
る。特に、この内部電圧Ｖｒｌが、図１５（Ｂ）に示す
ようなＢＳＧ方式のＤＲＡＭに用いられる場合、内部電
圧Ｖｒｌが、ビット線を放電するのに利用されるため、
この内部電圧発生回路には、大きな電流駆動力が必要と
される（放電電流によりこの内部電圧Ｖｒｌの電圧レベ
ルが上昇するのを防止するため）。したがって、この図
１６に示す構成の場合、構成要素のＭＯＳトランジスタ
のサイズ（ゲート幅とゲート長の比）を大きくする必要
があり、回路占有面積が増加し、また消費電流も増大す
る。

【００２５】図１７は、従来のＶｒｌ発生回路の他の構
成を示す図である。図１７に示すＶｒｌ発生回路は、基
準電圧Ｖｒｌ０と内部電圧線ＩＮＶ上の内部電圧Ｖｒｌ
とを比較する比較器ＣＭＰＰと、比較器ＣＭＰＰの出力
信号に従って内部電圧線ＩＮＶを接地電圧レベルへ放電
する電流ドライブトランジスタＮＱを含む。この電流ド
ライブトランジスタＮＱはｎチャネルＭＯＳトランジス
タで構成される。

【００２６】比較器ＣＭＰＰは、外部電源ノードと内部
ノードＮＤの間に接続されかつそのゲートが接地ノード
に接続されるｐチャネルＭＯＳトランジスタＱ１５と、
内部ノードＮＤと内部ノードＮＥの間に接続されそのゲ
ートに基準電圧Ｖｒｌ０を受けるｐチャネルＭＯＳトラ
ンジスタＱ１６と、内部ノードＮＤと内部ノードＮＦの
間に接続されかつそのゲートが内部電圧線ＩＮＶに接続
されるｐチャネルＭＯＳトランジスタＱ１７と、内部ノ
ードＮＥと接地ノードの間に接続されかつそのゲートが
内部ノードＮＦに接続されるｎチャネルＭＯＳトランジ
スタＱ１８と、内部ノードＮＦと接地ノードの間に接続
されかつそのゲートが内部ノードＮＦに接続されるｎチ
ャネルＭＯＳトランジスタＱ１９を含む。

【００２７】この図１７に示す比較器ＣＭＰＰは、図１
３に示す比較器ＣＭＰと電圧極性およびトランジスタの
導電型を逆にしたものと等価である。基準電圧Ｖｒｌ０
よりも内部電圧Ｖｒｌが高い場合には、ＭＯＳトランジ
スタＱ１７を介して流れる電流は、ＭＯＳトランジスタ
Ｑ１６を介して流れる電流よりも小さくなる。ＭＯＳト
ランジスタＱ１８およびＱ１９がカレントミラー回路を
構成しており、同じ大きさの電流がこれらのＭＯＳトラ
ンジスタＱ１８およびＱ１９に流れる。したがって、比
較器ＣＭＰＰからの出力信号がハイレベルとなり、電流
ドライブトランジスタＮＱのコンダクタンスが大きくな
り、内部電圧線ＩＮＶから接地ノードへ電流を放電し、
内部電圧Ｖｒｌの電圧レベルを低下させる。一方、内部
電圧Ｖｒｌが基準電圧Ｖｒｌ０よりも低い場合には、逆
に、比較器ＣＭＰＰの出力信号がＬレベルとなり、電流
ドライブトランジスタＮＱがオフ状態となる。

【００２８】この図１７に示すＶｒｌ発生回路の構成に
おいては、内部電圧Ｖｒｌの変化に対する応答速度を考
慮しない場合、貫通電流Ｉｃｂを小さくして、一方、電
流ドライブトランジスタＮＱのチャネル幅とチャネル長
の比を大きくしてその電流駆動力を大きくすることによ
り、直流的な電流供給能力を占有面積を増大させること
なく大きくすることができる。ただし、内部電圧Ｖｒｌ
の許容変動値から、必要最小限の内部電圧Ｖｒｌに対す
る応答速度が要求されるため、貫通電流Ｉｃｂにはある
程度の大きさが要求される。

【００２９】この図１７に示すＶｒｌ発生回路を利用す
ることにより、小占有面積で大きな電流供給能力を有す
る内部電圧Ｖｒｌを生成することができる。しかしなが
ら、比較器ＣＭＰＰにおいては、ｐチャネルＭＯＳトラ
ンジスタＱ１６およびＱ１７により基準電圧Ｖｒｌ０と
内部電圧Ｖｒｌを比較している。ＭＯＳトランジスタＱ
１６およびＱ１７のソースはノードＮＤである。ｐチャ
ネルＭＯＳトランジスタＱ１７の電流駆動力は、そのゲ
ート−ソース間電圧Ｖｇｓにより決定される。したがっ
て、このノードＮＤに伝達される外部電源電圧ｅｘｔＶ
ｄｄが変動した場合、これらのＭＯＳトランジスタＱ１
６およびＱ１７を介して流れる電流は、これらＭＯＳト
ランジスタＱ１６およびＱ１７のゲート−ソース間電圧
Ｖｇｓとしきい値電圧の差の自乗に比例して変化するた
め（ＭＯＳトランジスタＱ１６，Ｑ１７は飽和領域で動
作する）、内部電圧Ｖｒｌの電圧レベルを安定に基準電
圧Ｖｒｌ０レベルに維持することができず、内部電圧Ｖ
ｒｌの電圧レベルが、外部電源電圧ｅｘｔＶｄｄに従っ
て変化するという問題が生じる。

【００３０】上述の外部電源電圧ｅｘｔＶｄｄの電源ノ
イズの問題を解消するために、この内部電圧Ｖｒｌの消
費時にも安定状態にある別の内部電圧Ｖｄｄ′を用いる
ことも考えられる。しかしながら、内部電圧Ｖｄｄ′を
発生するための回路を別途内部電圧Ｖｒｌの安定動作の
ために専用に設ける必要があり、回路面積が増加する。

【００３１】それゆえ、この発明の目的は、占有面積を
増大させず、簡易な回路構成で安定に所望の電圧レベル
の内部電圧を発生することのできる半導体装置を提供す
ることである。

【００３２】この発明の他の目的は、低い電圧レベルの
内部電圧Ｖｒｌを内部で安定に発生することのできる半
導体装置を提供することである。

【００３３】

【課題を解決するための手段】請求項１に係る半導体装
置は、内部電圧線と、この内部電圧線に内部電圧を発生
するための内部電圧発生回路を備える。この内部電圧発
生回路は、基準電圧発生回路と、容量素子と、基準電圧
発生回路からの基準電圧と内部電圧線上の内部電圧との
差に応じて容量素子の充電電圧を変化させる差検出回路
と、容量素子の充電電圧に従って電源ノードと内部電圧
線との間に電流を流す電流ドライブ素子とを備える。

【００３４】請求項２に係る半導体装置は、請求項１の
差検出回路が、基準電圧と内部電圧との差に応じた電流
を流す絶縁ゲート型電界効果トランジスタを備える。

【００３５】請求項３に係る半導体装置は、請求項１の
内部電圧発生回路が、制御信号に応答して容量素子と差
検出回路とを切り離す電荷保持回路をさらに備える。

【００３６】請求項４に係る半導体装置は、請求項１の
内部電圧発生回路が、制御信号に応答して、容量素子と
電源ノードとを結合しかつ容量素子と差検出回路とを切
り離すプリチャージ回路をさらに備える。

【００３７】請求項５に係る半導体装置は、請求項１の
内部電圧発生回路が、第１の制御信号の非活性化に応答
して差検出回路と容量素子とを切り離す電荷保持回路
と、第２の制御信号の活性化時、容量素子と電源ノード
とを結合しかつ容量素子と差検出回路とを切り離すプリ
チャージ回路をさらに備える。第２の制御信号の活性化
に応答して第１の制御信号が活性化されかつ第１の制御
信号が第２の制御信号が非活性化されて所定時間経過後
非活性化される。

【００３８】請求項６に係る半導体装置は、請求項１の
内部電圧発生回路が、容量素子をプリチャージ指示信号
に応答して電源に結合するプリチャージ回路をさらに備
える。

【００３９】請求項７に係る半導体装置は、請求項６の
装置が、さらに、プリチャージ指示信号の非活性化に応
答して容量素子を介して電流ドライブ素子の制御電極ノ
ードへワンショットのパルス信号を印加する回路をさら
に備える。

【００４０】請求項８に係る半導体装置は、請求項１の
装置が、さらに、活性化指示信号に応答して動作して内
部電圧を消費する内部回路と、差検出回路の電圧差検出
動作および容量素子の充電動作を制御するための制御信
号をこの活性化指示信号に従って発生する制御回路を備
える。

【００４１】請求項９に係る半導体装置は、請求項１の
装置が、さらに、繰返し与えられるクロック信号に従っ
て内部電圧発生回路の差検出動作および容量素子の充電
動作を制御するための制御信号を発生する制御回路をさ
らに備える。

【００４２】請求項１０に係る半導体装置は、請求項１
の装置において内部電圧発生回路が複数個設けられ、か
つ内部電圧線にこれら複数の内部電圧発生回路が並列に
結合される。複数の内部電圧発生回路は、互いに異なる
タイミングで動作して内部電圧を発生する。

【００４３】請求項１１に係る半導体装置は、請求項１
０の装置が、さらに、複数の内部電圧発生回路へ、所定
の周期を有するクロック信号を位相シフトして動作サイ
クル規定信号として与える回路を備える。

【００４４】基準電圧と内部電圧との差に従って容量素
子の充電電圧を変化させ、この充電電圧に従って電流ド
ライブ素子を駆動して内部電圧を生成している。すなわ
ち、内部電圧の微少な変化を、この容量素子の充電電荷
量の変化により増幅して、電流ドライブ素子を駆動す
る。したがって、内部電圧の変化に対し高速で応答して
電流ドライブ素子を介して内部電圧の変化を回復させる
ことができる。単に容量素子の充電／放電を利用するだ
けであり、簡易な回路構成で内部電圧の変化を検出する
ことができる。また、単に電流ドライブ素子の制御電極
ノードを駆動することが容量素子には要求されるだけで
あり、容量素子の占有面積を小さくすることができ、回
路占有面積を小さくすることができる。

【００４５】また、基準電圧と内部電圧との差を容量素
子の充電電圧の変化として表現しているため、外部電源
電圧などの電源電圧の変動の影響を受けることなく電流
ドライブ素子を駆動することができる。

【００４６】また、電流ドライブ素子を利用することに
より、大きな電流駆動力で内部電圧を発生させることが
できる。

【００４７】

【発明の実施の形態】［実施の形態１］図１（Ａ）は、
この発明の実施の形態１に従う内部電圧発生回路の構成
を示す図である。図１（Ａ）において、内部電圧発生回
路１は、基準電圧Ｖｒｌ０を発生する基準電圧発生回路
２と、この基準電圧発生回路２からの基準電圧Ｖｒｌ０
を受けてレベルシフトして基準電圧Ｖｒｌ０＋Ｖｔｈｐ
を生成するレベルシフト回路３と、レベルシフト回路３
からの基準電圧と内部電圧線４上の内部電圧Ｖｒｌの差
を検出し、その差に応じた電流を流すｎチャネルＭＯＳ
トランジスタ５と、差検出用のＭＯＳトランジスタ５に
より充電電圧が調整される容量素子６と、容量素子６を
所定電圧にプリチャージするプリチャージ回路７と、容
量素子６の充電電荷を保持するための電荷保持回路８
と、容量素子６の充電電圧Ｖｐｇに従って外部電源ノー
ドから内部電圧線４に電流を供給するｐチャネルＭＯＳ
トランジスタ９を含む。

【００４８】基準電圧発生回路２は、内部基準電圧Ｖｄ
ｄ０を受けるノードと接地ノードの間に直列に接続され
る可変抵抗素子Ｒ１およびＲ２を含む。これらの可変抵
抗素子Ｒ１およびＲ２の接続ノードから基準電圧Ｖｒｌ
０が出力される。可変抵抗素子Ｒ１およびＲ２は、たと
えばヒューズ素子を用いて抵抗値が調整可能であり、こ
の基準電圧Ｖｒｌ０の電圧レベルを調整することがで
き、プロセスパラメータの変動などが生じても最適なレ
ベルの基準電圧Ｖｒｌ０を生成することができる。

【００４９】レベルシフト回路３は、内部ノードと接地
ノードの間に直列に接続される抵抗素子Ｒ３およびｐチ
ャネルＭＯＳトランジスタ３ｐを含む。抵抗素子Ｒ３の
抵抗値は、ｐチャネルＭＯＳトランジスタ３ｐのチャネ
ル抵抗（オン抵抗）よりも十分大きな値に設定されてい
る。したがって、このｐチャネルＭＯＳトランジスタ３
ｐはソースフォロワモードで動作し、そのソース−ゲー
ト間電圧をしきい値電圧の絶対値Ｖｔｈｐの電圧レベル
に維持する。抵抗素子Ｒ３の抵抗値は十分大きく、レベ
ルシフト回路３における消費電流は十分小さくすること
ができる。これは、レベルシフト回路３は、単に差検出
用のＭＯＳトランジスタ５のゲート容量を充電すること
が要求されるだけであり、大きな電流供給能力は要求さ
れないためである。

【００５０】また、同様に、基準電圧発生回路２におい
ても、このＭＯＳトランジスタ３ｐのゲート容量を充電
した後には、電流は消費しない。したがって、抵抗素子
Ｒ１およびＲ２の抵抗値は十分大きくすることができ、
消費電流を低減することができる。

【００５１】ＭＯＳトランジスタ５は、そのゲートがレ
ベルシフト回路３の出力ノードに接続され、そのソース
が内部電圧線４に接続される。したがって、このレベル
シフト回路３の出力電圧と内部電圧線４上の電圧Ｖｒｌ
の差がしきい値電圧Ｖｔｈｎ以上となると導通して、電
流を流す。ＭＯＳトランジスタ５のゲートには、このＭ
ＯＳトランジスタ５のゲート電圧を安定化するための安
定化容量１０が設けられる。

【００５２】プリチャージ回路７は、外部電源電圧ｅｘ
ｔＶｄｄを受ける外部電源ノードとノード７ｄの間に直
列に接続されるｐチャネルＭＯＳトランジスタ７ａおよ
び７ｂと、ノード７ｄとＭＯＳトランジスタ５の間に接
続されるｎチャネルＭＯＳトランジスタ７ｃを含む。Ｍ
ＯＳトランジスタ７ａおよび７ｃは、それぞれのゲート
にプリチャージ指示信号ＺＰＲＥを受ける。ｐチャネル
ＭＯＳトランジスタ７ｂは、そのゲートおよびドレイン
がノード７ｄに接続され、ダイオードモードで動作し、
しきい値電圧の絶対値分の電圧降下を生じさせる。

【００５３】電荷保持回路８は、電荷転送指示信号ＣＴ
を反転するインバータ８ａと、電荷転送指示信号ＣＴお
よびインバータ８ａの出力信号に従って導通し、ノード
１１とノード７ｄとを選択的に接続するトランスミッシ
ョンゲート８ｂを含む。トランスミッションゲート８ｂ
が非導通状態となると、容量素子６が、プリチャージ回
路７およびＭＯＳトランジスタ５から分離され、容量素
子６の充放電経路が遮断され、容量素子６の充電電荷が
保持される。

【００５４】内部電圧発生回路１は、さらに、外部電源
ノードとノード１１の間に接続されるｐチャネルＭＯＳ
トランジスタ１２ａおよび１２ｂを含む。ＭＯＳトラン
ジスタ１２ａはゲートに活性化指示信号ＡＣＴを受け、
ＭＯＳトランジスタ１２ｂはゲートがノード１１に接続
され、ダイオードモードで動作する。この活性化指示信
号ＡＣＴは、内部電圧線４上の内部電圧Ｖｒｌを消費す
る内部回路１５の動作を活性化する信号である。内部回
路１５は、活性化指示信号ＡＣＴがＨレベルの活性状態
となると動作して、内部電圧Ｖｒｌを消費する。

【００５５】内部電圧線４には、また、内部電圧Ｖｒｌ
を安定化するための安定化容量１６が接続される。外部
電源電圧ｅｘｔＶｄｄは、たとえば２．５Ｖである。内
部基準電圧Ｖｄｄ０はたとえば２．０Ｖであり、外部電
源電圧ｅｘｔＶｄｄに依存しない一定電圧である。基準
電圧Ｖｒｌ０は、たとえば０．５Ｖであり、しきい値電
圧ＶｔｈｐおよびＶｔｈｎはたとえば０．６Ｖである。
次に、この図１（Ａ）に示す内部電圧発生回路の動作
を、図１（Ｂ）に示す動作波形を参照して説明する。

【００５６】時刻Ｔ０以前においては、活性化指示信号
ＡＣＴはＬレベルの非活性状態にあり、内部回路１５は
動作していない。この状態においては、ＭＯＳトランジ
スタ１２ａがオン状態となり、ノード１１は、ｅｘｔＶ
ｄｄ−Ｖｔｈｐの電圧レベルにプリチャージされる。ノ
ード１１上の電圧Ｖｐｇにより、ＭＯＳトランジスタ９
が、そのゲート−ソース間電圧がそのしきい値電圧に等
しく、ほぼオフ状態を維持する。ｐチャネルＭＯＳトラ
ンジスタのしきい値電圧はすべて等しいとする。内部電
圧Ｖｒｌよりも低い電圧（たとえば接地電圧ＧＮＤ）を
与えるノードと内部電圧線４との間のリークパスによ
り、内部電圧Ｖｒｌが徐々に低下する。

【００５７】また、活性化指示信号ＡＣＴの非活性状態
のとき、プリチャージ指示信号ＺＰＲＥがＬレベルの活
性状態にあり、プリチャージ回路７において、ＭＯＳト
ランジスタ７ａがオン状態、ＭＯＳトランジスタ７ｃが
オフ状態となり、ノード７ｄが、電圧ｅｘｔＶｄｄ−Ｖ
ｔｈｐの電圧レベルにプリチャージされる。また電荷転
送指示信号ＣＴがＨレベルであり、トランスミッション
ゲート８ｂが導通し、ノード１１は、プリチャージ回路
７により、また電圧ｅｘｔＶｄｄ−Ｖｔｈｐの電圧レベ
ルにプリチャージされる。これらの信号ＺＰＲＥおよび
ＣＴは、後にそれらの発生方法は詳細に説明するが、活
性化指示信号ＡＣＴの活性化に従って周期的に発生され
る。

【００５８】時刻Ｔ０において活性化指示信号ＡＣＴが
Ｈレベルの活性状態へ駆動され、内部回路１５が動作
し、内部電圧Ｖｒｌを消費する。これにより、内部電圧
Ｖｒｌの電圧レベルがさらに低下する。ＭＯＳトランジ
スタ１２ａは、活性化指示信号ＡＣＴの活性化に応答し
てオフ状態となる。

【００５９】時刻Ｔ１においてプリチャージ指示信号Ｚ
ＰＲＥがＨレベルに立上がり、ＭＯＳトランジスタ７ａ
がオフ状態、ＭＯＳトランジスタ７ｃがオン状態とな
り、プリチャージ回路７による容量素子６のプリチャー
ジ動作が完了する。ＭＯＳトランジスタ１２ａはオフ状
態にあるため、ノード１１は、外部電源ノードから切り
離される。

【００６０】一方、ＭＯＳトランジスタ５が、容量素子
６にＭＯＳトランジスタ７ｃおよびトランスミッション
ゲート８ｂを介して結合される。ＭＯＳトランジスタ５
は、そのゲートに電圧Ｖｒｌ０＋Ｖｔｈｐを受け、その
ソースに内部電圧Ｖｒｌを受ける。したがって、ＭＯＳ
トランジスタ５は、次式（１）の条件が満たされるとき
にオン状態となり、容量素子６から内部電圧線４へ電流
を供給する。

【００６１】 Ｖｒｌ０＋Ｖｔｈｐ＞Ｖｒｌ＋Ｖｔｈｎ …（１） しきい値電圧ＶｔｈｐおよびＶｔｈｎがともに等しけれ
ば、内部電圧Ｖｒｌは、基準電圧Ｖｒｌ０と等しくなる
ようにその電圧レベルが制御される。しきい値電圧の絶
対値Ｖｔｈｐは、以下、単にしきい値電圧と称す。これ
らのしきい値電圧ＶｔｈｐおよびＶｔｈｎが等しくない
場合には、基準電圧Ｖｒｌ０の電圧レベルを、抵抗素子
Ｒ１およびＲ２の抵抗値のトリミングにより適切に設定
すればよい。したがって、しきい値電圧の絶対値Ｖｔｈ
ｐおよびＶｔｈｎが等しいかまたは等しくないかは、本
質的な問題ではない。以下では説明を簡単にするため
に、Ｖｔｈｐ＝Ｖｔｈｎが成立すると仮定する。

【００６２】ＭＯＳトランジスタ５を介して容量素子６
の充電電荷が内部電圧線４に放電される。すなわち、ノ
ード３ａ上の電圧と内部電圧線４上の内部電圧Ｖｒｌと
の差に応じた電流をＭＯＳトランジスタ５が放電し、こ
の放電電流により容量素子６の充電電圧Ｖｐｇが変化す
る。容量素子６の容量値Ｃｐｇは、安定化容量１６の容
量値Ｃｄｌよりも十分小さく、ＭＯＳトランジスタ５に
よる放電電流により、容量素子６の充電電圧Ｖｐｇが大
きく変化する。

【００６３】時刻Ｔ２において、電荷転送指示信号ＣＴ
がＬレベルに低下し、トランスミッションゲート８ｂが
非導通状態となる。時刻Ｔ２およびＴ１の間の時間Ｔ′
の間にＭＯＳトランジスタ５を介して内部電圧線４上に
流れ込む全電荷Ｑｐｇは、次式で表わされる。

【００６４】Ｑｐｇ＝∫Ｉｐｇ・ｄＴ ただし積分期間Ｔは、Ｔ１＜Ｔ＜Ｔ′≦Ｔ２である。

【００６５】時刻Ｔ′におけるノード１１上の電圧Ｖｐ
ｇの電圧レベルが次式（２）で与えられる。

【００６６】 Ｖｐｇ＝ｅｘｔＶｄｄ−Ｖｔｈｐ−Ｑｐｇ／（Ｃｐｇ＋Ｃｇ） …（２） ただし、Ｃｇは、ドライブ用のＭＯＳトランジスタ９が
オン状態となりチャネルが形成されたときのＭＯＳトラ
ンジスタのゲート容量を示す。ＭＯＳトランジスタ９が
オン状態となるのは、ゲート−ソース間電圧Ｖｇｓがし
きい値電圧と等しくなったときである。すなわち、次式
（３）が満たされたときに、ＭＯＳトランジスタがオン
状態となる。

【００６７】 Ｖｐｇ＜ｅｘｔＶｄｄ−Ｖｔｈｐ …（３） 上式（２）および（３）から、ＭＯＳトランジスタ５を
介して放電が生じると、即座にドライブ用のＭＯＳトラ
ンジスタ９がオン状態となり、外部電源ノードから内部
電圧線４に電流を供給することが理解される。

【００６８】また、上式（２）により、ノード１１の容
量値（Ｃｐｇ＋Ｃｇ）が小さいほど、放電電荷量Ｑｐｇ
が微少であっても、ノード１１の電圧Ｖｐｇが大きく変
化することがわかる。すなわち、内部電圧Ｖｒｌが基準
電圧Ｖｒｌ０から僅かにずれても、ＭＯＳトランジスタ
５を介しての放電電流により、ノード１１の電圧Ｖｐｇ
が大きく変化し、ドライブ用のＭＯＳトランジスタ９を
介して急速に外部電源ノードから内部電圧線４に電流が
流れ込み、内部電圧Ｖｒｌの電圧レベルが上昇する。

【００６９】時刻Ｔ２において、電荷転送指示信号ＣＴ
がＬレベルの非活性状態となり、トランスミッションゲ
ート８ｂが非導通状態となり、容量素子６とＭＯＳトラ
ンジスタ５とが切り離され、ノード１１上の電圧Ｖｐｇ
は、この時刻Ｔ２における電圧レベルに保持される。こ
の状態において、ドライブＭＯＳトランジスタ９が一定
の電流を内部電圧線４へ供給する。このノード１１の電
圧Ｖｐｇを一定に保持する動作は、以下の理由のために
行なわれる。

【００７０】電荷転送指示信号ＣＴをＨレベルの活性状
態に維持した場合、内部電圧Ｖｒｌの電圧レベルが上昇
し始めても、上式（１）が成立する限り、ノード１１の
電圧Ｖｐｇの電圧レベルは低下し続ける。このため、ド
ライブ用のＭＯＳトランジスタ９の電流供給能力がどん
どん大きくなり、必要以上に電流が内部電圧線４に供給
され、内部電圧Ｖｒｌがオーバーシュートし、所定の電
圧レベルよりも高くなり、内部回路１５の安定動作を保
証することができなくなる。このオーバーシュートを防
止するため、時刻Ｔ２において電荷転送指示信号ＣＴを
非活性状態として、ノード１１の電圧Ｖｐｇを一定電圧
レベルに保持して、ドライブ用のＭＯＳトランジスタ９
の電流供給能力を一定に維持する。

【００７１】時刻Ｔ３において、プリチャージ指示信号
ＺＰＲＥが活性状態となり、また電荷転送指示信号ＣＴ
が活性状態となり、ＭＯＳトランジスタ５と容量素子６
とが切り離され、ノード１１がプリチャージ回路７によ
り再びｅｘｔＶｄｄ−Ｖｔｈｐの電圧レベルにプリチャ
ージされ、次の電圧差検出動作に備える。

【００７２】上述のノード１１の電圧Ｖｐｇのプリチャ
ージ動作、電圧差検出動作、および電圧保持動作が、活
性化指示信号ＡＣＴが活性状態の間繰返し行なわれる。
これらの動作により、内部電圧Ｖｒｌが、基準電圧Ｖｒ
ｌ０に等しくなるように制御される。

【００７３】この内部電圧発生回路において１サイクル
（プリチャージ、電圧差検出および電荷保持のサイク
ル）において消費される電流Ｉｃは、内部電圧Ｖｒｌの
電圧レベルにより異なる。内部電圧Ｖｒｌが基準電圧Ｖ
ｒｌ０よりも高い場合には、ＭＯＳトランジスタ５はオ
フ状態を維持するため、消費電流Ｉｃは、プリチャージ
指示信号ＺＰＲＥおよび電荷転送指示信号ＣＴをゲート
に受けるＭＯＳトランジスタのゲート容量の充放電電流
である。全ゲート容量をＣｇａとし、動作サイクルの周
期をＴｃとすると、消費電流Ｉｃは次式で表わされる。

【００７４】 Ｉｃ＝Ｃｇａ・ｅｘｔＶｄｄ／Ｔｃ …（４） ここで、制御信号ＺＰＲＥおよびＣＴは、外部電源電圧
ｅｘｔＶｄｄと接地電圧の間で変化する。上式（４）に
見られるように、全ゲート容量Ｃｇａは、十分小さいた
め、消費電流Ｉｃも非常に小さい値である。

【００７５】また内部電圧Ｖｒｌが基準電圧Ｖｒｌ０よ
りも低い場合には、ＭＯＳトランジスタ５を介しての容
量素子６の放電動作により、ノード１１の電圧Ｖｐｇが
低下するため、このノード１１をプリチャージするため
に電流が消費される。ノード１１の電圧Ｖｐｇは、最大
内部電圧Ｖｒｌまで低下するため、消費電流Ｉｃは、次
式で表わされる。

【００７６】 Ｉｃ＝（Ｃｇａ・ｅｘｔＶｄｄ）／Ｔｃ ＋（Ｃｐｇ＋Ｃｇ）・（ｅｘｔＶｄｄ−Ｖｔｈｐ−Ｖｒｌ）／Ｔｃ ＝Ｃｇａ・ｅｘｔＶｄｄ／Ｔｃ＋Ｉｐｇ（ａｖ．） …（５） ただし、Ｉｐｇ（ａｖ．）は、時間Ｔ１＜Ｔ＜Ｔ２にお
ける放電電流Ｉｐｇの平均値を示す。

【００７７】図１７に示す比較器を用いる内部電圧発生
回路の場合、この図１（Ａ）に示す内部電圧発生回路と
同じ応答速度を持つためには、比較器ＣＭＰＰの貫通電
流Ｉｃｂが、次式を満たす必要がある。

【００７８】Ｉｃｂ＝ｋ・Ｉｐｇ（ａｖ．） ｋ＞１ すなわち、図１７に示す比較器ＣＭＰＰの場合、ＭＯＳ
トランジスタＱ１６およびＱ１７を介して電流を流す必
要があり、一方、図１（Ａ）に示す内部電圧発生回路の
場合、放電経路は、ＭＯＳトランジスタ５だけであり、
したがって、係数ｋは１よりも大きくなる。したがっ
て、この図１７に示す従来の内部電圧発生回路の構成に
比べて、図１（Ａ）に示す内部電圧発生回路は消費電流
をより小さくすることができる。特に、内部電圧Ｖｒｌ
が基準電圧Ｖｒｌ０よりも高い状態では、消費電流はほ
ぼ０となるため、消費電流を低減することができる。

【００７９】以上のように、この発明の実施の形態１に
従う内部電圧発生回路においては、内部電圧の微少な電
圧変化をある時間内のプリチャージされた容量の電荷変
化量として検知し、この容量の電荷変化量を電圧変化に
増幅し、この容量の電圧変化に従ってドライブトランジ
スタを制御して内部電圧変化を打ち消している。したが
って、基準電圧からの内部電圧の微少な電圧差をより大
きな電圧変化に容量素子を用いて変換することにより、
高速で内部電圧の変化を補償することができ、かつ消費
電流をも抑制することができる。

【００８０】図２（Ａ）は、図１（Ａ）に示す制御信号
を発生する回路の構成を示す図である。図２（Ａ）にお
いて、制御信号発生回路は、活性化指示信号ＡＣＴに応
答して活性化されて所定の周期を有する内部クロック信
号ＣＬＫＩを発生する内部クロック発生回路２０と、こ
の内部クロック発生回路２０からの内部クロック信号Ｃ
ＬＫＩと活性化指示信号ＡＣＴとに従ってプリチャージ
指示信号ＺＰＲＥおよび電荷転送指示信号ＣＴを発生す
る駆動信号発生回路３０を含む。

【００８１】内部クロック発生回路２０は、縦続接続さ
れる遅延回路２１ａ−２１ｃと、遅延回路２１ａ−２１
ｃの出力部にそれぞれ設けられるヒューズ素子２２ａ−
２２ｃと、活性化指示信号ＡＣＴとヒューズ素子２２ａ
−２２ｃのいずれかからの信号とを受けるＮＡＮＤ回路
２３と、ＮＡＮＤ回路２３の出力信号を反転して内部ク
ロック信号ＣＬＫＩを生成するインバータ２４を含む。
ＮＡＮＤ回路２３の出力信号は遅延回路２１ａへも与え
られる。

【００８２】内部クロック信号ＣＬＫＩが、この内部電
圧発生回路の動作サイクルを規定する。内部電圧Ｖｒｌ
が、図１４（Ａ）および（Ｂ）に示すように、ＭＯＳト
ランジスタのゲートへ与えられる場合、この内部電圧Ｖ
ｒｌの電圧レベルの低下は、リーク電流により生じるだ
けである。この場合、内部電圧発生回路は、大きな電流
駆動力は要求されず、また高速の応答特性も要求されな
い。したがって、この場合、内部電圧発生動作サイクル
Ｔｃを長く設定する。

【００８３】一方、図１５（Ａ）および（Ｂ）に示すよ
うに、内部電圧Ｖｒｌが、内部回路の動作により、定常
的に消費される場合、この内部回路の動作に応じて動作
サイクルＴｃを設定する必要がある。遅延回路２１ａ−
２１ｃとヒューズ素子２２ａ−２２ｃとにより、内部ク
ロック信号ＣＬＫＩの周期をプログラムする。ＮＡＮＤ
回路２３および遅延回路２１ａ−２１ｃにより、活性化
指示信号ＡＣＴの活性化時リングオシレータが構成され
て、プログラムされた遅延回路２１ａ−２１ｃの遅延時
間とＮＡＮＤ回路２３の有する遅延時間とにより内部ク
ロック信号ＣＬＫＩの周期が設定される。遅延回路２１
ａ−２１ｃからなる遅延段の遅延時間を、ヒューズ素子
２２ａ−２２ｃによりプログラムすることにより、この
遅延段の有する遅延時間は、ＮＡＮＤ回路２３の遅延時
間を無視すると、動作サイクルの周期Ｔｃの１／２とな
る。これにより、適用用途に応じて内部電圧発生動作周
期を設定することができる。

【００８４】駆動信号発生回路３０は、内部クロック信
号ＣＬＫＩを時間Ｄ１遅延する遅延回路３１ａと、遅延
回路３１ａの出力信号を反転するインバータ３２ａと、
内部クロック信号ＣＬＫＩとインバータ３２ａの出力信
号を受けるＮＡＮＤ回路３３ａと、ＮＡＮＤ回路３３ａ
の出力信号と活性化指示信号ＡＣＴを受けるＮＡＮＤ回
路３３ｃと、ＮＡＮＤ回路３３ｃの出力信号を反転して
プリチャージ指示信号ＺＰＲＥを出力するインバータ３
２ｃを含む。このプリチャージ指示信号ＺＰＲＥは、内
部クロック信号ＣＬＫＩの立上がりに応答して遅延回路
３１ａが有する遅延時間Ｄ１の間Ｌレベルとなる。

【００８５】駆動信号発生回路３０は、さらに、インバ
ータ３２ａの出力信号を時間Ｄ２遅延する遅延回路３１
ｂと、遅延回路３１ｂの出力信号を時間Ｄ３遅延する遅
延回路３１ｃと、遅延回路３１ｃの出力信号を反転する
インバータ３２ｂと、遅延回路３１ｂの出力信号とイン
バータ３２ｂの出力信号とを受けるＮＡＮＤ回路３３ｂ
と、ＮＡＮＤ回路３３ｂの出力信号ＺＯＳがＬレベルの
ときにセットされかつプリチャージ指示信号ＺＰＲＥが
Ｌレベルのときにリセットされるフリップフロップ３４
と、フリップフロップ３４の出力信号と活性化指示信号
ＡＣＴとを受けて電荷転送指示信号ＣＴを出力するＮＡ
ＮＤ回路３３ｄを含む。

【００８６】電荷転送指示信号ＣＴは、活性化指示信号
ＡＣＴの活性化時、ＮＡＮＤ回路３３ｂの出力信号ＺＯ
Ｓの立下がりに応答してＬレベルとなり、かつプリチャ
ージ指示信号ＺＰＲＥの活性化に応答してＨレベルとな
る。次に、この図２（Ａ）に示す制御信号発生回路の動
作を、図２（Ｂ）に示す動作波形を参照して説明する。

【００８７】時刻Ｔ０以前において活性化指示信号ＡＣ
ＴはＬレベルの非活性状態にある。この状態において
は、内部クロック発生回路２０のＮＡＮＤ回路２３の出
力信号がＨレベルに固定され、インバータ２４からの出
力される内部クロック信号ＣＬＫＩはＬレベルに固定さ
れる。

【００８８】時刻Ｔ０において活性化指示信号ＡＣＴが
活性状態のＨレベルに駆動される。この活性化指示信号
ＡＣＴの活性化に応答して、内部クロック発生回路２０
において、ＮＡＮＤ回路２３の出力信号がＬレベルに立
下がり、インバータ２４からの内部クロック信号ＣＬＫ
ＩがＨレベルに立上がる。この活性化指示信号ＡＣＴが
活性状態の間、ＮＡＮＤ回路２３がインバータとして動
作し、遅延回路２１ａ−２１ｃおよびヒューズ素子２２
ａ−２２ｃとでリングオシレータを構成し、ヒューズ素
子２２ａ−２２ｃよりプログラムされた周期で内部クロ
ック信号ＣＬＫＩが発生される。

【００８９】時刻ｔａにおいて、内部クロック信号ＣＬ
ＫＩがＨレベルに立上がると、ＮＡＮＤ回路３３ａの出
力信号がＬレベルに立下がり、ＮＡＮＤ回路３３ｃおよ
びインバータ３２ｃからのプリチャージ指示信号ＺＰＲ
Ｅが応じてＬレベルに立下がる。遅延回路３１ａが有す
る遅延時間Ｄ１が経過すると、インバータ３２ａの出力
信号がＬレベルとなり、ＮＡＮＤ回路３３ａの出力信号
がＨレベルとなり、応じてＮＡＮＤ回路３３ｃおよびイ
ンバータ３２ｃからのプリチャージ指示信号ＺＰＲＥが
Ｈレベルに立上がる。活性化指示信号ＡＣＴがＨレベル
のときにはＮＡＮＤ回路３３ｃがインバータとして動作
している。したがって、プリチャージ指示信号ＺＰＲＥ
は、内部クロック信号ＣＬＫＩの立上がりに応答してＬ
レベルに立下がり、かつ時間Ｄ１経過後（時刻ｔｂ）に
Ｈレベルに立上がる。したがって、プリチャージ指示信
号ＺＰＲＥは、内部クロック信号ＣＬＫＩに応答して周
期的にＬレベルの活性状態へ駆動される。

【００９０】内部クロック信号ＣＬＫＩがＨレベルに立
上がってから時間Ｄ１およびＤ２経過後、遅延回路３１
ｂの出力信号がＬレベルに立下がる。遅延回路３１ｃ、
インバータ３２ｂおよびＮＡＮＤ回路３３ｂは、ワンシ
ョットパルス発生回路を構成している。したがって、こ
の遅延回路３１ｂの出力信号がＨレベルに立上がると、
ＮＡＮＤ回路３３ｂからの信号ＺＯＳが、遅延回路３１
ｃが有する遅延時間Ｄ３の間（時刻ｔｄから時刻ｔｅの
間）Ｌレベルとなる。すなわち、時刻ｔｃにおいて内部
クロック信号ＣＬＫＩがＬレベルに立下がって時間Ｄ１
およびＤ２経過後、ＮＡＮＤ回路３３ｂからの信号ＺＯ
ＳがＬレベルに立下がり、フリップフロップ３４がセッ
トされ、応じてＮＡＮＤ回路３３ｄからの電荷転送指示
信号ＣＴがＬレベルに立下がる。時刻ｔｆにおいてプリ
チャージ指示信号ＺＰＲＥがＬレベルに立下がると、フ
リップフロップ３４がリセットされてフリップフロップ
３４からの出力信号がＬレベルとなり、ＮＡＮＤ回路３
３ｄからの電荷転送指示信号ＣＴがＨレベルに立下が
る。ここで、遅延時間Ｄ１、Ｄ２、およびＤ３は、以下
の関係を満足する。

【００９１】Ｔｃ／２＞Ｄ１＋Ｄ２＋Ｄ３ Ｄ１＋Ｄ２＞Ｄ３ 上述の関係により、内部クロック信号ＣＬＫＩの立上が
りに応答してプリチャージ指示信号ＺＰＲＥがＬレベル
に立下がったとき、ＮＡＮＤ回路３３ｂの出力信号ＺＯ
Ｓが、Ｈレベルに立上がっている条件が保証される。

【００９２】電荷転送指示信号ＣＴも、内部クロック信
号ＣＬＫＩに従って活性／非活性化されており、またプ
リチャージ指示信号ＺＰＲＥの活性化によるプリチャー
ジ動作時においては、電荷転送指示信号ＣＴがＨレベル
の活性状態となり、確実に、プリチャージ指示信号ＺＰ
ＲＥに従って、容量素子のプリチャージを行なうことが
できる。また、プリチャージ指示信号ＺＰＲＥの非活性
状態のときに電荷転送指示信号ＣＴを非活性状態にし、
容量素子における電荷保持動作を行なわせることができ
る。

【００９３】以上のように、この発明の実施の形態１に
従えば、内部電圧の変化を容量素子の充電電荷で検出し
て、この電荷量の変化を容量素子の充電電圧の変化で増
幅しており、高速応答かつ低消費電流で安定に所定の電
圧レベルの内部電圧を生成する内部電圧発生回路を実現
することができる。

【００９４】［実施の形態２］図３（Ａ）は、この発明
の実施の形態２に従う内部電圧発生回路の構成を示す図
である。図３（Ａ）において、内部電圧発生回路１は、
基準電圧Ｖｒｌ０を発生する基準電圧発生回路２と、こ
の基準電圧Ｖｒｌ０のレベルをシフトするレベルシフト
回路５３と、レベルシフト回路５３の出力ノード５３ａ
上の電圧と内部電圧線４上の内部電圧Ｖｒｌの差に応じ
た電流をノード６１へ流す電圧差検出用のｐチャネルＭ
ＯＳトランジスタ５５と、プリチャージ指示信号ＰＲＥ
に応答してノード６１を所定電圧にプリチャージするプ
リチャージ回路５７と、ノード６１に接続される一方電
極ノードとインバータ６０を介してポンプ信号ＰＭＰを
受ける他方電極ノードとを有する容量素子５６と、プリ
チャージ指示信号ＰＲＥとポンプ信号ＰＭＰとに従って
ノード６１の電荷を保持するための電荷保持回路６５
と、ノード６１の電圧Ｖｐｇに従って内部電圧線４から
電流を引き抜くドライブ用のｎチャネルＭＯＳトランジ
スタ５９と、内部回路１５の活性化指示信号ＡＣＴに応
答して導通しＭＯＳトランジスタ５９と接地ノードの間
に電流経路を形成するｎチャネルＭＯＳトランジスタ５
８とを含む。内部電圧線４には、また安定化用の容量１
６が接続され、またノード５３ａには、安定化容量１０
が接続される。

【００９５】基準電圧発生回路２は、先の実施の形態１
における基準電圧発生回路２と同様の構成を備え、基準
電圧Ｖｒｌ０の電圧レベルを可変抵抗素子Ｒ１およびＲ
２のヒューズプログラムなどにより調整することができ
る。

【００９６】レベルシフト回路５３は、電源ノードと内
部ノード５３ａの間に接続されかつそのゲートに基準電
圧Ｖｒｌ０を受けるｎチャネルＭＯＳトランジスタ５３
ｎと、内部ノード５３ａと接地ノードの間に接続される
高抵抗の抵抗素子Ｒ４を含む。レベルシフト回路５３
は、ＭＯＳトランジスタ５５のゲート容量を充電するこ
とが要求されるだけであり、その消費電流は十分小さく
される。また、抵抗素子Ｒ４はＭＯＳトランジスタ５３
ｎのチャネル抵抗（オン抵抗）よりも十分大きな抵抗値
を有しており、ＭＯＳトランジスタ５３ｎはソースフォ
ロワモードで動作する。したがって、ノード５３ａに
は、Ｖｒｌ０−Ｖｔｈｎの電圧が現われる。

【００９７】ＭＯＳトランジスタ５５は、そのゲートが
ノード５３ａに接続され、そのソースが内部電圧線４に
接続され、ドレインおよびバックゲートがノード６１に
接続される。したがって、このＭＯＳトランジスタ５５
は、ノード５３ａ上の電圧よりもそのしきい値電圧（の
絶対値）Ｖｔｈｐだけ内部電圧線４上の電圧Ｖｒｌが高
くなったとき導通し、内部電圧線４から内部ノード６１
へ電流を流す。ＭＯＳトランジスタ５５のゲート−ソー
ス間電圧に従ってＭＯＳトランジスタ５５のドレイン
（ソース）電流が決定され、ノード５３ａ上の電圧と内
部電圧線上の電圧差、すなわち内部電圧Ｖｒｌの変化に
応じた電流をＭＯＳトランジスタ５５を介して流すこと
ができる。

【００９８】プリチャージ回路５７は、ノード６１と接
地ノードの間に直列に接続されるｎチャネルＭＯＳトラ
ンジスタ５７ａおよび５７ｂを含む。ＭＯＳトランジス
タ５７ａはそのゲートおよびドレインが相互接続され、
導通時ダイオードモードで動作し、そのしきい値電圧Ｖ
ｔｈｎの電圧降下を生じさせる。ＭＯＳトランジスタ５
７ｂは、そのゲートにプリチャージ指示信号ＰＲＥを受
ける。

【００９９】電荷保持回路６５は、プリチャージ指示信
号ＰＲＥとポンプ信号ＰＭＰとを受けるＮＯＲ回路６５
ａと、ＮＯＲ回路６５ａの出力信号を反転するインバー
タ６５ｂと、ＮＯＲ回路６５ａおよびインバータ６５ｂ
の出力信号に応答して選択的に導通してノード６１への
電荷充放電経路を形成するトランスミッションゲート６
５ｃを含む。トランスミッションゲート６５ｃは信号Ｐ
ＲＥおよびＰＭＰがともにＬレベルのとき非導通状態と
なり、ノード６１の電荷を保持する。

【０１００】ポンプ信号ＰＭＰは、外部電源電圧ｅｘｔ
Ｖｄｄの振幅を有する。したがって、インバータ６０
も、外部電源電圧ｅｘｔＶｄｄを一方動作電源電圧とし
て受ける。

【０１０１】なお、内部電圧Ｖｄｄ０は、外部電源電圧
ｅｘｔＶｄｄに依存しない一定の電圧レベルである。次
に、この図３（Ａ）に示す内部電圧発生回路の動作を図
３（Ｂ）に示す信号波形を参照して説明する。

【０１０２】今、内部回路１５の待機状態時において、
この内部電圧線４上の内部電圧Ｖｒｌが、たとえば電源
ノードからのリーク電流により、その電圧レベルが上昇
した状態を考える。内部回路１５が待機状態にあるた
め、活性化指示信号ＡＣＴはＬレベルの非活性状態にあ
り、プリチャージ指示信号ＰＲＥがＨレベルの活性状
態、ポンプ信号ＰＭＰがＬレベルに固定される。この状
態においては、電荷保持回路６５のトランスミッション
ゲート６５ｃが導通状態にあるため、内部ノード６１
は、プリチャージ回路５７により放電され、内部ノード
６１上の電圧Ｖｐｇは、ＭＯＳトランジスタ５７ａのし
きい値電圧Ｖｔｈｎの電圧レベルに保持される。ここ
で、内部電圧Ｖｒｌが上昇し、ＭＯＳトランジスタ５５
を介して電流が流れても、プリチャージ指示信号ＰＲＥ
がＨレベルにあるため、このＭＯＳトランジスタ５５か
らの電流は、プリチャージ回路５７を介して放電され
る。ＭＯＳトランジスタ５５の電流供給能力よりも、プ
リチャージ回路５７の電流駆動能力が大きくされる。Ｍ
ＯＳトランジスタ５５およびプリチャージ回路５７の電
流駆動能力は、ドライブ用のｎチャネルＭＯＳトランジ
スタ５９のそれよりも小さく設定されており、この内部
電圧Ｖｒｌの上昇を抑制することができない。

【０１０３】内部電圧Ｖｒｌが所定電圧レベルよりも高
いときに、時刻Ｔ０において活性化指示信号ＡＣＴが活
性化され、内部回路１５が動作する。時刻Ｔ０から時刻
Ｔ１までの間、プリチャージ指示信号ＰＲＥはＨレベル
であり、またポンプ信号ＰＭＰもＬレベルであり、先の
状態を維持し、内部電圧Ｖｒｌが上昇し続ける。

【０１０４】内部電圧Ｖｒｌが次式（６）で示される電
圧レベルに到達すると、ＭＯＳトランジスタ５５がオン
状態となる。

【０１０５】 Ｖｒｌ＞Ｖｒｌ０−Ｖｔｈｎ＋Ｖｔｈｐ …（６） しきい値電圧ＶｔｈｐおよびＶｔｈｎは、温度特性が同
じであり、温度特性を相殺することができる。また、こ
の基準電圧発生回路２の抵抗素子Ｒ１およびＲ２のトリ
ミングにより、基準電圧Ｖｒｌ０の電圧レベルを調整す
ることにより、しきい値電圧のＶｔｈｐおよびＶｔｈｎ
の電圧差を相殺することができる。したがって、以下で
は説明を簡単にするために、Ｖｔｈｐ＝Ｖｔｈｎである
と仮定する。すなわち、内部電圧Ｖｒｌが基準電圧Ｖｒ
ｌ０よりも高くなると、ＭＯＳトランジスタ５５が導通
し、内部電圧線４からノード６１へ電流を供給する。

【０１０６】時刻Ｔ１においてプリチャージ指示信号Ｐ
ＲＥがＬレベルの非活性状態となると、応じて、ポンプ
信号ＰＭＰが外部電源電圧ｅｘｔＶｄｄレベルに立上が
る。このポンプ信号ＰＭＰの立上がりに応答してインバ
ータ６０の出力信号が接地電圧レベルに立下がり、容量
素子５６の容量結合（チャージポンプ動作）により、ノ
ード６１の電圧Ｖｐｇが立下がる（プリチャージ回路５
７は、ＭＯＳトランジスタ５７ｂがオフ状態にある）。
すなわち、電圧Ｖｐｇがプリチャージ電圧Ｖｔｈｎから
ポンプ信号ＰＭＰの振幅分負方向へ変化する。したがっ
て、このポンプ信号ＰＭＰにより、電圧Ｖｐｇが一旦Ｖ
ｔｈｎ−ｅｘｔＶｄｄの電圧レベルに低下する。ノード
６１の電圧レベルが負電圧レベルに低下すると、トラン
スミッションゲート６５ｃは導通状態にあるため、ＭＯ
Ｓトランジスタ５５からの電流により、容量素子５６が
充電され、その充電電圧Ｖｐｇの電圧レベルが上昇す
る。

【０１０７】時刻Ｔ２において、ポンプ信号ＰＭＰがＬ
レベルに立下がり、インバータ６０の出力信号が外部電
源電圧ｅｘｔＶｄｄレベルに上昇する。これにより、容
量素子５６のチャージポンプ動作により、ノード６１の
電圧Ｖｐｇが外部電源電圧ｅｘｔＶｄｄレベルだけ上昇
する。このときの電圧Ｖｐｇの電圧レベルは、時刻Ｔ１
から時刻Ｔ２の間に充電された電荷量に応じて決定され
る。内部電圧Ｖｒｌと基準電圧Ｖｒｌ０の電位差が大き
い場合には、ＭＯＳトランジスタ５５は多くの電荷を容
量素子５６へ供給し、この電圧Ｖｐｇの電圧レベルを上
昇させる。したがって、このポンプ信号ＰＭＰの立下が
り後、ノード６１の電圧Ｖｐｇが到達する電圧レベル
は、この内部電圧Ｖｒｌと基準電圧Ｖｒｌ０の差に従っ
て決定される。ポンプ信号ＰＭＰがＬレベルとなると、
電荷保持回路６５において、ＮＯＲ回路６５ａの出力信
号がＨレベルとなり、トランスミッションゲート６５ｃ
が非導通状態となり、ノード６１の充電電荷が保持さ
れ、ノード６１の電圧Ｖｐｇは、そのときの電圧レベル
を維持する。

【０１０８】ドライブ用ＭＯＳトランジスタ５９は、こ
の内部ノード６１上の電圧Ｖｐｇが自身のしきい値電圧
Ｖｔｈｎよりも高くなると、ノード６１上の電圧Ｖｐｇ
に従って内部電圧線４から接地ノードへ電流を放電し、
高速で、この内部電圧Ｖｒｌを低下させる。この間プリ
チャージ指示信号ＰＲＥはＬレベルの非活性状態にあ
り、この電流ドライブトランジスタ５９の放電動作と並
行して、差検出用のＭＯＳトランジスタ５５も電流を駆
動するが、駆動電流は微小であり、またこの内部電圧Ｖ
ｒｌのドライブ用のＭＯＳトランジスタ５９の放電によ
る急激な低下により、その放電電流は急激に低下する。
ノード６１の電圧Ｖｐｇは、電荷保持回路６５によりこ
の放電期間中、すなわち時刻Ｔ２からＴ３の間一定の電
圧レベルに保持される。

【０１０９】時刻Ｔ＝Ｔ′（Ｔ′＜Ｔ２）における容量
素子５６に流入する電荷量Ｑｐｇは、先の実施の形態１
において示したのと同じ式で表わされる。したがって、
時刻Ｔ＝Ｔ′における電圧Ｖｐｇは、次式（７）で表わ
される。

【０１１０】 Ｖｐｇ＝Ｖｔｈｎ−ｅｘｔＶｄｄ＋Ｑｐｇ／Ｃｐｇ …（７） ここで、ゲート容量Ｃｇが、式（２）と異なり、式
（７）に含まれていないのは、ＭＯＳトランジスタ５５
から容量素子５６への電荷の流入時、ＭＯＳトランジス
タ５９はオフ状態にあり、チャネルが形成されておら
ず、そのゲート容量が存在しないためである（ここでゲ
ート容量は、ゲート電極とゲート絶縁膜とチャネルとの
間に形成される容量を考える）。

【０１１１】上式（７）から明らかなように、容量素子
５６の容量値Ｃｐｇを小さく設定することにより、電圧
Ｖｐｇの電圧レベルは、電荷量Ｑｐｇの微少な変化に従
って大きく変化する。すなわち、内部電圧Ｖｒｌの微少
な変化を、容量素子５６の充電電圧Ｖｐｇの大きな変化
量へと増幅することができる。

【０１１２】上式（７）における電圧Ｖｐｇが最大値を
とるのは、時刻Ｔ＝Ｔ２において電圧Ｖｐｇが内部電圧
Ｖｒｌと等しくなるときである。

【０１１３】内部電圧Ｖｒｌが基準電圧Ｖｒｌ０よりも
低い場合には、ＭＯＳトランジスタ５５には電流は流れ
ない。したがって、この状態においては、電圧Ｖｐｇ
は、ポンプ信号ＰＭＰによる電圧Ｖｐｇ＝Ｖｔｈｎ−ｅ
ｘｔＶｄｄを維持する。これは、上式（７）においてＱ
ｐｇ＝０とおくことにより求められる。

【０１１４】時刻Ｔ２から時刻Ｔ３の間では、ポンプ信
号ＰＭＰの立下がりに応答してインバータ６０の出力信
号に従って容量素子５６がチャージポンプ動作を行な
い、ノード６１上の電圧が上昇する。内部電圧Ｖｒｌが
基準電圧Ｖｒｌ０よりも高い場合には、上式（７）で表
わされる電圧レベルからさらに外部電源電圧ｅｘｔＶｄ
ｄの電圧レベルだけ上昇し、電圧Ｖｐｇは次式で表わさ
れる電圧レベルとなる。

【０１１５】 Ｖｐｇ＝Ｖｔｈｎ＋Ｑｐｇ／Ｃｐｇ …（８） この電圧レベルは、ＭＯＳトランジスタ５９のしきい値
電圧よりも大きく、ＭＯＳトランジスタ５９がオン状態
となり、内部電圧Ｖｒｌをその放電動作により低下させ
る。このドライブ用のＭＯＳトランジスタ５９は、その
電流駆動能力が十分大きくされているため、高速で内部
電圧Ｖｒｌが低下する。

【０１１６】電圧Ｖｐｇは、最大ｅｘｔＶｄｄ＋Ｖｒｌ
の電圧レベルにまで上昇し、この最大電圧レベルは、外
部電源電圧ｅｘｔＶｄｄよりも高い電圧レベルであり、
ＭＯＳトランジスタ５９の電流駆動能力が大幅に増加
し、高速で内部電圧Ｖｒｌを低下させる。

【０１１７】一方、時刻Ｔ２からＴ３の間において内部
電圧Ｖｒｌが基準電圧Ｖｒｌ０よりも低い場合には、ノ
ード６１の電圧Ｖｐｇは元のプリチャージ電圧Ｖｔｈｎ
レベルに復帰するだけであり、ドライブ用のＭＯＳトラ
ンジスタ５９はオフ状態を維持する。

【０１１８】時刻Ｔ３において、プリチャージ指示信号
ＰＲＥがＨレベルに立上がると、電荷保持回路６５のト
ランスミッションゲート６５ｃが導通し、活性化された
プリチャージ回路５７により、ノード６１上の電圧Ｖｐ
ｇは強制的に電圧Ｖｔｈｎレベルに放電される。これに
より、ドライブ用のＭＯＳトランジスタ５９が長期にわ
たって大きな電流駆動力で、内部電圧線４を放電し、内
部電圧Ｖｒｌがアンダーシュートするのを防止する。

【０１１９】内部電圧Ｖｒｌが基準電圧Ｖｒｌ０よりも
低い場合でも、ポンプ信号ＰＭＰによりノード６１上の
電圧Ｖｐｇを外部電源電圧ｅｘｔＶｄｄだけ振幅させる
必要がある。したがって、この図３（Ａ）に示す回路の
消費電流Ｉｃは、次式（９）で表わされる。

【０１２０】 Ｉｃ＝（Ｃｐｇ＋Ｃｇｂ）・ｅｘｔＶｄｄ／Ｔｃ …（９） ここで、Ｃｇｂは、プリチャージ指示信号ＰＲＥおよび
活性化指示信号ＡＣＴを受けるＭＯＳトランジスタ５７
ｂおよび５８のゲート容量の合計容量を示す。また、こ
れらのＭＯＳトランジスタ５７ｂおよび５８へ与えられ
るプリチャージ指示信号ＰＲＥおよび活性化指示信号Ａ
ＣＴの振幅は、外部電源電圧ｅｘｔＶｄｄレベルとして
いる。これは、電圧Ｖｐｇが外部電源電圧よりも高くな
る場合があり、プリチャージ回路５７において確実に高
速でこの内部ノード６１の電圧Ｖｐｇを放電する必要が
あるためである。しかしながら、内部電圧発生回路へ与
えられるプリチャージ指示信号ＰＲＥおよび活性化指示
信号ＡＣＴの振幅は、内部電源電圧レベルであってもよ
い。

【０１２１】プリチャージ指示信号ＰＲＥを活性化し
て、ノード６１の電圧Ｖｐｇをプリチャージ電圧Ｖｔｈ
ｎに設定することにより、ポンプ信号ＰＭＰによるノー
ド６１の電圧Ｖｐｇの負方向への駆動時、この電圧Ｖｐ
ｇの到達電位を、各サイクルにおいて同じとすることが
でき、確実にドライブ用ＭＯＳトランジスタ５９をオフ
状態とすることができ、内部電圧Ｖｒｌと基準電圧Ｖｒ
ｌ０との差に応じた電荷を容量素子５９に蓄積すること
ができ、正確な電圧差検出および増幅動作を行なうこと
ができる。

【０１２２】また、ポンプ信号ＰＭＰにより電圧Ｖｐｇ
を上昇させるとき、この電圧Ｖｐｇの到達電圧レベル
は、内部電圧Ｖｒｌと基準電圧Ｖｒｌ０との差に応じた
電圧レベルとなり、この電圧差に応じた電流駆動力でド
ライブ用のＭＯＳトランジスタ５９が内部電圧線４を放
電することができ、アンダーシュートが生じるのを防止
することができる（小さな電圧差を大きな電流駆動力で
放電する状態が生じないため）。

【０１２３】図４（Ａ）は、図３（Ａ）に示す制御信号
を発生する部分の構成を示す図である。図４（Ａ）にお
いて、制御信号発生回路は、活性化指示信号ＡＣＴの活
性化時活性化されて内部クロック信号ＣＬＫＩを発生す
る内部クロック発生回路２０と、この内部クロック発生
回路２０からの内部クロック信号ＣＬＫＩに従ってそれ
ぞれワンショットのパルス信号を生成してプリチャージ
指示信号ＰＲＥおよびポンプ信号ＰＭＰを生成する駆動
信号発生回路７０を含む。内部クロック発生回路２０の
構成は、先の図２（Ａ）に示す内部クロック発生回路の
構成と同じであり、対応する部分には同一参照番号を付
し、詳細説明は省略する。ヒューズ素子２２ａ−２２ｃ
のプログラム（ヒューズブロー）により、内部クロック
信号ＣＬＫＩの周期Ｔｃが決定される。

【０１２４】駆動信号発生回路７０は、内部クロック信
号ＣＬＫＩを時間Ｄａ遅延する遅延回路７１ａと、遅延
回路７１ａの出力信号をさらに時間Ｄｂ遅延する遅延回
路７１ｂと、遅延回路７１ｂの出力信号を反転するイン
バータ７２ａと、インバータ７２ａの出力信号と遅延回
路７１ａの出力信号とを受けてプリチャージ指示信号Ｐ
ＲＥを生成するＮＡＮＤ回路７３ａと、遅延回路７１ａ
の出力信号をさらに時間Ｄｃ遅延する遅延回路７１ｃ
と、遅延回路７１ｃの出力信号を反転するインバータ７
２ｂと、インバータ７２ｂの出力信号と遅延回路７１ａ
の出力信号とを受けるＮＡＮＤ回路７３ｂと、ＮＡＮＤ
回路７３ｂの出力信号を反転してポンプ信号ＰＭＰを生
成するインバータ７４を含む。

【０１２５】次にこの図４（Ａ）に示す制御信号発生回
路の動作を、図４（Ｂ）に示す動作波形を参照して説明
する。

【０１２６】時刻Ｔ０以前においては活性化指示信号Ａ
ＣＴは非活性状態のＬレベルであり、内部クロック信号
ＣＬＫＩはＬレベルに固定される。この状態においては
プリチャージ指示信号ＰＲＥはＨレベルであり、ポンプ
信号ＰＭＰはＬレベルに固定される。

【０１２７】時刻Ｔ０において活性化指示信号ＡＣＴが
Ｈレベルの活性状態へ駆動される。この活性化指示信号
ＡＣＴの活性化に応答して内部クロック信号ＣＬＫＩが
所定の周期Ｔｃで発生される。内部クロック信号ＣＬＫ
ＩがＨレベルに立上がってから遅延回路７１ａの有する
遅延時間Ｄａが経過すると、ＮＡＮＤ回路７３ａはその
両入力が、ともにＨレベルとなり、プリチャージ指示信
号ＰＲＥをＬレベルに駆動する。遅延回路７１ａの出力
信号がＨレベルに立上がってから、遅延回路７１ｂの出
力信号がＨレベルに立上がると、プリチャージ指示信号
ＰＲＥがＬレベルからＨレベルに駆動される。したがっ
て、このプリチャージ指示信号ＰＲＥは、遅延回路７１
ｂが有する遅延時間Ｄｂの期間Ｌレベルとなる。

【０１２８】一方、遅延回路７１ａの出力信号がＨレベ
ルに立上がると、またＮＡＮＤ回路７３ｂの出力信号が
Ｌレベルに立下がり、応じてインバータ７４からのポン
プ信号ＰＭＰがＨレベルに駆動される。遅延回路７１ｃ
が有する遅延時間Ｄｃが経過すると、インバータ７２ｂ
の出力信号がＬレベルとなり、応じてインバータ７４か
らのポンプ信号ＰＭＰがＬレベルに駆動される。したが
って、このポンプ信号ＰＭＰは、遅延回路７１ｃの有す
る遅延時間Ｄｃの期間Ｈレベルに駆動される。

【０１２９】プリチャージ指示信号ＰＲＥがＬレベルに
立下がるのと、ポンプ信号ＰＭＰがＨレベルに立上がる
のは同期している。したがって、プリチャージ指示信号
ＰＲＥがＬレベルとなり、ノード６１が接地ノードから
切り離されたときに、ポンプ信号ＰＭＰに従ってノード
６１の電圧Ｖｐｇを負電圧レベルへ駆動することができ
る。充電開始電圧レベルを各サイクルにおいて一定の電
圧レベルに設定することができる。遅延回路７１ａによ
る遅延時間Ｄａを設けているのは、実施の形態１と同
様、内部回路が動作してから、電圧差検出および調整動
作を安定に行なうためである。

【０１３０】以上のように、この発明の実施の形態２に
従えば、内部電圧の微少電圧変動を容量素子の電荷変化
量で検出して、これをこの容量素子の充電電圧の変化に
増幅し、この充電電圧でドライブトランジスタを介して
内部電圧を放電するように構成しているため、低消費電
流かつ高感度で内部電圧の上昇を検知して所定電圧レベ
ルに内部電圧を駆動することができる。

【０１３１】またインバータ６０を利用してドライブ用
ＭＯＳトランジスタのゲート電圧を電圧差に応じた電圧
レベルに駆動することにより、電圧差検出用のＭＯＳト
ランジスタをこの間オフ状態として、効率的にドライブ
用ＭＯＳトランジスタを介して、内部電圧の電圧レベル
を調整することができる。これにより、回路占有面積を
増加させることなく、効率的に、ドライブ用ＭＯＳトラ
ンジスタのゲート電圧を、プリチャージ期間および電圧
差検出時間および電圧調整期間に応じて所望の状態に駆
動することができる。

【０１３２】［実施の形態３］図５は、この発明の実施
の形態３に従う半導体装置の全体の構成を概略的に示す
図である。図５において、この半導体装置１００は、外
部からのクロック信号ｅＣＬＫＢをバッファ処理して内
部クロック信号ＣＬＫＢを生成するクロックバッファ１
０１と、クロックバッファ１０１からの内部クロック信
号に同期して動作し、外部からの制御信号ＣＴＬに従っ
て内部制御信号を生成する制御回路１０２と、この制御
回路１０２からの活性化指示信号ＡＣＴとクロックバッ
ファ１０１からの内部クロック信号ＣＬＫＢに従って内
部電圧発生回路１に対する制御信号を発生する制御信号
発生回路１０３を含む。

【０１３３】この図５に示す半導体装置１００は、外部
から与えられるクロック信号ｅＣＬＫＢに従って内部ク
ロック信号ＣＬＫＢを生成しており、内部クロック信号
ＣＬＫＢを基本クロック信号として内部回路の動作タイ
ミングを決定する。制御信号発生回路１０３は、内部ク
ロック信号ＣＬＫＢを利用して各種必要な制御信号を発
生する。

【０１３４】図６は、図５に示す制御信号発生回路１０
３の構成を概略的に示す図である。図６において、制御
信号発生回路１０３は、内部クロック信号ＣＬＫＢを周
波数逓倍する逓倍回路１０３ａと、この逓倍回路１０３
ａからのクロック信号ＣＬＫＩと活性化指示信号ＡＣＴ
とに従って内部電圧発生回路に対する制御信号を出力す
る駆動信号発生回路１０３ｂを含む。この駆動信号発生
回路１０３ｂは、先の実施の形態１および２において示
す駆動信号発生回路３０および７０にそれぞれ対応し、
信号ＰＲＥおよびＰＭＰまたはＺＰＲＥおよびＣＴを生
成する。

【０１３５】クロックバッファ１０１からの内部クロッ
ク信号ＣＬＫＢを利用することにより、この内部電圧発
生回路の動作サイクルを規定するためにリングオシレー
タなどを設ける必要がなく、回路規模および消費電流が
低減される。

【０１３６】図７は、図６に示す逓倍回路１０３ａの構
成を概略的に示す図である。図７において、逓倍回路１
０３ａは、縦列接続される複数の分周器１１０ａ−１１
０ｎを含む。これらの分周器１１０ａ−１１０ｎは同一
構成を有し、分周信号を出力する出力ノードＯＵＴ、活
性化指示信号ＡＣＴを受けるイネーブルノードＥ、およ
び前段が出力するクロック信号を受けるクロック入力Ｃ
を含む。これらの分周器１１０ａ−１１０ｎの各々は、
クロック入力Ｃに与えられたクロック信号を分周して、
その出力ＯＵＴから出力する。したがって、これらの分
周器１１０ａ−１１０ｎは、出力するクロック信号の逓
倍率（分周比）がこの配列順に大きくなる。

【０１３７】この図７に示す構成において、最終段の分
周器１１０ｎからクロック信号ＣＬＫＩが取出されてい
る。しかしながら、分周器１１０ａ−１１０ｎのいずれ
かの出力するクロック信号を選択的に取出すことによ
り、この逓倍回路１０３ａの分周比をプログラム可能と
することができる。たとえば、分周器１１０ａ−１１０
ｎのそれぞれの出力ノードＯＵＴに対しＣＭＯＳトラン
スミッションゲートを設け、これらのＣＭＯＳトランス
ミッションゲートを選択的に１つを導通状態とすること
により、周波数逓倍比をプログラム可能とすることがで
きる。ＣＭＯＳトランスミッションゲートの導通／非導
通を制御する信号は、ヒューズ素子によりプログラムさ
れてもよく、またレジスタ回路などにより、分周比デー
タが格納されて、その分周比データに従って制御信号が
生成される構成が用いられてもよい。

【０１３８】図８は、図７に示す分周器１１０ａ−１１
０ｎの構成を示す図である。図７においては、１つの分
周器１１０を代表的に示す。

【０１３９】図８において、分周器１１０は、イネーブ
ル入力Ｅに与えられる信号を反転するインバータ１１２
と、このインバータ１１２の出力信号とイネーブル入力
Ｅの信号とに従って外部電源ノードをノードＮＤＡに結
合するトランスミッションゲート１１１と、ノードＮＤ
Ａ上の信号を反転するインバータ１１３と、クロック入
力Ｃ上の信号に従って活性化され、このインバータ１１
３の出力信号をノードＮＤＡに伝達するクロックトイン
バータ１１４と、インバータ１１３の出力信号を反転す
るインバータ１１５と、インバータ１１５の出力信号を
反転して出力ノードＯＵＴからクロック信号を出力する
インバータ１１６と、クロック入力ＣおよびＺＣ上のク
ロック信号に従ってインバータ１１５の出力信号を通過
させるトランスミッションゲート１１７と、このトラン
スミッションゲート１１７からノードＮＤＢに伝達され
た信号を反転するインバータ１１８と、クロック入力Ｃ
およびＺＣ上のクロック信号に従って動作しインバータ
１１８の出力信号をノードＮＤＢに伝達するクロックト
インバータ１１９と、クロック入力ＣおよびＺＣ上の信
号に応答して選択的に導通し、インバータ１１８の出力
信号をノードＮＤＡに伝達するトランスミッションゲー
ト１２０を含む。トランスミッションゲート１１７およ
び１２０は互いに相補的に導通状態となる。

【０１４０】次に、この図８に示す分周器１１０の動作
を図９に示す動作波形図を参照して説明する。クロック
入力ＣおよびＺＣに与えられるクロック信号は互いに相
補なクロック信号である。イネーブル入力Ｅに与えられ
る活性化指示信号（ＡＣＴ）がＬレベルのときには、ト
ランスミッションゲート１１１が導通し、ノードＮＤＡ
は外部電源電圧ｅｘｔＶｄｄレベルのＨレベルに保持さ
れる。クロック入力Ｃの信号に従ってトランスミッショ
ンゲート１１７および１２０が互いに相補的に導通し、
このノードＮＤＡ上の信号がノードＮＤＢに伝達され、
同様、ノードＮＤＢもＨレベルである。

【０１４１】イネーブル入力Ｅに与えられる活性化指示
信号がＨレベルに立上がると、トランスミッションゲー
ト１１１が非導通状態となり、ノードＮＤＡが外部電源
ノードから切り離される。クロック入力Ｃに与えられる
クロック信号（以下、単にクロック信号と称す）がＨレ
ベルとなると、トランスミッションゲート１２０が導通
し、インバータ１１８からのＬレベルの信号がノードＮ
ＤＡに伝達される。クロックトインバータ１１４は、出
力ハイインピーダンス状態であり、ノードＮＤＡの電圧
レベルがＬレベルに立下がる。一方、トランスミッショ
ンゲート１１７は非導通状態にあり、ノードＮＤＢはＨ
レベルを維持する。このノードＮＤＡの信号の立下がり
に応答して出力ノードＯＵＴからのクロック信号がＨレ
ベルに立上がる。クロック信号ＣがＬレベルに立下がる
と、クロックトインバータ１１４が動作し、ノードＮＤ
ＡのＬレベルがラッチされる。このときトランスミッシ
ョンゲート１１７が導通し、一方、トランスミッション
ゲート１２０が非導通状態となる。トランスミッション
ゲート１１７を介してインバータ１１５からのＬレベル
の信号がノードＮＤＢに伝達され、クロックトインバー
タ１１９が出力ハイインピーダンス状態であるため、こ
のノードＮＤＢの信号電位がＬレベルに立下がる。トラ
ンスミッションゲート１２０は非導通状態であるため、
ノードＮＤＡはＬレベルを維持する。

【０１４２】クロック信号ＣがＨレベルに立上がると、
トランスミッションゲート１２０が導通し、インバータ
１１８からのＨレベルの信号がノードＮＤＡに伝達され
る。このときクロックトインバータ１１４は出力ハイイ
ンピーダンス状態であり、ノードＮＤＡの電圧がＨレベ
ルとなる。トランスミッションゲート１１７は非導通状
態であり、ノードＮＤＢはＬレベルを維持する。

【０１４３】次いで再びクロック信号ＣがＬレベルに立
下がると、トランスミッションゲート１２０は非導通状
態、トランスミッションゲート１１７が導通状態とな
り、インバータ１１５からのＨレベルの信号がノードＮ
ＤＢに伝達され、ノードＮＤＢの電圧レベルがＨレベル
となる。

【０１４４】以降、この動作を繰返すことにより、ノー
ドＮＤＡは、１クロック期間Ｈレベル、かつ１クロック
期間Ｌレベルとなり、ノードＮＤＢは、このノードＮＤ
Ａの信号変化にクロック信号Ｃの半周期遅れて変化す
る。したがって、出力ノードＯＵＴからのクロック信号
は、クロック入力Ｃに与えられたクロック信号を２分周
した信号となる。この分周器１１０をＭ個縦続接続する
ことにより、分周比（１／２）^M の周波数逓倍回路を実
現することができる。

【０１４５】分周器１１０ａ−１１０ｎの出力ＯＵＴ
を、先に説明したように、適当に選択することにより、
ベースクロック信号ＣＬＫＢを２のべき乗で分周した内
部クロック信号ＣＬＫＩを得ることができる。

【０１４６】以上のように、この発明の実施の形態３に
従えば、外部から与えられるクロック信号を内部で周波
数逓倍して内部クロック信号を生成して内部電圧発生動
作の動作サイクルを決定しており、内部で動作サイクル
を決定するためのクロック信号を発生するリングオシレ
ータが不要となり、回路占有面積および消費電流を低減
することができる。

【０１４７】［実施の形態４］図１０は、この発明の実
施の形態４に従う半導体装置の構成を概略的に示す図で
ある。この図１０に示す構成においては、内部電圧線４
に対し、内部電圧線４上の内部電圧Ｖｒｌの低下を補償
するための内部電圧発生回路１Ａと、内部電圧Ｖｒｌの
上昇を補償するための内部電圧発生回路１Ｂが設けられ
る。この内部電圧発生回路１Ａは、図１（Ａ）に示す構
成を備え、活性化指示信号ＡＣＴの活性化時この内部電
圧Ｖｒｌが所定電圧レベルより低下したとき、外部電源
ノードから内部電圧線４へ電流を供給して、この内部電
圧Ｖｒｌの電圧レベルを上昇させる。

【０１４８】一方、内部電圧Ｖｒｌが所定の電圧レベル
よりも高いときには、活性化指示信号ＡＣＴの活性化時
内部電圧発生回路１Ｂが動作し、この内部電圧線４上の
内部電圧Ｖｒｌを接地ノードへ放電して、この内部電圧
Ｖｒｌを所定電圧レベルに駆動する。この内部電圧発生
回路１Ｂは、先の実施の形態２における図３（Ａ）に示
す構成を備える。

【０１４９】この図１０に示すように、内部電圧Ｖｒｌ
の上昇および低下両者を抑制するための内部電圧発生回
路１Ａおよび１Ｂを設けることにより、安定に、内部電
圧Ｖｒｌを所定電圧レベルに保持することができる。

【０１５０】なお、内部電圧Ｖｒｌの上昇および低下の
抑制する構成としては、以下に示す構成も利用すること
ができる。すなわち、図１（Ａ）に示す内部電圧発生回
路の構成において、プリチャージ回路、および差検出用
のＭＯＳトランジスタおよび電流ドライブ用のＭＯＳト
ランジスタの導電型を逆にし、かつ外部電源ノードを接
地ノードにしかつさらに制御信号の極性を反転すれば、
内部電圧Ｖｒｌの上昇を抑制する回路が実現される。

【０１５１】同様、図３（Ａ）に示す内部電圧発生回路
の構成において、プリチャージ回路５７、および電流ド
ライブトランジスタ５９および差検出用のＭＯＳトラン
ジスタ５５の導電型をすべて逆転し、かつ与えられる制
御信号の極性を反転しかつ接地ノードを外部電源ノード
とすれば、この図３（Ａ）に示す内部電圧発生回路は、
この置換えにより、内部電圧Ｖｒｌの低下を抑制する回
路として作用する。

【０１５２】［実施の形態５］図１１（Ａ）は、この発
明の実施の形態５に従う半導体装置の構成を概略的に示
す図である。図１１（Ａ）においては、４つの互いに並
列に動作する内部電圧発生回路１３０ａ−１３０ｄと、
内部電圧発生回路１３０ｂ−１３０ｄそれぞれに対応し
て、与えられたクロック信号を９０°（π／４）位相シ
フトして出力するπ／４シフタ１２５ａ−１２５ｃとが
設けられる。

【０１５３】π／４シフタ１２５ａの出力クロック信号
Ｃａは対応の内部電圧発生回路１３０ｂへ与えられ、ま
たπ／４シフタ１２５ｂの入力へ与えられる。π／４シ
フタ１２５ｂの出力クロック信号Ｃｂは、対応の内部電
圧発生回路１３０ｃへ与えられ、またπ／４シフタ１２
５ｃの入力へ与えられる。π／４シフタ１２５ｃの出力
クロック信号Ｃｃは対応の内部電圧発生回路１３０ｄへ
与えられる。内部電圧発生回路１３０ａへは、クロック
信号ＣＬＫＩが与えられ、またπ／４シフタ１２５ａへ
は、クロック信号ＣＬＫＩが与えられる。したがって、
クロック信号ＣＬＫＩ，Ｃａ，ＣｂおよびＣｃは、それ
ぞれ位相が互いに９０°ずつずれている。内部電圧発生
回路１３０ａ−１３０ｄの各々は、制御信号発生回路お
よび実施の形態１または２または４で示した内部電圧発
生回路を含んでおり、その動作サイクルが与えられるク
ロック信号により決定される。

【０１５４】したがって、これらの内部電圧発生回路１
３０ａ−１３０ｄは、それぞれ９０°ずつ位相がずれ
て、プリチャージ、電圧差検出および内部電圧線駆動を
実行している。したがって、図１１（Ｂ）に示すよう
に、内部電圧発生回路１３０ａ−１３０ｄそれぞれが位
相が９０°ずつずれたクロック信号ＣＬＫＩ、Ｃａ，Ｃ
ｂ，Ｃｃに従って動作しているため、内部電圧線４上の
内部電圧Ｖｒｌに対する制御動作サイクルは、このクロ
ック信号ＣＬＫＩの周期Ｔｃの１／４となる。

【０１５５】内部電圧Ｖｒｌの許容変動範囲をΔＶａと
すると、この内部電圧Ｖｒｌの時間的変動ΔＶｔが、Δ
Ｖａ／Ｔｃ以上の場合、その１サイクル周期Ｔｃ内で時
間的変動ΔＶｔを吸収することが困難であり、その内部
電圧発生回路の反応速度が不十分ということになる。こ
の動作サイクルＴｃを短くするためには、電圧差検出用
のトランジスタを介して流れる電流Ｉｐｇの電流値を大
きくしかつ容量素子（Ｃｐｇ）６または５６の容量値Ｃ
ｐｇを小さくすることにより、短時間で電流ドライブト
ランジスタを十分に駆動することのできる電圧Ｖｐｇを
発生させるように構成すればよい。

【０１５６】しかしながら、電圧差検出用のＭＯＳトラ
ンジスタ５または５５は、この内部電圧Ｖｒｌの許容範
囲ΔＶａが小さいため、そのゲート間−ソース間電圧Ｖ
ｇｓとしきい値電圧Ｖｔｈ（ＶｔｈｎまたはＶｔｈｐ）
の差は大きくとることが難しい。したがって、この電圧
差検出用のＭＯＳトランジスタ５または５５を介して流
れる容量素子の充放電電流Ｉｐｇは、比較的小さくな
る。この電圧差検出用のＭＯＳトランジスタ５または５
５を介して流れる電流Ｉｐｇを大きくするために、これ
らの電圧差検出用のＭＯＳトランジスタ５および５５の
チャネル幅とチャネル長の比Ｗ／Ｌを非常に大きくする
必要があり、回路占有面積が増加する。また、１つの内
部電圧発生回路で内部電圧Ｖｒｌの変動を補償する場
合、この内部電圧Ｖｒｌが時間的に大きな鋸歯状に変化
する。

【０１５７】しかしながら、この図１１（Ａ）に示すよ
うに、同一構成の内部電圧発生回路を複数個（本実施の
形態においては４個）を準備し、それぞれに動作サイク
ルを規定するクロック信号を位相を９０°ずつずらして
与えることにより、これらの内部電圧発生回路の内部電
圧修正動作の位相を９０°ずらせることができる。した
がって、内部電圧Ｖｒｌからみた回路の反応速度が、等
価的にＴｃ／４となり、この内部電圧Ｖｒｌの変動も、
ΔＶｔ・（１／４）・Ｔｃと１つの内部電圧発生回路を
利用する場合に比べて１／４に抑制することができる。

【０１５８】図１２（Ａ）は、図１１（Ａ）に示すπ／
４シフタ１２５ａ−１２５ｃの構成の一例を概略的に示
す図である。これらπ／４シフタ１２５ａ−１２５ｃは
同一構成を有しており、図１２（Ａ）においては、１つ
のπ／４シフタ１２５を代表的に示す。

【０１５９】図１２（Ａ）において、π／４シフタ１２
５は、クロック信号ＣＫ２およびＺＣＫ２に従って導通
して入力クロック信号ＣＫを通過させるトランスミッシ
ョンゲート１３５ａと、このトランスミッションゲート
１３５ａを通過したクロック信号をラッチして出力クロ
ック信号ＣＫＯを出力するラッチ１３５ｂを含む。クロ
ック信号ＣＫ２およびＺＣＫ２は互いに相補なクロック
信号であり、またこれらのクロック信号ＣＫ２およびＺ
ＣＫ２の周波数は、入力クロック信号ＣＫの２倍であ
る。次に、この図１２（Ａ）に示すπ／４シフタ１２５
の動作を図１２（Ｂ）に示す動作波形を参照して説明す
る。

【０１６０】入力クロック信号ＣＫと転送クロック信号
ＣＫ２は同相のクロック信号である。クロック信号ＣＫ
が立上がったとき、転送クロック信号ＣＫ２もＨレベル
に立上がり、トランスミッションゲート１３５ａは非導
通状態となり、ラッチ１３５ｂの出力クロック信号ＣＫ
Ｏの状態は変化しない。転送クロック信号ＣＫ２がＬレ
ベルに立下がると、トランスミッションゲート１３５ａ
が導通し、入力クロック信号ＣＫを通過させる。応じて
ラッチ１３５ｂからの出力クロック信号ＣＫＯがＨレベ
ルに立上がる。転送クロック信号ＣＫ２がＬレベルの
間、入力クロック信号ＣＫはＨレベルであり、出力クロ
ック信号ＣＫＯはＨレベルを維持する。転送クロック信
号ＣＫ２が入力クロック信号ＣＫの立下がりに同期して
Ｈレベルに立上がると、トランスミッションゲート１３
５ａが非導通状態となり、出力クロック信号ＣＫＯは、
入力クロック信号ＣＫと切り離されて、Ｈレベルを維持
する。次いで再び転送クロック信号ＣＫ２がＬレベルに
立下がると、トランスミッションゲート１３５ａが導通
し、ラッチ１３５ｂからの出力クロック信号ＣＫＯがＬ
レベルに立下がる。

【０１６１】したがって、この図１２（Ａ）に示すπ／
４シフタ１２５は、転送クロック信号ＣＫ２の１／２サ
イクル遅延して入力クロック信号ＣＫを転送して出力ク
ロック信号ＣＫＯを生成している。転送クロック信号Ｃ
Ｋ２は、その周波数が入力クロック信号ＣＫの周波数の
２倍である。したがって、出力クロック信号ＣＫＯは、
入力クロック信号ＣＫに対し、位相がπ／４ずれてい
る。この図１２（Ａ）に示すπ／４シフタの出力クロッ
ク信号ＣＫＯをさらに位相π／４遅らせる場合、トラン
スミッションゲート１３５ａに与えられる転送クロック
信号の極性を反転し、転送クロック信号ＣＫ２がＨレベ
ルのときにトランスミッションゲート１３５ａを導通状
態とする。これにより、この出力クロック信号ＣＫＯを
さらにπ／４位相をずらせたクロック信号が得られる。
すなわち、入力クロック信号の立上がり時に、入力部の
トランスミッションゲートを非導通状態とするように、
クロック信号ＣＫ２およびＺＣＫ２をトランスミッショ
ンゲートへ印加する。

【０１６２】なお、上述の図１１（Ａ）に示す構成にお
いては、４つの内部電圧発生回路が用いられており、時
分割多重的に動作している。しかしながら、この時分割
多重動作する内部電圧発生回路の数は、４に限定され
ず、２であってもよく、また８であってもよい。

【０１６３】以上のように、この発明の実施の形態５に
従えば、複数の内部電圧発生回路の動作位相をずらせて
いるため、内部電圧の修正動作サイクルが等価的に低減
され、内部電圧を安定に所定の電圧レベルに維持するこ
とができる。

【０１６４】［他の適用例］上述の説明においては、内
部電圧Ｖｒｌは、接地電圧に近い電圧レベルであるとし
て説明している。しかしながら、基準電圧Ｖｒｌ０の電
圧レベルを高くすることにより、内部電圧の電圧レベル
を高くすることができる。したがって、比較的高い電圧
レベルの内部電圧であっても本発明は適用可能である。

【０１６５】また、この内部電圧Ｖｒｌを消費する内部
回路は、ダイナミック・ランダム・アクセス・メモリの
場合、たとえば、センスアンプ回路であり、内部電圧Ｖ
ｒｌレベルにまでビット線を放電する。

【０１６６】また単に、この内部電圧Ｖｒｌは、定電流
源トランジスタのゲートへ与えられる定電圧として利用
されてもよい。

【０１６７】

【発明の効果】以上のように、この発明に従えば、内部
電圧の微少な変化を、容量素子の電荷の変化に従って容
量素子の充電電荷量を変化させてこの容量素子の充電電
圧を、内部電圧の電圧差を増幅して、次いでこの容量素
子の充電電圧に従ってドライブトランジスタにより内部
電圧のレベルを調整している。したがって、小占有面積
でかつ低消費電流で安定に内部電圧を発生することがで
きる内部電圧発生回路を実現することができる。

【０１６８】すなわち、請求項１に係る発明に従えば、
基準電圧と内部電圧との差に応じて容量素子の充電電圧
を変化させ、この容量素子の充電電圧に従って電源ノー
ドと内部電圧線との間に電流を流すように構成している
ため、低消費電流でかつ低占有面積で安定に内部電圧を
発生することができる。

【０１６９】請求項２に係る発明に従えば、内部電圧と
基準電圧との差をＭＯＳトランジスタの流れる電流によ
り検出しているため、簡易な回路構成で正確に、内部電
圧と基準電圧との差を検出することができる。

【０１７０】請求項３に係る発明に従えば、容量素子と
差検出回路とを制御信号に従って切り離しているため、
この容量素子の充電電圧を一定値に保持することがで
き、一定の電圧レベルに従って電流ドライブトランジス
タを駆動することができ、この内部電圧のオーバードラ
イブが禁止され、高速で内部電圧を所定電圧レベルに回
復することができる。

【０１７１】請求項４に係る発明に従えば、容量素子を
差検出回路と切り離して所定電圧レベルにプリチャージ
するように構成しているため、正確に電圧差検出時の容
量素子の出発電圧を一定として電圧差に応じた充電電圧
を容量素子に生じさせることができる。

【０１７２】請求項５に係る発明に従えば、容量素子と
差検出回路とを切り離してこの容量素子を所定電圧にプ
リチャージし、かつプリチャージ完了後所定のタイミン
グで、この容量素子と差検出回路とを再び切り離すよう
に構成しているため、所定電圧レベルから確実に、内部
電圧と基準電圧との差に応じた電圧変化を容量素子にお
いて生じさせて電流ドライブ素子を駆動し、かつこの電
流ドライブ素子が、不必要に大きな電流駆動力をもって
内部電圧の回復動作を行なうのを防止することができ、
高速で内部電圧を安定化させることができる。

【０１７３】請求項６に係る発明に従えば、容量素子を
プリチャージ指示信号に従って所定電圧にプリチャージ
しているため、内部電圧と基準電圧との電圧差を検出す
るための容量素子の検出開始電圧を常に一定とすること
ができ、正確に内部電圧と基準電圧との差に応じた電圧
を容量素子に生成することができる。

【０１７４】請求項７に係る発明に従えば、容量素子を
介して電流ドライブ素子の制御電極ノードへワンショッ
トのパルス信号を印加するように構成しているため、電
圧差検出時ドライブ素子をオフ状態として、正確に、こ
の内部電圧と基準電圧との差に応じた電圧を容量素子に
発生させることができ、次いで電流ドライブ素子をオン
状態として、その内部電圧と基準電圧との差に応じた電
流駆動力で内部電圧を回復させることができ、内部電圧
のオーバードライブが防がれる。

【０１７５】請求項８に係る発明に従えば、この内部電
圧を消費する内部回路の活性化指示信号に従って電圧差
検出動作および充電動作を制御する制御信号を発生する
ように構成しているため、正確に、内部電圧が変化する
ときに内部電圧発生動作を行ない、安定に内部電圧を所
定の電圧レベルに保持することができ、また内部電圧が
消費されないときには内部電圧発生動作を停止して、消
費電流を低減する。

【０１７６】請求項９に係る発明に従えば、内部電圧発
生動作を外部から与えられるクロック信号に従って制御
しているため、内部でこの内部電圧発生動作サイクルを
規定するクロック信号を発生する必要がなく、回路占有
面積および消費電流が低減される。

【０１７７】請求項１０に係る発明に従えば、複数の内
部電圧発生回路を互いに異なるタイミングで動作させる
ように構成しているため、各内部電圧発生動作の等価的
なサイクルが短くなり、内部電圧の変動を抑制して、高
速で内部電圧を安定化させることができる。

【０１７８】請求項１１に係る発明に従えば、所定の周
期を有するクロック信号を位相シフトして複数の内部電
圧発生回路へ動作サイクル規定信号として与えているた
め、正確に、これらの複数の内部電圧発生動作の位相を
ずらせて時分割多重化して動作させることができる。

【図面の簡単な説明】

【図１】 （Ａ）は、この発明の実施の形態１に従う内
部電圧発生回路の構成を示し、（Ｂ）は、（Ａ）に示す
回路の動作を示すタイミングチャート図である。

【図２】 （Ａ）は、図１（Ａ）に示す制御信号を発生
する部分の構成を示し、（Ｂ）は、（Ａ）に示す制御信
号発生回路の動作を示すタイミングチャート図である。

【図３】 （Ａ）は、この発明の実施の形態２に従う内
部電圧発生回路の構成を示し、（Ｂ）は、（Ａ）に示す
回路の動作を示す信号波形図である。

【図４】 （Ａ）は、図３（Ａ）に示す制御信号を発生
する部分の構成を示し、（Ｂ）は、（Ａ）に示す回路の
動作を示すタイミングチャート図である。

【図５】 この発明の実施の形態３に従う半導体装置の
全体の構成を概略的に示す図である。

【図６】 図５に示す制御信号発生回路の構成を概略的
に示す図である。

【図７】 図６に示す逓倍回路の構成を概略的に示す図
である。

【図８】 図７に示す分周器の構成を示す図である。

【図９】 図８に示す分周器の動作を示すタイミングチ
ャート図である。

【図１０】 この発明の実施の形態４に従う半導体装置
の構成を概略的に示す図である。

【図１１】 （Ａ）は、この発明の実施の形態５に従う
半導体装置の構成を概略的に示し、（Ｂ）は、（Ａ）に
示す回路の動作を示すタイミングチャート図である。

【図１２】 （Ａ）は、図１１（Ａ）に示すπ／４シフ
タの構成の一例を示し、（Ｂ）は、（Ａ）に示すπ／４
シフタの動作を示すタイミングチャート図である。

【図１３】 従来の内部電圧発生回路の構成の一例を示
す図である。

【図１４】 （Ａ）および（Ｂ）は、内部電圧の用途を
示す図である。

【図１５】 （Ａ）および（Ｂ）は、内部電圧の他の用
途をそれぞれ示す図である。

【図１６】 従来の内部電圧発生回路の構成を示す図で
ある。

【図１７】 従来の内部電圧発生回路のさらに他の構成
を示す図である。

【符号の説明】

１，１Ａ，１Ｂ 内部電圧発生回路、２ 基準電圧発生
回路、３ レベルシフト回路、４ 内部電圧線、５ ｎ
チャネルＭＯＳトランジスタ、７ プリチャージ回路、
８ 電荷保持回路、９ ＭＯＳトランジスタ、１５ 内
部回路、２０内部クロック発生回路、３０ 駆動信号発
生回路、６ 容量素子、５５ ｐチャネルＭＯＳトラン
ジスタ、５７ プリチャージ回路、５６ 容量素子、５
９ ｎチャネルＭＯＳトランジスタ、５３ レベルシフ
ト回路、７０ 駆動信号発生回路、１０３ 制御信号発
生回路、１０３ａ 逓倍回路、１１０ａ〜１１０ｎ 分
周器、１２５ａ〜１２５ｃ π／４シフタ、１３０ａ〜
１３０ｄ 内部電圧発生回路。

フロントページの続き Ｆターム(参考） 5F038 BB04 BB08 BH03 BH07 CD02 CD06 DF06 DF08 EZ20 5H420 NA12 NB02 NB26 NE23 NE26 NE28

Claims (11)

【特許請求の範囲】
1. 【請求項１】 内部電圧線、および前記内部電圧線上に
   内部電圧を発生するための内部電圧発生回路を備え、 前記内部電圧発生回路は、 基準電圧発生回路、 容量素子、 前記基準電圧発生回路からの基準電圧と前記内部電圧線
   上の内部電圧との差に応じて前記容量素子の充電電圧を
   変化させる差検出手段、および前記容量素子の充電電圧
   に従って電源ノードと前記内部電圧線との間に電流を流
   す電流ドライブ素子を備える、半導体装置。
2. 【請求項２】 前記差検出回路は、 前記基準電圧と前記内部電圧との差に応じた電流を流す
   絶縁ゲート型電界効果トランジスタを備える、請求項１
   記載の半導体装置。
3. 【請求項３】 前記内部電圧発生回路は、制御信号に応
   答して前記容量素子と前記差検出回路とを切り離す電荷
   保持回路をさらに備える、請求項１記載の半導体装置。
4. 【請求項４】 前記内部電圧発生回路は、制御信号に応
   答して前記容量素子を前記電源ノードに結合しかつ前記
   容量素子と前記差検出回路とを切り離すプリチャージ回
   路をさらに備える、請求項１記載の半導体装置。
5. 【請求項５】 前記内部電圧発生回路は、さらに、第１
   の制御信号の非活性化に応答して前記差検出回路と前記
   容量素子とを切り離す電荷保持回路と、第２の制御信号
   の活性化時前記容量素子を前記電源ノードに結合しかつ
   前記容量素子と前記差検出回路とを切り離すプリチャー
   ジ回路とを備え、前記第２の制御信号の活性化に応答し
   て前記第１の制御信号が活性化され、かつ前記第１の制
   御信号は前記第２の制御信号が非活性化されて所定時間
   経過後非活性化される、請求項１記載の半導体装置。
6. 【請求項６】 前記内部電圧発生回路は、前記容量素子
   をプリチャージ指示信号に応答して前記電源に結合する
   プリチャージ回路をさらに備える、請求項１記載の半導
   体装置。
7. 【請求項７】 前記プリチャージ指示信号の非活性化に
   応答して前記容量素子へワンショットのパルス信号を印
   加する回路をさらに備え、前記ワンショットのパルス信
   号が前記容量素子を介して前記電流ドライブ素子の制御
   電極ノードに伝達される、請求項６記載の半導体装置。
8. 【請求項８】 活性化指示信号に応答して活性化されて
   動作し前記内部電圧線上の内部電圧を消費する内部回
   路、および前記差検出回路の電圧差検出動作および前記
   容量素子の充電動作を制御するための制御信号を前記活
   性化指示信号に従って発生して前記内部電圧発生回路へ
   与える制御回路をさらに備える、請求項１記載の半導体
   装置。
9. 【請求項９】 繰返し与えられるクロック信号に従っ
   て、前記差検出動作および容量素子の充電動作を制御す
   るための制御信号を発生する回路をさらに備える、請求
   項１記載の半導体装置。
10. 【請求項１０】 前記内部電圧発生回路は複数個設けら
    れ、前記複数個設けられる内部電圧発生回路は前記内部
    電圧線に並列に結合されかつ互いに異なるタイミングで
    動作して内部電圧を発生する、請求項１記載の半導体装
    置。
11. 【請求項１１】 前記複数の内部電圧発生回路へ、所定
    の周期を有するクロック信号を位相シフトして動作サイ
    クル規定信号として与える回路をさらに備える、請求項
    １０記載の半導体装置。