KR100446297B1

KR100446297B1 - 외부 전압의 변화에 무관하게 안정된 출력 전압을발생하는 전압 발생회로

Info

Publication number: KR100446297B1
Application number: KR10-2002-0018053A
Authority: KR
Inventors: 권기원
Original assignee: 삼성전자주식회사
Priority date: 2002-04-02
Filing date: 2002-04-02
Publication date: 2004-08-30
Also published as: KR20030079200A; US6980048B2; US20030184362A1

Abstract

외부 전압의 변화에 무관하게 안정된 출력 전압을 발생하는 전압 발생 회로가 개시된다. 본 발명에 따른 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로는 전압 비교 회로, 내부 전압 제어 회로, 클램프 회로 및 전압 보상 회로를 구비하는 것을 특징으로 한다. 전압 비교 회로는 소정의 활성화 신호에 응답하여 동작되고, 기준 전압과 내부 전압의 전압 차이에 응답하여 출력 전압을 제어 노드로 출력한다. 내부 전압 제어 회로는 외부 전압을 수신하고 상기 제어 노드에 연결되며, 상기 제어 노드의 전압 값에 응답하여 소정의 부하로 인가되는 상기 내부 전압의 전압 레벨을 제어한다. 클램프 회로는 상기 제어 노드의 전압 값을 제어하여 상기 내부 전압 제어 회로를 흐르는 드라이빙 전류의 양을 제어한다. 전압 보상 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 제어하여 상기 드라이빙 전류의 양을 제어한다. 상기 클램프 회로는 상기 외부 전압에 제 1 단이 연결되고, 제 2 단은 상기 활성화 신호에 응답하여 상기 제어 노드로의 연결이 제어되며, 상기 제어 노드의 전압이 일정한 전압 이상 증가되지 못하도록 제어하는 다이오드이다. 전압 발생 회로는 외부 전압이 증가되거나 감소되어도 전압 발생 회로로부터 발생되는 내부 전압은 일정하게 유지되는 장점이 있다.

Description

외부 전압의 변화에 무관하게 안정된 출력 전압을 발생하는 전압 발생 회로{Voltage generating circuit capable of supplying stable output voltage regardless of external input voltage}

본 발명은 전압 발생 회로에 관한 것으로서, 특히 외부 전압의 변화에 무관하게 안정된 출력 전압을 발생하는 전압 발생 회로에 관한 것이다.

일반적으로 반도체 메모리 장치의 내부 전압의 레벨이 낮아지고 있는 추세이다. 이와 같은 추세에 대응하기 위하여 반도체 메모리 장치는 내부에 전압 발생 회로를 구비하고 외부 전압을 적당한 내부 전압으로 강압시켜 사용하고 있다.

반도체 메모리 어레이용의 내부 전압 발생 회로에서는 큰 전류 소모가 예상되는 시점에 외부 전원의 공급 드라이버를 통해 큰 전류를 수신함으로써 내부 전압의 변화를 최소화하고 있다. 그러나 반도체 메모리 장치의 외부 전압의 레벨이 낮아지면서 외부 전압과 내부 전압과의 전압차도 감소하게 된다.

외부 전압과 내부 전압과의 전압 차가 감소하면서 내부 전압 발생 회로의 전류 공급 능력이 현저히 감소되므로 내부 전압의 레벨이 저하되어 안정된 내부 전압 발생 회로를 설계하는 것이 어려워지는 문제가 있다.

또한 내부 전압 발생 회로의 전류 공급 능력을 증가시키기 위하여 내부 전압 발생 회로의 드라이버의 크기를 크게 한다면, 외부 전압이 갑자기 높아졌을 경우 과도한 전류가 흘러서 내부 전압이 설정된 값보다 높아지는 문제가 발생하게 된다.

도 1은 종래의 전압 발생 회로를 나타내는 도면이다.

도 2는 도 1의 전압 발생 회로의 상세한 회로도이다.

도 3은 도 1의 전압 발생 회로에서 외부 전압과 내부 전압 발생 회로의 게이트 소스 전압 및 외부 전압과 드라이빙 전류의 관계를 나타낸 도면이다.

도 1, 도 2 및 도 3을 참조하면, 종래의 전압 발생 회로(100)는 전압 비교 회로(110) 및 내부 전압 제어 회로(140)를 구비한다.

전압 비교 회로(110)는 소정의 기준 전압(VREF)과 내부 전압(VCCA)의 차이를 비교하고, 그 차이에 응답하여 출력 전압(VOUT)을 발생한다. 내부 전압 제어 회로(140)는 피모스 트랜지스터로서 출력 전압(VOUT)을 게이트로 수신하여 외부 전압(VCC)을 부하(150)로 공급한다.

전압 발생 회로(100)의 전류 구동 능력이 떨어지거나 전압 발생 회로(100)에서 발생되는 내부 전압(VCCA)이 설정 치에서 벗어났을 경우, 전압 발생 회로(100)의 전압 복원 능력은 전압 발생 회로(100)에 흐르는 전류 량에 비례하게 된다. 그러나 대부분의 전압 발생 회로(100)는 큰 전력을 소모하지 않는 것이 바람직하다.

따라서 보통의 경우, 전압 발생 회로(100)는 적은 양의 전류를 출력하다가 부하(150)에 큰 전류 구동이 필요하거나 빠른 전압 복원이 필요한 경우에 짧은 시간 동안 큰 전류를 흘리도록 설계된다.

전압 비교 회로(110)는 보통 차동 증폭 회로가 사용된다. 활성화 신호(ENS)는 큰 전류 구동이 필요하거나 빠른 전압 복원이 필요한 경우에 활성화되는 신호이다. 즉, 활성화 신호(ENS)가 활성화되면 전압 비교 회로(110)와 내부 전압 제어 회로(140)가 작동되어 내부 전압(VCCA)을 일정 레벨로 유지시킨다.

내부 전압(VCCA)이 기준 전압(VREF)보다 낮아진 경우, 전압 비교 회로(110)는 출력 전압(VOUT)을 발생하여 내부 전압 제어 회로(140)를 턴 온 시킨다. 그러면 외부 전압(VCC)이 내부 전압 제어 회로(140)에 흐르는 드라이빙 전류(IDRV)를 증가시켜 내부 전압(VCCA)을 일정하게 유지시킨다.

좀더 설명하면, 부하(150)에 큰 부하 전류(ICCA)가 흐를 경우, 전압 비교 회로(110)는 차동 증폭 회로(120)의 전류(ISRC)를 이용하여 피모스 트랜지스터(140)의 게이트를 턴 온 시킨다. 피모스 트랜지스터(140)의 게이트가 턴 온 되면, 내부 전압 제어 회로(140)는 드라이빙 전류(IDRV)의 응답 속도를 향상시켜 내부 전압(VCCA)이 급격히 떨어지는 것을 방지한다.

그리고 부하(150)에서 소모되는 부하 전류(ICCA)가 어느 수준 이하로 내려가면 차동 증폭 회로(120)는 정상 동작을 하며 드라이빙 전류(IDRV)와 부하 전류(ICCA)의 균형을 맞춘다.

이 때 활성화 신호(ENS)가 과도하게 길게 활성화되고 외부 전압(VCC)이 높은 경우 내부 전압(VCCA)이 과도하게 상승하게 된다. 활성화 신호(ENS)가 너무 짧고 외부 전압(VCC)이 낮은 경우 내부 전압(VCCA)이 하강하게 된다. 따라서 활성화 신호(ENS)의 활성화 구간을 잘 조절해야 한다. 활성화 구간의 조절은 공정이나 온도 등도 고려해야 하므로 적정한 활성화 구간을 정하는 것은 어려운 문제이다.

또한 피모스 트랜지스터(140)의 게이트를 신속히 턴 온 또는 턴 오프 시키기 위해서는 차동 증폭 회로(120)의 전류(ISRC)가 매우 크게 설정된다. 그런데 차동 증폭 회로(120)의 전류(ISRC)는 비교적 긴 시간동안 계속 흐르도록 설계가 되어 불필요한 전류가 소모된다.

전압 비교 회로(110)의 전류 전원 회로(130)는 외부 전압(VCC)이 높을 경우 전류(IDDD)를 적게 흐르게 하여 드라이빙 전류(IDRV)를 작게 만든다. 또한 전류 전원 회로(130)는 외부 전압(VCC)이 낮을 경우 전류(IDDD)를 크게 흐르게 하여 드라이빙 전류(IDRV)를 크게 만든다. 따라서 일정한 시간 동안 흐르는 드라이빙 전류(IDRV)의 전류 양이 일정하도록 유지하는 역할을 한다.

하지만 일정한 시간동안 흐르는 드라이빙 전류(IDRV)의 전류 양은 일정하게 유지되어도 순간적인 드라이빙 전류(IDRV)의 양은 차이가 나게 된다. 또한 전류 전원 회로(130)를 전압 비교 회로(110)에 추가하더라도 드라이빙 전류(IDRV)는 여전히 외부 전압(VCC)의 변화에 영향을 받게 된다.

최근에 외부 전압(VCC)이 2.5V 또는 1.8V 까지 낮아지면서 외부 전압(VCC)과 내부 전압(VCCA)의 전압 차가 수백 mV 정도까지 작아지게 되었다. 이 경우 피모스트랜지스터(140)의 게이트가 신속하게 턴 온 또는 턴 오프 된다고 해도 피모스 트랜지스터(140)가 트라이어드(triode) 영역에서 동작되므로 드라이빙 전류(IDRV)는 외부 전압(VCC)에 비례하게 된다. 이는 도 3에 나타난 그래프에 의하여 쉽게 이해할 수 있다.

이 때 피모스 트랜지스터(140)의 사이즈가 크면 낮은 외부 전압(VCC) 조건에서 내부 전압(VCCA)의 전압 강하는 크지 않지만 높은 외부 전압(VCC) 조건에서 큰 오버 슈트 (overshooting)가 발생된다. 반대로 피모스 트랜지스터(140)의 사이즈가 작으면 높은 외부 전압(VCC) 조건에서의 오버 슈트(overshooting)는 완화될 수 있으나 낮은 외부 전압(VCC) 조건에서 내부 전압(VCCA)의 전압 강하가 심해지는 문제가 있다.

따라서 부하(150)에서 소모되는 부하 전류(ICCA)는 외부 전압(VCC)과 무관하게 거의 일정하므로 외부 전압(VCC)에 무관한 드라이빙 전류(IDRV)를 공급하는 것이 이 문제를 해결할 수 있는 방법이라고 할 수 있다.

본 발명이 이루고자하는 기술적 과제는, 외부 전압의 변화에 무관하게 안정된 출력 전압을 발생하는 전압 발생 회로를 제공하는데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 전압 발생 회로를 나타내는 도면이다.

도 2는 도 1의 전압 발생 회로의 상세한 회로도이다.

도 4는 본 발명의 제 1 실시예에 따른 전압 발생 회로를 나타내는 도면이다.

도 5는 도 4의 전압 발생 회로의 상세한 회로도이다.

도 6은 도 4의 전압 발생 회로에서 외부 전압과 내부 전압 발생 회로의 게이트 소스 전압 및 외부 전압과 드라이빙 전류의 관계를 나타낸 도면이다.

도 7은 전압 보상 회로가 추가된 전압 발생 회로를 나타내는 회로도이다.

도 8은 도 7의 전압 발생 회로에서 외부 전압과 내부 전압 발생 회로의 게이트 소스 전압 및 외부 전압과 드라이빙 전류의 관계를 나타낸 도면이다.

도 9는 본 발명의 제 2 실시예에 따른 전압 발생 회로를 나타내는 도면이다.

도 10은 도 9의 전압 발생 회로의 상세한 회로도이다.

도 11은 도 9의 전압 발생 회로의 외부 전압과 전압 강하 회로의 부스팅 전류 및 부스팅 전압과의 관계를 나타낸 도면이다.

도 12는 도 9의 전압 발생 회로에서 외부 전압과 내부 전압 발생 회로의 게이트 소스 전압 및 외부 전압과 드라이빙 전류의 관계를 나타낸 도면이다.

도 13은 본 발명의 제 3 실시예에 따른 전압 발생 회로를 나타내는 도면이다.

도 14는 도 13의 전압 발생 회로에서 외부 전압과 내부 전압 발생 회로의 게이트 소스 전압 및 외부 전압과 드라이빙 전류의 관계를 나타낸 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로는 전압 비교 회로, 내부 전압 제어 회로 및 클램프 회로를 구비하는 것을 특징으로 한다.

전압 비교 회로는 소정의 활성화 신호에 응답하여 동작되고, 기준 전압과 내부 전압의 전압 차이에 응답하여 출력 전압을 제어 노드로 출력한다. 내부 전압 제어 회로는 외부 전압을 수신하고 상기 제어 노드에 연결되며, 상기 제어 노드의 전압 값에 응답하여 소정의 부하로 인가되는 상기 내부 전압의 전압 레벨을 제어한다.

클램프 회로는 상기 제어 노드의 전압 값을 제어하여 상기 내부 전압 제어 회로를 흐르는 드라이빙 전류의 양을 제어한다.전압 보상 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 제어하여 상기 드라이빙 전류의 양을 제어한다.상기 클램프 회로는 상기 외부 전압에 제 1 단이 연결되고, 제 2 단은 상기 활성화 신호에 응답하여 상기 제어 노드로의 연결이 제어되며, 상기 제어 노드의 전압이 일정한 전압 이상 증가되지 못하도록 제어하는 다이오드이다.

또한 상기 클램프 회로는 제 1 클램프 피모스 트랜지스터, 제 1 클램프 엔모스 트랜지스터, 제 2 클램프 피모스 트랜지스터 및 제 3 클램프 피모스 트랜지스터를 구비한다.

제 1 클램프 피모스 트랜지스터는 상기 외부 전압에 소스가 연결되고 상기 활성화 신호에 게이트가 연결된다. 제 1 클램프 엔모스 트랜지스터는 상기 제 1 클램프 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 활성화 신호에 게이트가 연결되며 상기 제어 노드에 소스가 연결된다.

제 2 클램프 피모스 트랜지스터는 상기 제 1 클램프 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 활성화 신호의 반전신호에 게이트가 연결되며 상기 제어 노드에 드레인이 연결된다. 제 3 클램프 피모스 트랜지스터는 상기 외부 전압에 소스가 연결되며 상기 제 1 클램프 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 노드에 드레인이 연결된다.

상기 전압 보상 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 상승시켜 상기 드라이빙 전류의 증가를 억제한다.

바람직하기로는, 상기 전압 보상 회로는 제 1 보상 피모스 트랜지스터, 제 2 보상 피모스 트랜지스터 및 제 3 보상 피모스 트랜지스터를 구비한다.

제 1 보상 피모스 트랜지스터는 상기 외부 전압에 소스가 연결되고 상기 활성화 신호에 게이트가 연결된다. 제 2 보상 피모스 트랜지스터는 상기 외부 전압에 소스가 연결되고 상기 제 1 보상 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 노드에 드레인이 연결된다. 제 3 보상 피모스 트랜지스터는 소정의 바이어스 전압에 소스가 연결되고 상기 활성화 신호의 반전 신호에 게이트가 연결되며 상기 제 2 보상 피모스 트랜지스터의 게이트에 드레인이 연결된다.

상기 내부 전압 제어 회로는 상기 외부 전압에 소스가 연결되고 상기 제어 노드에 게이트가 연결되며 드레인에서 상기 내부 전압을 발생하는 피모스 트랜지스터이다. 상기 드라이빙 전류는 상기 피모스 트랜지스터의 소스-드레인 전류인 것을 특징으로 한다. 상기 활성화 신호는 상기 부하의 동작 타이밍에 응답하여 활성화되는 신호이다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 전압 발생 회로는 전압 비교 회로, 내부전압 제어 회로 및 전압 강하 회로를 구비하는 것을 특징으로 한다.

전압 강하 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압 값을 제어하여 상기 내부 전압 제어 회로를 흐르는 드라이빙 전류의 양을 제어한다. 상기 전압 강하 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압을 강하시켜 상기 드라이빙 전류를 증가시킨다.

바람직하기로는, 상기 전압 강하 회로는 제 1 강하 피모스 트랜지스터, 제 1 강하 엔모스 트랜지스터 및 제 2 강하 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.

제 1 강하 피모스 트랜지스터는 상기 내부 전압에 소스가 연결되고 상기 활성화 신호의 반전 신호에 게이트가 연결된다. 제 1 강하 엔모스 트랜지스터는 상기 제 1 강하 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 외부 전압에 게이트가 연결되고 소스가 그라운드로 연결된다. 제 2 강하 엔모스 트랜지스터는 상기 제어 노드에 드레인이 연결되고 상기 제 1 강하 피모스 트랜지스터의 드레인에 게이트가 연결되고 소스가 그라운드로 연결된다.

상기 내부 전압 제어 회로는 상기 외부 전압에 소스가 연결되고 상기 제어 노드에 게이트가 연결되며 드레인에서 상기 내부 전압을 발생하는 피모스 트랜지스터이다. 상기 드라이빙 전류는 상기 피모스 트랜지스터의 소스-드레인 전류이다. 상기 활성화 신호는 상기 부하의 동작 타이밍에 응답하여 활성화되는 신호이다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 전압 발생 회로는 전압 비교 회로, 내부 전압 제어 회로, 클램프 회로 및 전압 강하 회로를 구비하는 것을 특징으로 한다.

클램프 회로는 상기 제어 노드의 전압 값을 제어하여 상기 내부 전압 제어 회로를 흐르는 드라이빙 전류의 양을 제어한다. 전압 강하 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압 값을 제어하여 상기 드라이빙 전류의 양을 제어한다.

상기 클램프 회로는 상기 외부 전압에 제 1 단이 연결되고, 제 2 단은 상기 활성화 신호에 응답하여 상기 제어 노드로의 연결이 제어되며 상기 제어 노드의 전압이 일정한 전압 이상 증가되지 못하도록 제어하는 다이오드 이다.

상기 전압 강하 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압을 강하시켜 상기 드라이빙 전류를 증가시킨다.

상기 전압 발생 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 제어하여 상기 드라이빙 전류의 양을 제어하는 전압 보상 회로를 더 구비할 수 있다. 상기 전압 보상 회로는 상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 상승시켜 상기 드라이빙 전류의 증가를 억제한다.

상기 내부 전압 제어 회로는 상기 외부 전압에 소스가 연결되고 상기 제어 노드에 게이트가 연결되며 드레인에서 상기 내부 전압을 발생하는 피모스 트랜지스터이다. 상기 드라이빙 전류는 상기 피모스 트랜지스터의 소스-드레인 전류이다. 상기 활성화 신호는 상기 부하의 동작 타이밍에 응답하여 활성화되는 신호인 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 5는 도 4의 전압 발생 회로의 상세한 회로도이다.

도 4, 도 5 및 도 6을 참조하면, 본 발명의 제 1 실시예에 따른 전압 발생 회로는 전압 비교 회로(410), 내부 전압 제어 회로(440) 및 클램프 회로(450)를 구비하는 것을 특징으로 한다.

전압 비교 회로(410)는 소정의 활성화 신호(ENS)에 응답하여 동작되고, 기준 전압(VREF)과 내부 전압(VCCA)의 전압 차이에 응답하여 출력 전압(VOUT)을 제어 노드(CNODE)로 출력한다. 활성화 신호(ENS)는 부하(460)의 동작 타이밍에 응답하여 활성화되는 신호이다.

즉, 부하(460)가 갑자기 큰 전류를 소비할 타이밍에 도달되면 활성화 신호(ENS)는 활성 레벨로 되고 전압 비교 회로(410)를 동작시킨다. 활성 레벨은 전압 비교 회로(410)를 구성하기에 따라서 하이 레벨일 수 있고 또는 로우 레벨일 수 있다.

전압 비교 회로(410)는 차동 증폭 회로이며 활성화 신호(ENS)가 활성 레벨로 되면 동작된다. 즉, 기준 전압(VREF)과 내부 전압(VCCA)을 비교하여 내부 전압(VCCA)이 기준 전압(VREF)보다 낮아진 경우, 전압 비교 회로(410)는 출력 전압(VOUT)을 발생하여 내부 전압 제어 회로(440)를 턴 온 시킨다.

그러면 외부 전압(VCC)이 내부 전압 제어 회로(440)에 흐르는 드라이빙 전류(IDRV)를 증가시켜 내부 전압(VCCA)을 일정하게 유지시킨다. 이와 같은 차동 증폭 회로(420)의 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 전압 비교 회로(410)의 상세한 동작 설명은 생략된다.

내부 전압 제어 회로(440)는 외부 전압(VCC)을 수신하고 제어 노드(CNODE)에 연결되며, 제어 노드(CNODE)의 전압 값에 응답하여 소정의 부하(460)로 인가되는 내부 전압(VCCA)의 전압 레벨을 제어한다.

좀더 상세히 설명하면, 내부 전압 제어 회로(460)는 외부 전압(VCC)에 소스가 연결되고 제어 노드(CNODE)에 게이트가 연결되며 드레인에서 내부 전압(VCCA)을 발생하는 피모스 트랜지스터(440)이다.

클램프 회로(450)는 제어 노드(CNODE)의 전압 값을 제어하여 내부 전압 제어 회로(440)를 흐르는 드라이빙 전류(IDRV)의 양을 제어한다. 드라이빙 전류(IDRV)는피모스 트랜지스터(440)의 소스-드레인 전류이다.

클램프 회로(450)는 외부 전압(VCC)에 제 1 단이 연결되고, 제 2 단은 활성화 신호(ENS)에 응답하여 제어 노드(CNODE)로의 연결이 제어되며, 제어 노드(CNODE)의 전압이 일정한 전압 이상 증가되지 못하도록 제어하는 다이오드이다.

좀더 구체적으로 설명하면, 클램프 회로(450)는 제 1 클램프 피모스 트랜지스터(CMP1), 제 1 클램프 엔모스 트랜지스터(CMN2), 제 2 클램프 피모스 트랜지스터(CMP2) 및 제 3 클램프 피모스 트랜지스터(CMP3)를 구비한다.

제 1 클램프 피모스 트랜지스터(CMP1)는 외부 전압(VCC)에 소스가 연결되고 활성화 신호(ENS)에 게이트가 연결된다. 제 1 클램프 엔모스 트랜지스터(CMN1)는 제 1 클램프 피모스 트랜지스터(CMP1)의 드레인에 드레인이 연결되고 활성화 신호(ENS)에 게이트가 연결되며 제어 노드(CNODE)에 소스가 연결된다.

제 2 클램프 피모스 트랜지스터(CMP2)는 제 1 클램프 피모스 트랜지스터(CMP1)의 드레인에 소스가 연결되고 활성화 신호의 반전 신호(ENSB)에 게이트가 연결되며 제어 노드(CNODE)에 드레인이 연결된다. 제 3 클램프 피모스 트랜지스터(CMP3)는 외부 전압(VCC)에 소스가 연결되며 제 1 클램프 피모스 트랜지스터(CMP1)의 드레인에 게이트가 연결되며 제어 노드(CNODE)에 드레인이 연결된다.

이하 도 4, 도 5 및 도 6을 참조하여 본 발명의 제 1 실시예에 따른 전압 발생 회로의 동작이 상세히 설명된다.

도 3(a)를 보면, 외부 전압(VCC)이 증가하면 내부 전압 제어 회로(140)의 게이트와 소스 사이의 전압(VGS)이 계속 증가되고 따라서 드라이빙 전류(IDRV)도 계속 증가되는 것을 알 수 있다. 클램핑 회로(450)는 외부 전압(VCC)은 증가되어도 내부 전압 제어 회로(440)의 게이트와 소스 사이의 전압(VGS)은 일정한 값 이상 증가되지 않도록 하여 드라이빙 전류(IDRV)의 증가를 억제한다.

부하(460)에서 소모되는 부하 전류(ICCA)가 갑자기 커지고 내부 전압(VCCA)이 기준 전압(VREF)보다 작아지면 활성화 신호(ENS)는 활성화는 된다. 활성화 신호(ENS)가 활성화되면 전압 비교 회로(410)가 동작되고 전압 비교 회로(410)에서 출력되는 출력 전압(VOUT)은 내부 전압 제어 회로(440)를 턴 온 시킨다. 그러면 드라이빙 전류(IDRV)가 증가되고 부하 전류(ICCA)의 소모가 보충된다.

이 때 외부 전압(VCC)이 갑자기 증가되면 드라이빙 전류(IDRV)도 증가되므로 안정적인 내부 전압(VCCA)이 발생되지 못한다. 따라서 클램프 회로(450)는 활성화 신호(ENS)가 활성화되면 외부 전압(VCC)과 제어 노드(CNODE) 사이에 연결되어 제어 노드(CNODE)의 전압이 일정한 전압 이상 증가되지 못하도록 제어한다. 이러한 클램프 회로(450)는 다이오드이다.

클램프 회로(450)를 흐르는 전류(ICLAMP)가 증가되어도 피모스 트랜지스터(440)의 게이트와 소스 사이의 전압(VGS)이 일정한 전압(VGS0)으로 유지되는 것을 도 4(b)를 보면 알 수 있다.

도 5(a)에 클램프 회로(450)의 상세한 회로도가 나타나 있다. 클램프 회로(450)는 제 1 클램프 피모스 트랜지스터(CMP1), 제 1 클램프 엔모스 트랜지스터(CMN1), 제 2 클램프 피모스 트랜지스터(CMP2) 및 제 3 클램프 피모스 트랜지스터(CMP3)를 구비한다.

본 발명의 실시예에서는 활성화 신호(ENS)가 하이 레벨인 경우에 활성화된 것으로 한다. 활성화 신호(ENS)가 활성화되면 제 1 클램프 엔모스 트랜지스터(CMN1)와 제 2 클램프 피모스 트랜지스터(CMP2)는 턴 온 되고 제 1 클램프 피모스 트랜지스터(CMP1)는 턴 오프 된다.

그러면 제 3 클램프 피모스 트랜지스터(CMP3)의 게이트는 턴 온 되고 클램프 전류(ICLAMP)가 제어 노드(CNODE)로 흐른다. 따라서 제어 노드(CNODE)의 전압이 높아진다. 외부 전압(VCC)이 갑자기 상승되어도 제어 노드(CNODE)의 전압이 높아지므로 결국 피모스 트랜지스터(440)의 게이트와 소스 사이의 전압(VGS)은 크게 변화되지 않는다.

외부 전압(VCC)이 더 높아지면 클램프 전류(ICLAMP)의 전류 양도 많아지고 제어 노드(CNODE)의 전압도 높아지므로 피모스 트랜지스터(440)의 게이트와 소스 사이의 전압(VGS)은 일정한 값을 유지하게 된다.

도 5(b)를 참조하면, 피모스 트랜지스터(440)의 게이트와 소스 사이의 전압(VGS)이 이상적으로는 약 1.37V 로 유지되는 것을 알 수 있다. 그러나 실제로는 피모스 트랜지스터(440)의 게이트와 소스 사이의 전압(VGS)이 1.37V 이상에서도 조금씩 증가되는 것을 볼 수 있다.

도 6(a)를 참조하면, 외부 전압(VCC)이 증가되어도 피모스 트랜지스터(440)의 게이트와 소스 사이의 전압(VGS)이 거의 일정하게 유지되는 것을 알 수 있다 도 6(b)를 참조하면, 외부 전압(VCC)이 증가되는 경우 드라이빙 전류(IDRV)의 증가가매우 억제되는 것을 알 수 있다. 즉, 클램프 회로(450)의 사용으로 피모스 트랜지스터(440)의 게이트와 소스 사이의 전압(VGS)과 드라이빙 전류(IDRV)에 외부 전압(VCC)의 변화가 미치는 영향이 매우 감소하는 것을 알 수 있다.

클램프 회로(450)의 구성은 도 5(a)에 나타난 것 이외에도 다양한 실시예가 가능하다.

도 5의 클램프 회로(450)를 사용하는 경우 외부 전압(VCC)이 증가되어도 드라이빙 전류(IDRV)의 증가는 억제되는 것을 도 6(b)에 의하여 알 수 있다. 그러나 낮은 외부 전압(VCC) 영역(약 2.5V 부근)에서는 드라이빙 전류(IDRV)가 빠르게 증가된다. 이는 피모스 트랜지스터(440)가 트라이어드(triode) 영역(즉, 트랜지스터의 동작 곡선에서 선형(linear) 영역을 의미한다.)에서 동작되기 때문에, 드레인과 소스 사이의 전압(Vds)의 증가분이 드라이빙 전류(IDRV)에 영향을 미치는 것이다.

드라이빙 전류(IDRV)의 미미한 증가라도 내부 전압(VCCA)의 오버 슈트(overshoot)를 유발할 수 있으므로 전압 보상 회로(770)를 이용하여 드라이빙 전류(IDRV)의 증가를 억제해야 한다.

즉, 전압 보상 회로(770)는 활성화 신호(ENS)에 응답하여 동작되며, 외부 전압(VCC)이 일정한 전압 이상이 되면 제어 노드(CNODE)의 전압을 제어하여 드라이빙 전류(IDRV)의 양을 제어한다. 좀더 상세히 설명하면, 전압 보상 회로(770)는 활성화 신호(ENS)가 활성화되면 동작되며, 외부 전압(VCC)이 일정한 전압 이상이 되면 제어 노드(CNODE)의 전압을 상승시켜 드라이빙 전류(IDRV)의 증가를 억제한다.

바람직하기로는, 전압 보상 회로(770)는 제 1 보상 피모스 트랜지스터(COMP1), 제 2 보상 피모스 트랜지스터(COMP2) 및 제 3 보상 피모스 트랜지스터(COMP3)를 구비한다.

제 1 보상 피모스 트랜지스터(COMP1)는 외부 전압(VCC)에 소스가 연결되고 활성화 신호(ENS)에 게이트가 연결된다. 제 2 보상 피모스 트랜지스터(COMP2)는 외부 전압(VCC)에 소스가 연결되고 제 1 보상 피모스 트랜지스터(COMP1)의 드레인에 게이트가 연결되며 제어 노드(CNODE)에 드레인이 연결된다. 제 3 보상 피모스 트랜지스터(COMP3)는 소정의 바이어스 전압(VBIAS3)에 소스가 연결되고 활성화 신호의 반전 신호(ENSB)에 게이트가 연결되며 제 2 보상 피모스 트랜지스터(COMP2)의 게이트에 드레인이 연결된다.

도 7 및 도 8의 전압 보상 회로를 참고하여 전압 발생 회로의 동작이 상세히 설명된다.

활성화 신호(ENS)가 하이 레벨로 활성화되면 제 1 보상 피모스 트랜지스터(COMP1)는 턴 오프 되고 제 3 보상 피모스 트랜지스터(COMP3)는 턴 온 된다. 그러면 바이어스 전압(VBIAS3)이 제 2 보상 피모스 트랜지스터(COMP2)의 게이트로 연결된다. 바이어스 전압(VBIAS3)은 약 1.6V 정도 되는 일정한 전압이다.

제 2 보상 피모스 트랜지스터(COMP2)의 게이트 전압이 약 1.6V 정도이므로 외부 전압(VCC)이 약 2.3V 이상 되면 제 2 보상 피모스 트랜지스터(COMP2)는 턴 온된다. 따라서 외부 전압(VCC)이 약 2.3V 이상 되면 제어 노드(CNODE)로 전류가 인가되므로 제어 노드(CNODE)의 전압은 높아진다. 따라서 외부 전압(VCC)이 증가되어도 드라이빙 전류(IDRV)가 계속 증가되는 것을 억제할 수 있다.

외부 전압(VCC) 2.3V는 게이트 전압 1.6V와 제 2 보상 피모스 트랜지스터(COMP2)의 문턱 전압 0.7V를 더한 값이다.

도 8(a)를 보면 외부 전압(VCC)이 약 2.5V보다 클 때 피모스 트랜지스터(740)의 게이트와 소스 사이의 전압(VGS)이 조금씩 감소되는 것을 알 수 있다. 또한 도 8(b)를 보면, 외부 전압(VCC)이 약 2.5V보다 클 때 드라이빙 전류(IDRV)가 일정한 값을 유지하게 되는 것을 알 수 있다.

도 10은 도 9의 전압 발생 회로의 상세한 회로도이다.

본 발명의 제 2 실시예에 따른 전압 발생 회로는(900) 전압 비교 회로(910), 내부 전압 제어 회로(940) 및 전압 강하 회로(970)를 구비한다.

전압 비교 회로(910)는 소정의 활성화 신호(ENS)에 응답하여 동작되고, 기준 전압(VREF)과 내부 전압(VCCA)의 전압 차이에 응답하여 출력 전압(VOUT)을 제어 노드(CNODE)로 출력한다. 활성화 신호(ENS)는 부하(960)의 동작 타이밍에 응답하여활성화되는 신호이다.

내부 전압 제어 회로(940)는 외부 전압(VCC)을 수신하고 제어 노드(CNODE)에 연결되며, 제어 노드(CNODE)의 전압 값에 응답하여 소정의 부하(960)로 인가되는 내부 전압(VCCA)의 전압 레벨을 제어한다.

좀더 설명하면, 내부 전압 제어 회로(940)는 외부 전압(VCC)에 소스가 연결되고 제어 노드(CNODE)에 게이트가 연결되며 드레인에서 내부 전압(VCCA)을 발생하는 피모스 트랜지스터이다.

전압 강하 회로(970)는 활성화 신호(ENS)에 응답하여 동작되며, 외부 전압(VCC)이 일정한 전압 이하이면 제어 노드(CNODE)의 전압 값을 제어하여 내부 전압 제어 회로(940)를 흐르는 드라이빙 전류(IDRV)의 양을 제어한다. 다시 설명하면, 전압 강하 회로(970)는 활성화 신호(ENS)에 응답하여 동작되며, 외부 전압(VCC)이 일정한 전압 이하이면 제어 노드(CNODE)의 전압을 강하시켜 드라이빙 전류(IDRV)를 증가시킨다.

바람직하기로는, 전압 강하 회로(970)는 제 1 강하 피모스 트랜지스터 (DMP1), 제 1 강하 엔모스 트랜지스터(DMN1) 및 제 2 강하 엔모스 트랜지스터 (DMN2)를 구비한다.

제 1 강하 피모스 트랜지스터(DMP1)는 내부 전압(VCCA)에 소스가 연결되고 활성화 신호의 반전 신호(ENSB)에 게이트가 연결된다. 제 1 강하 엔모스 트랜지스터(DMN1)는 제 1 강하 피모스 트랜지스터(DMP1)의 드레인에 드레인이 연결되고 외부 전압(VCC)에 게이트가 연결되고 소스가 그라운드로 연결된다. 제 2 강하 엔모스트랜지스터(DMN2)는 제어 노드(CNODE)에 드레인이 연결되고 제 1 강하 피모스 트랜지스터(DMP1)의 드레인에 게이트가 연결되고 소스가 그라운드로 연결된다.

이하 도 9내지 도 12를 참조하여 본 발명의 제 2 실시예에 따른 전압 발생 회로를 설명한다.

도 7의 클램프 회로(750) 및 전압 보상 회로(770)를 구비한 전압 발생 회로(700)는 외부 전압(VCC)이 약 2.5V 보다 증가되어도 드라이빙 전류(IDRV)를 일정한 레벨로 유지할 수 있다. 그러나 도 8(b)에서 알 수 있듯이, 외부 전압(VCC)이 약 2.5V 보다 작은 경우, 드라이빙 전류(IDRV)가 급격히 떨어지므로 내부 전압(VCCA)이 강하되는 문제가 발생된다. 이러한 문제를 해결하기 위하여 전압 강하 회로(970)가 추가된다.

외부 전압(VCC)이 약 2.5V 보다 작은 경우에 드라이빙 전류(IDRV)를 향상시킬 방법은, 제어 노드(CNODE)의 전압을 낮추어 피모스 트랜지스터(940)의 게이트와 소스 사이의 전압(VGS)을 크게 만들면 된다. 즉, 외부 전압(VCC)이 약 2.5V 보다 작은 경우에만 제어 노드(CNODE)의 전압을 낮추는 전압 강하 회로(970)를 이용한다.

활성화 신호(ENS)가 하이 레벨로 활성화되고 외부 전압(VCC)이 약 2.5V 이하로 떨어지면, 제 1 강하 엔모스 트랜지스터(DMN1)는 턴 오프 되고 제 1 강하 피모스 트랜지스터(DMP1)는 턴 온 된다. 따라서 제 2 강하 엔모스 트랜지스터(DMN2)의 게이트 전압인 부스팅 전압(VBN)이 상승된다. 이는 도 11(a)를 보면 알 수 있다.

부스팅 전압(VBN)이 상승됨에 따라 제 2 강하 엔모스 트랜지스터(DMN2)는 턴온 되는 정도가 커지고 부스팅 전류(IBOOSTER)도 증가된다. 이는 도 11(b)를 보면 알 수 있다. 부스팅 전류(IBOOSTER)가 증가하면 제어 노드(CNODE)의 전압은 낮아지고 따라서 피모스 트랜지스터(940)의 게이트와 소스 사이의 전압(VGS)이 커져서 드라이빙 전류(IDRV)도 증가된다.

따라서 외부 전압(VCC)이 약 2.5V 보다 작은 경우에도 드라이빙 전류(IDRV)의 급격한 강하를 막을 수 있으며 드라이빙 전류(IDRV)가 일정한 레벨로 유지되는 기간이 더욱 길어진다. 이는 도 12를 보면 알 수 있다.

전압 강하 회로(970)를 구비하는 전압 발생 회로(1000)는 외부 전압(VCC)이 낮아서 내부 전압(VCCA)의 구동 능력이 근본적으로 저하되는 경우, 전압 발생 회로(1000)에서 발생되는 내부 전압(VCCA)이 일정하게 유지되는 구간을 좀더 길게 만들어 주는 장점이 있다.

전압 발생 회로(1000)는 전압 비교 회로(910) 및 내부 전압 제어 회로(940)에 전압 강하 회로(970)만을 이용할 수도 있고 또는 전압 비교 회로(910) 및 내부 전압 제어 회로(940)에 클램프 회로와 전압 강하 회로(970)를 동시에 이용할 수도 있다.

본 발명의 제 3 실시예에 따른 전압 발생 회로(1300)는 전압 비교회로(1310), 내부 전압 제어 회로(1340), 클램프 회로(1350) 및 전압 강하 회로(1380)를 구비한다.

전압 비교 회로(1310)는 소정의 활성화 신호(ENS)에 응답하여 동작되고, 기준 전압(VREF)과 내부 전압(VCCA)의 전압 차이에 응답하여 출력 전압(VOUT)을 제어 노드(CNODE)로 출력한다. 활성화 신호(ENS)는 부하(1360)의 동작 타이밍에 응답하여 활성화되는 신호이다.

내부 전압 제어 회로(1340)는 외부 전압(VCC)을 수신하고 제어 노드(CNODE)에 연결되며, 제어 노드(CNODE)의 전압 값에 응답하여 소정의 부하(1360)로 인가되는 내부 전압(VCCA)의 전압 레벨을 제어한다. 내부 전압 제어 회로(1340)는 외부 전압(VCC)에 소스가 연결되고 제어 노드(CNODE)에 게이트가 연결되며 드레인에서 내부 전압(VCCA)을 발생하는 피모스 트랜지스터이다.

클램프 회로(1350)는 제어 노드(CNODE)의 전압 값을 제어하여 내부 전압 제어 회로(1340)를 흐르는 드라이빙 전류(IDRV)의 양을 제어한다. 드라이빙 전류(IDRV)는 피모스 트랜지스터의 소스-드레인 전류이다.

좀더 설명하면, 클램프 회로(1350)는 외부 전압(VCC)에 제 1 단이 연결되고, 제 2 단은 활성화 신호(ENS)에 응답하여 제어 노드(CNODE)로의 연결이 제어되며 제어 노드(CNODE)의 전압이 일정한 전압 이상 증가되지 못하도록 제어하는 다이오드이다.

또한 클램프 회로(1350)는 제 1 클램프 피모스 트랜지스터(CMP1), 제 1 클램프 엔모스 트랜지스터(CMN1), 제 2 클램프 피모스 트랜지스터(CMP2) 및 제 3 클램프 피모스 트랜지스터(CMP3)를 구비한다.

전압 강하 회로(1380)는 활성화 신호(ENS)에 응답하여 동작되며, 외부 전압(VCC)이 일정한 전압 이하이면 제어 노드(CNODE)의 전압 값을 제어하여 드라이빙 전류(IDRV)의 양을 제어한다. 좀더 상세히 설명하면, 전압 강하 회로(1380)는 활성화 신호(ENS)에 응답하여 동작되며, 외부 전압(VCC)이 일정한 전압 이하이면 제어 노드(CNODE)의 전압을 강하시켜 드라이빙 전류(IDRV)를 증가시킨다.

바람직하기로는, 전압 강하 회로(1380)는 제 1 강하 피모스 트랜지스터 (DMP1), 제 1 강하 엔모스 트랜지스터(DMN1) 및 제 2 강하 엔모스 트랜지스터 (DMN2)를 구비한다.

제 1 강하 피모스 트랜지스터(DMP1)는 내부 전압(VCCA)에 소스가 연결되고 활성화 신호의 반전 신호(ENSB)에 게이트가 연결된다. 제 1 강하 엔모스 트랜지스터(DMN1)는 제 1 강하 피모스 트랜지스터(DMP1)의 드레인에 드레인이 연결되고 외부 전압(VCC)에 게이트가 연결되고 소스가 그라운드로 연결된다. 제 2 강하 엔모스 트랜지스터(DMN2)는 제어 노드(CNODE)에 드레인이 연결되고 제 1 강하 피모스 트랜지스터(DMP1)의 드레인에 게이트가 연결되고 소스가 그라운드로 연결된다.

전압 발생 회로(1300)는 활성화 신호(ENS)에 응답하여 동작되며, 외부 전압(VCC)이 일정한 전압 이상이 되면 제어 노드(CNODE)의 전압을 제어하여 드라이빙 전류(IDRV)의 양을 제어하는 전압 보상 회로(1370)를 더 구비할 수 있다. 전압 보상 회로(1370)는 활성화 신호(ENS)에 응답하여 동작되며, 외부 전압(VCC)이 일정한 전압 이상이 되면 제어 노드(CNODE)의 전압을 상승시켜 드라이빙 전류(IDRV)의 증가를 억제한다.

바람직하기로는, 전압 보상 회로(1370)는 제 1 보상 피모스 트랜지스터(COMP1), 제 2 보상 피모스 트랜지스터(COMP2) 및 제 3 보상 피모스 트랜지스터(COMP3)를 구비한다.

이하 도 13 및 도 14를 이용하여 본 발명의 제 3 실시예에 따른 전압 발생 회로의 동작이 상세히 설명된다.

제 3 실시예에 따른 전압 발생 회로(1300)는 제 1 및 제 2 실시예에 따른 전압 발생 회로(400, 900)를 합쳐놓은 것과 같다.

즉, 클램프 회로(1350)는 피모스 트랜지스터(1340)의 게이트와 소스 사이의 전압(VGS)이 일정한 레벨 이상 증가되지 않도록 하여 드라이빙 전류(IDRV)의 증가도 억제한다. 전압 발생 회로(1300)는 클램프 회로(1350) 만으로는 외부 전압(VCC)이 증가에 따른 드라이빙 전류(IDRV)의 증가를 완전히 억제할 수 없으므로 전압 보상 회로(1370)를 더 구비한다.

전압 보상 회로(1370)는 외부 전압(VCC)이 일정한 전압 이상 증가되어도 피모스 트랜지스터(1340)의 게이트와 소스 사이의 전압(VGS)이 더 이상 증가되지 않도록 하고, 또한 외부 전압(VCC)이 일정한 전압 이상 증가되어도 드라이빙 전류(IDRV)가 증가되지 않도록 한다.

클램프 회로(1350)와 전압 보상 회로(1370)만으로는 외부 전압(VCC)이 일정한 전압보다 낮은 경우 드라이빙 전류(IDRV)가 갑작스럽게 낮아지는 것을 억제하지 못한다. 따라서 전압 발생 회로(1300)는 전압 강하 회로(1380)를 구비한다.

전압 강하 회로(1380)는 외부 전압(VCC)이 일정한 전압보다 낮은 경우 제어 노드(CNODE)의 전압을 낮추어 피모스 트랜지스터(1340)의 게이트와 소스 사이의 전압(VGS)이 커지도록 한다. 그러면 드라이빙 전류(IDRV)가 증가되어 외부 전압(VCC)이 일정한 전압보다 낮은 경우 드라이빙 전류(IDRV)가 낮아지는 것을 보상할 수 있다.

클램프 회로(1350), 전압 보상 회로(1370) 및 전압 강하 회로(1380)를 모두 구비하는 본 발명의 제 3 실시예에 따른 전압 발생 회로(1300)는 외부 전압(VCC)이 일정한 전압(예를 들어 약 2.5V)을 기준으로 증가되거나 감소되어도, 전압 발생 회로(1300)에서 발생되는 내부 전압(VCCA)은 외부 전압(VCC)의 변화에 관계없이 일정하게 유지된다. 이는 도 14를 보면 알 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 전압 발생 회로는 외부 전압이 증가되거나 감소되어도 전압 발생 회로로부터 발생되는 내부 전압은 일정하게 유지되는 장점이 있다.

Claims

소정의 활성화 신호에 응답하여 동작되고, 기준 전압과 내부 전압의 전압 차이에 응답하여 출력 전압을 제어 노드로 출력하는 전압 비교 회로 ;

외부 전압을 수신하고 상기 제어 노드에 연결되며, 상기 제어 노드의 전압 값에 응답하여 소정의 부하로 인가되는 상기 내부 전압의 전압 레벨을 제어하는 내부 전압 제어 회로 ;

상기 제어 노드의 전압 값을 제어하여 상기 내부 전압 제어 회로를 흐르는 드라이빙 전류의 양을 제어하는 클램프 회로 ; 및

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 제어하여 상기 드라이빙 전류의 양을 제어하는 전압 보상 회로를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 1항에 있어서, 상기 클램프 회로는,

상기 외부 전압에 제 1 단이 연결되고, 제 2 단은 상기 활성화 신호에 응답하여 상기 제어 노드로의 연결이 제어되며,

상기 제어 노드의 전압이 일정한 전압 이상 증가되지 못하도록 제어하는 다이오드인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 1항에 있어서, 상기 클램프 회로는,

상기 외부 전압에 소스가 연결되고 상기 활성화 신호에 게이트가 연결되는 제 1 클램프 피모스 트랜지스터 ;

상기 제 1 클램프 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 활성화 신호에 게이트가 연결되며 상기 제어 노드에 소스가 연결되는 제 1 클램프 엔모스 트랜지스터 ;

상기 제 1 클램프 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 활성화 신호의 반전신호에 게이트가 연결되며 상기 제어 노드에 드레인이 연결되는 제 2 클램프 피모스 트랜지스터 ; 및

상기 외부 전압에 소스가 연결되며 상기 제 1 클램프 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 노드에 드레인이 연결되는 제 3 클램프 피모스 트랜지스터를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
삭제
제 1항에 있어서, 상기 전압 보상 회로는,

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 상승시켜 상기 드라이빙 전류의 증가를 억제하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 1항에 있어서, 상기 전압 보상 회로는,

상기 외부 전압에 소스가 연결되고 상기 활성화 신호에 게이트가 연결되는 제 1 보상 피모스 트랜지스터 ;

상기 외부 전압에 소스가 연결되고 상기 제 1 보상 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 노드에 드레인이 연결되는 제 2 보상 피모스 트랜지스터 ; 및

소정의 바이어스 전압에 소스가 연결되고 상기 활성화 신호의 반전 신호에 게이트가 연결되며 상기 제 2 보상 피모스 트랜지스터의 게이트에 드레인이 연결되는 제 3 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 1항에 있어서, 상기 내부 전압 제어 회로는,

상기 외부 전압에 소스가 연결되고 상기 제어 노드에 게이트가 연결되며 드레인에서 상기 내부 전압을 발생하는 피모스 트랜지스터인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 6항에 있어서, 상기 드라이빙 전류는,

상기 피모스 트랜지스터의 소스-드레인 전류인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 1항에 있어서, 상기 활성화 신호는,

상기 부하의 동작 타이밍에 응답하여 활성화되는 신호인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
소정의 활성화 신호에 응답하여 동작되고, 기준 전압과 내부 전압의 전압 차이에 응답하여 출력 전압을 제어 노드로 출력하는 전압 비교 회로 ;

외부 전압을 수신하고 상기 제어 노드에 연결되며, 상기 제어 노드의 전압 값에 응답하여 소정의 부하로 인가되는 상기 내부 전압의 전압 레벨을 제어하는 내부 전압 제어 회로 ; 및

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압 값을 제어하여 상기 내부 전압 제어 회로를 흐르는 드라이빙 전류의 양을 제어하는 전압 강하 회로를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 10항에 있어서, 상기 전압 강하 회로는,

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압을 강하시켜 상기 드라이빙 전류를 증가시키는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 10항에 있어서, 상기 전압 강하 회로는,

상기 내부 전압에 소스가 연결되고 상기 활성화 신호의 반전 신호에 게이트가 연결되는 제 1 강하 피모스 트랜지스터 ;

상기 제 1 강하 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 외부 전압에 게이트가 연결되고 소스가 그라운드로 연결되는 제 1 강하 엔모스 트랜지스터 ; 및

상기 제어 노드에 드레인이 연결되고 상기 제 1 강하 피모스 트랜지스터의 드레인에 게이트가 연결되고 소스가 그라운드로 연결되는 제 2 강하 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 10항에 있어서, 상기 내부 전압 제어 회로는,

상기 외부 전압에 소스가 연결되고 상기 제어 노드에 게이트가 연결되며 드레인에서 상기 내부 전압을 발생하는 피모스 트랜지스터인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 10항에 있어서, 상기 드라이빙 전류는,

상기 피모스 트랜지스터의 소스-드레인 전류인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 10항에 있어서, 상기 활성화 신호는,

상기 부하의 동작 타이밍에 응답하여 활성화되는 신호인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
소정의 활성화 신호에 응답하여 동작되고, 기준 전압과 내부 전압의 전압 차이에 응답하여 출력 전압을 제어 노드로 출력하는 전압 비교 회로 ;

외부 전압을 수신하고 상기 제어 노드에 연결되며, 상기 제어 노드의 전압 값에 응답하여 소정의 부하로 인가되는 상기 내부 전압의 전압 레벨을 제어하는 내부 전압 제어 회로 ;

상기 제어 노드의 전압 값을 제어하여 상기 내부 전압 제어 회로를 흐르는 드라이빙 전류의 양을 제어하는 클램프 회로 ; 및

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압 값을 제어하여 상기 드라이빙 전류의 양을 제어하는 전압 강하 회로를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 클램프 회로는,

상기 외부 전압에 제 1 단이 연결되고, 제 2 단은 상기 활성화 신호에 응답하여 상기 제어 노드로의 연결이 제어되며,

상기 제어 노드의 전압이 일정한 전압 이상 증가되지 못하도록 제어하는 다이오드인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 클램프 회로는,

상기 외부 전압에 소스가 연결되고 상기 활성화 신호에 게이트가 연결되는 제 1 클램프 피모스 트랜지스터 ;

상기 제 1 클램프 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 활성화 신호에 게이트가 연결되며 상기 제어 노드에 소스가 연결되는 제 1 클램프 엔모스 트랜지스터 ;

상기 제 1 클램프 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 활성화 신호의 반전신호에 게이트가 연결되며 상기 제어 노드에 드레인이 연결되는 제 2 클램프 피모스 트랜지스터 ; 및

상기 외부 전압에 소스가 연결되며 상기 제 1 클램프 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 노드에 드레인이 연결되는 제 3 클램프 피모스 트랜지스터를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 전압 강하 회로는,

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이하이면 상기 제어 노드의 전압을 강하시켜 상기 드라이빙 전류를 증가시키는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 전압 강하 회로는,

상기 내부 전압에 소스가 연결되고 상기 활성화 신호의 반전 신호에 게이트가 연결되는 제 1 강하 피모스 트랜지스터 ;

상기 제 1 강하 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 외부 전압에 게이트가 연결되고 소스가 그라운드로 연결되는 제 1 강하 엔모스 트랜지스터 ; 및

상기 제어 노드에 드레인이 연결되고 상기 제 1 강하 피모스 트랜지스터의 드레인에 게이트가 연결되고 소스가 그라운드로 연결되는 제 2 강하 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서,

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 제어하여 상기 드라이빙 전류의 양을 제어하는 전압 보상 회로를 더 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 전압 보상 회로는,

상기 활성화 신호에 응답하여 동작되며, 상기 외부 전압이 일정한 전압 이상이 되면 상기 제어 노드의 전압을 상승시켜 상기 드라이빙 전류의 증가를 억제하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 전압 보상 회로는,

상기 외부 전압에 소스가 연결되고 상기 활성화 신호에 게이트가 연결되는 제 1 보상 피모스 트랜지스터 ;

상기 외부 전압에 소스가 연결되고 상기 제 1 보상 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 노드에 드레인이 연결되는 제 2 보상 피모스 트랜지스터 ; 및

소정의 바이어스 전압에 소스가 연결되고 상기 활성화 신호의 반전 신호에 게이트가 연결되며 상기 제 2 보상 피모스 트랜지스터의 게이트에 드레인이 연결되는 제 3 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 내부 전압 제어 회로는,

상기 외부 전압에 소스가 연결되고 상기 제어 노드에 게이트가 연결되며 드레인에서 상기 내부 전압을 발생하는 피모스 트랜지스터인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 드라이빙 전류는,

상기 피모스 트랜지스터의 소스-드레인 전류인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.
제 16항에 있어서, 상기 활성화 신호는,

상기 부하의 동작 타이밍에 응답하여 활성화되는 신호인 것을 특징으로 하는 외부 전압의 변화에 무관하게 안정된 내부 전압을 발생하는 전압 발생 회로.