DE10215748A1

DE10215748A1 - Verfahren und Schaltungsanordnung zur elektronischen Spannungsregelung

Info

Publication number: DE10215748A1
Application number: DE2002115748
Authority: DE
Inventors: Gerhard Nebel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-04-10
Filing date: 2002-04-10
Publication date: 2003-12-24
Also published as: WO2003088461A1; TW200305071A

Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur elektronischen Spannungsregelung mit einer Eingangsspannung, einer Referenzspannung und einer Ausgangsspannung. Sie ist aufgebaut aus zumindest einem NMOS-Längstransistor als Stellglied und zumindest einer Ladungspumpe.

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur elektronischen Spannungsregelung, mit einer Eingangsspannung, einer Referenzspannung und einer Ausgangsspannung, aufgebaut aus zumindest einem NMOS-Längstransistor als Stellglied und zumindest einer Ladungspumpe.
Zur Versorgung von elektronischen Schaltungen mit einer möglichst konstanten Spannung werden in vielen Bereichen serielle Spannungsregler eingesetzt. Solche Spannungsregler gewinnen immer mehr an Bedeutung, da sich die Betriebsspannung hochintegrierter Schaltungen mit dem Fortschreiten der Technologien immer weiter reduziert. Sollen die Spannungsregler auf einem Chip integriert werden, so muß das Design der Schaltungen mit den Bauelementen auskommen, die durch die verwendete Technologie zur Verfügung stehen. Dies ist im Regelfall CMOS-Technologie, die neben Niedervolt-Transistoren auch Hochvolt-Transistoren zur Verfügung stellt.
Zur lastunabhängigen Regelung der Ausgangsspannung bei einem möglichst geringen Spannungsabfall bietet sich ein PMOS- Transistor als Stellglied des Spannungsreglers an. Nachteilig an der Verwendung eines PMOS-Transistors als Stellglied ist die damit einhergehende Eigenschaft, daß der PMOS-Transistor als Stellglied auch eine verstärkende Stufe mit Invertierung darstellt und die Steuerspannung zwischen Gate und Source des Transistors an der Betriebspannung der Schaltung liegt.

Aus KR 2001039359 A ist bekannt, daß es vorteilhaft ist, zur Spannungsregelung NMOS Transistoren zu verwenden, da diesen eine bessere Unterdrückung von Betriebsspannungsschwankungen zu eigen ist. Es wird eine stabile Spannung an "Gate" des NMOS-Tansistors angelegt, die von einer Ladungspumpe mit vorgeschaltetem Regelschaltkreis erzeugt wird. Die Ladungspumpe befindet sich dabei in einem dauerhaften Betriebszustand. Aufgrund des begrenzten Wirkungsgrades von Ladungspumpen ist die Stromaufnahme des Spannungsreglers dann eingangsseitig sehr hoch, dies ist für integrierte Schaltungen unvorteilhaft.

Aufgabe der Erfindung ist es, eine Spannungsregelung darzustellen, die eine minimale Stromaufnahme der Ladungspumpe bewirkt.

Diese Aufgabe wird durch das in Patentanspruch 1 beschriebene Verfahren und die in Patentanspruch 6 beschriebene Schaltungsanordnung erfüllt.

Erfindungsgemäß ist ein Verfahren vorgeschlagen, zur elektronischen Spannungsregelung mit einer Eingangsspannung, einer Referenzspannung und einer Ausgangsspannung, aufgebaut aus zumindest einem NMOS-Längstransistor als Stellglied und zumindest einer Ladungspumpe, wobei eine Steuerspannung des NMOS-Längstransistors durch ein kapazitives Element stabilisiert wird. Dabei wird die Ladung der Kapazität durch eine Ladungspumpe zur Erhöhung der kapazitiven Ladung und durch einen zur Kapazität parallel geschalteten Transistor zur Verringerung der kapazitiven Ladung geregelt.

Eine Vergleichseinrichtung stellt ein Über- oder Unterschreiten der Referenzspannung fest und aktiviert bei Überschreiten der Referenzspannung den parallel geschalteten Transistor und bei Unterschreiten der Referenzspannung die Ladungspumpe.

Liegt dabei die Ausgangsspannung innerhalb eines vorgegebenen Spannungsbereiches, ist weder die Ladungspumpe noch der Transistor aktiv und es wird kein zusätzlicher Strom verbraucht. Nur die Vergleichseinrichtung benötigt etwas Strom. Dieser ist jedoch deutlich geringer, als die Stromaufnahme der Ladungspumpe.

Diese Eigenschaft ermöglicht auch die vorteilhafte Verwendung der Schaltungsanordnung und des Verfahrens in mikroelektronischen Schaltkreisen.

Die Vorteile des Verfahrens lassen sich dadurch beschreiben, daß die Ladungspumpe nur dann aktiv ist, wenn die Ausgangsspannung zu niedrig ist und die Kapazität am Gate des NMOS- Längstransistors nachgeladen werden muß. Der Stromverbrauch des Reglers beschränkt sich außerhalb dieses Bereiches alleinig auf den Stromverbrauch, den die Vergleichseinrichtung benötigt. Darüber hinaus werden Schwankungen in der Betriebsspannung am Eingang der Schaltung weder invertiert, noch an den Ausgang der Schaltung weitergegeben.

Zur Umsetzung des erfindungsgemäßen Verfahrens zur elektronischen Spannungsregelung ist eine Schaltungsanordnung vorgeschlagen, mit den folgenden Komponenten: Einer Eingangsspannungsquelle, einer Referenzspannungsquelle, einem Ausgangsspannungsanschluss und einer Regeleinheit, die die Ausgangsspannung in Bezug auf die Referenzspannung regelt. Dabei ist zumindest ein NMOS-Längstransistor vorgesehen, dessen Gatespannung in Abhängigkeit von der Ausgangsspannung geregelt ist.

Die Stabilisierung der Gatespannung am NMOS-Längstransistor stellt eine Kapazität sicher, die am "Gate" des NMOS- Längstransistors angeschlossen ist. Die Ladung der Kapazität regelt dabei zum einen ein parallel geschalteter Transistor, der im Falle einer zu hohen Gatespannung die Ladung der Kapazität verringert, und zum anderen eine Ladungspumpe, die im Falle einer zu geringen Gatespannung die Ladung der Kapazität erhöht.

Hierzu wird bei einem Spannungsteiler zwischen den Widerständen R1 und R2 und den Widerständen R2 und R3 ein Spannungsbereich definiert, innerhalb dessen sich die Referenzspannung befinden soll. An einer ersten Teilvergleichseinrichtung wird die untere Grenze des Spannungsbereichs überwacht und im Falle eines Unterschreitens die Ladungspumpe aktiviert, die ihrerseits wiederum die Kapazität am Gate des NMOS- Längstransistors lädt und damit die Steuerspannung erhöht, was wiederum zu einer Erhöhung der Ausgangsspannung führt.

Die zweite Teilvergleichseinrichtung überwacht die obere Grenze des Spannungsbereiches und aktiviert bei Überschreiten den zur Kapazität parallel geschalteten Entladetransistor und verringert damit die Ladung an der Kapazität und damit die Steuerspannung des NMOS-Längstransistors. Dieser wiederum verringert dadurch die Ausgangsspannung des Spannungsreglers. Somit ist gewährleistet, daß zu jedem Zeitpunkt die Ausgangsspannung sich innerhalb eines definierten Spannungsbereiches bewegt.

Im Folgenden wird die Erfindung unter Bezugnahme auf die Figur und ein Ausführungsbeispiel näher beschrieben.
Die Figur zeigt eine erfindungsgemäße Schaltungsanordnung.
Die erfindungsgemäße Schaltungsanordnung besteht aus einer Eingangsspannungsquelle 1, einer Referenzspannungsquelle 2, einer Ausgangsspannungsanschluss 3, und einem NMOS- Längstransistor 4 zur Regelung der Ausgangsspannung.
Zur Überwachung der Ausgangsspannung 3 liegt diese an einem Eingang 10.1 eines Spannungsteilers 10 an, wobei der Spannungsteiler 10 an seinen zwei Ausgängen 10.2 und 10.3 ein "Spannungsfenster" aufspannt. Der untere Teil des Spannungsfensters wird mit einer ersten Teilvergleichseinrichtung 8 in der Form überwacht, daß an einem Eingang 8.3 der ersten Teilvergleichseinrichtung 8 der Ausgang 10.2 des Spannungsteilers anliegt. An einem zweiten Eingang 8.2 der ersten Teilvergleichseinrichtung 8 liegt die Referenzspannung 2 an. Unterschreitet die am Eingang 8.3 anliegende Spannung die am Eingang 8.2 anliegende Referenzspannung 2, so gibt die erste Teilvergleichseinrichtung 8 an einem Ausgang 8.1 ein Signal aus, das am Eingang 6.3 der Ladungspumpe 6 zur Aktivierung der Ladungspumpe 6 dient. Infolge der Aktivierung der Ladungspumpe 6 erhöht diese die Ladung an der Kapazität 5 und damit eine Steuerspannung U_GS an Gate des NMOS- Längstransistors.
Die Ladungspumpe 6 bleibt so lange aktiv, bis die Spannung am Eingang 8.3 der ersten Teilvergleichseinrichtung 8 größer ist als die Spannung am Eingang 8.2 der ersten Teilvergleichseinrichtung 8, welche die Referenzspannung ist. Ist das erreicht, schaltet das Signal am Ausgang 8.1 der ersten Teilvergleichseinrichtung 8 die Ladungspumpe 6 wieder in Ruhezustand und die Kapazität 5 hält die Steuerspannung U_GS an Gate des NMOS-Längstransistors 4 stabil.
Überschreitet die Ausgangsspannung 3 einen zulässigen Wert, so wird dies an der zweiten Teilvergleichseinrichtung 9 festgestellt, indem an einem Eingang 9.3 der zweiten Teilvergleichseinrichtung 9 der Ausgang 10.3 des Spannungsteilers 10 anliegt. Übersteigt die Spannung am zweiten Eingang 9.3 der zweiten Teilvergleichseinrichtung 9 die Referenzspannung 2 am ersten Eingang 9.2 der zweiten Teilvergleichseinrichtung 9, so gibt die Vergleichseinrichtung 9 an ihrem Ausgang 9.1 ein Signal aus, das am Transistor 7 ein "Durchschalten" bewirkt, und die Kapazität 5 entladen wird.
Dies hat zur Folge, daß die Steuerspannung U_GS am NMOS- Längstransistor fällt und mit ihr die Ausgangsspannung der Schaltung ebenso fällt, so lange bis die Spannung am Eingang 9.3 der zweiten Teilvergleichseinrichtung 9 wieder kleiner ist als die Referenzspannung 2 am Eingang 9.2 der zweiten Teilvergleichseinrichtung 9. Dann entfällt das Signal am Ausgang 9.1 der zweiten Teilvergleichseinrichtung und der Transistor 7 sperrt. Dann hält die Kapazität 5 die Steuerspannung für den NMOS-Längstransistor wieder stabil. Bezugszeichenliste 1 Eingangsspannungsquelle
2 Referenzspannungsquelle
3 Ausgangsspannungsquelle
4 NMOS-Längstransistor
5 Kapazität
6 Ladungspumpe
6.3 Eingang Ladungspumpe
7 Transistor
8 Erste Teilvergleichseinrichtung
8.1 Ausgang Teilvergleichseinrichtung
8.2 Zweiter Eingang erste Teilvergleichseinrichtung
8.3 Eingang erste Teilvergleichseinrichtung
9 Zweite Teilvergleichseinrichtung
9.1 Ausgang zweite Teilvergleichseinrichtung
9.2 Erster Eingang zweite Teilvergleichseinrichtung
9.3 Zweiter Eingang zweite Teilvergleichseinrichtung
10 Spannungsteiler
10.1 Eingang Spannungsteiler
10.2 Erster Ausgang Spannungsteiler
10.3 Zweiter Ausgang Spannungsteiler

Claims

1. Verfahren zur elektronischen Spannungsregelung, mit einer Eingangsspannung, einer Referenzspannung und einer Ausgangsspannung, aufgebaut aus zumindest einem NMOS- Längstransistor als Stellglied und zumindest einer Ladungspumpe, bei dem eine Steuerspannung des NMOS- Längstransistors durch ein kapazitives Element stabilisiert wird und die Ladung der Kapazität durch eine Ladungspumpe zur Erhöhung der kapazitiven Ladung und durch einen zur Kapazität parallel geschalteten Transistor zur Verringerung der kapazitiven Ladung, geregelt wird.

2. Verfahren nach Patentanspruch 1, bei dem eine Vergleichseinrichtung ein Über- oder Unterschreiten der Referenzspannung ermittelt.

3. Verfahren nach einem der vorhergehenden Patentansprüche, bei dem bei Überschreiten der Referenzspannung der parallel geschaltete Transistor aktiviert wird.

4. Verfahren nach einem der vorhergehenden Patentansprüche, bei dem bei Unterschreiten der Referenzspannung die Ladungspumpe aktiviert wird.

5. Verfahren nach Patentanspruch 1-4, bei dem CMOS-Schaltungen mikroelektronischer Schaltkreise angewendet werden.

6. Schaltungsanordnung zur elektronischen Spannungsregelung mit zumindest

1. einer Eingangsspannungsquelle (1),

- einer Referenzspannungsquelle (2) und

- einem Ausgangsspannungsanschluss (3) und

- einer Regeleinheit, die die Ausgangsspannung in Bezug auf die Referenzspannung regelt und

bei der die Regeleinheit einen NMOS-Längstransistor (4) zumindest aufweist, dessen Gatespannung in Abhängigkeit von der Ausgangspannung geregelt ist.

7. Schaltungsanordnung nach Patentanspruch 6, bei der eine Kapazität (5) am Gateanschluss des NMOS-Längstransistors (4) angeschlossen ist.

8. Schaltungsanordnung nach Patentanspruch 6-7, bei der eine Ladungspumpe (6) zur Erhöhung einer kapazitiven Ladung an der Kapazität (5), vorgesehen ist.

9. Schaltungsanordnung nach Patentanspruch 6-8, bei der ein Transistor (7) parallel zur Kapazität (5) zur Verringerung der kapazitiven Ladung an der Kapazität (5), angeschlossen ist.

10. Schaltungsanordnung nach Patentanspruch 6-9, bei der ausser einer ersten Teilvergleichseinrichtung (8) zur Aktivierung der Ladungspumpe (6), eine zweite Teilvergleichseinrichtung (9) zur Aktivierung des Transistors (7), vorgesehen ist.

11. Schaltungsanordnung nach Patentanspruch 9-10, bei der der Transistor (7) in CMOS-Technologie ausgeführt ist.

12. Schaltungsanordnung nach einem der Patentansprüche 6-11, bei der diese in CMOS-Technik auf einem Halbleiterchip integriert ist.