JP2002258956A

JP2002258956A - 電圧制御回路

Info

Publication number: JP2002258956A
Application number: JP2001052622A
Authority: JP
Inventors: Tomoaki Yabe; 部友章矢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-02-27
Filing date: 2001-02-27
Publication date: 2002-09-13

Abstract

(57)【要約】【課題】回路の規模を大きくすることなく、負荷電流
が急激に増大した場合の出力電圧の降下量を低減できる
ようにする。【解決手段】本発明は、出力トランジスタＱ１のゲー
ト端子GTRGを接地電圧ＶSSにプリチャージするプリチャ
ージNMOSトランジスタＱ２と、このトランジスタＱ２の
ゲート端子にパルス信号を供給するパルス発生回路１１
と、内部電源電圧ＶDDintの電圧降下を検知してパルス
発生回路１１を活性化する第２のオペアンプ１２と、内
部電源電圧ＶDDintと接地電圧ＶSSとの間に直列接続さ
れた３つの抵抗Ｒ10，Ｒ11，Ｒ12とを備えている。内部
電源電圧ＶDDintが1.17Ｖを下回ると、所定期間だけプ
リチャージNMOSトランジスタＱ２をオンさせて、出力ト
ランジスタＱ１のゲート電圧を急速に引き下げるため、
内部電源電圧ＶDDintを迅速に引き上げることができ
る。また、プリチャージNMOSトランジスタＱ２が短い周
期でオン・オフを繰り返さないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
内部で用いられ電源電圧を降圧する機能をもつ電圧制御
回路に関する。

【０００２】

【従来の技術】図７はチップ内に内蔵される従来の電源
降圧回路の回路図である。図７の電源降圧回路は、外部
から供給された電源電圧ＶDD＝1.8Ｖを受けて、基準電
圧ＶREFに基づいて内部電源電圧ＶDDint＝1.2Ｖを生成
する。生成された内部電源電圧ＶDDintは、チップ内の
各部に供給される。また、基準電圧ＶREF＝0.8Ｖはチッ
プ内の不図示の基準電圧発生回路から供給される。

【０００３】図７の電源降圧回路は、第１のオペアンプ
（出力トランジスタ制御回路）１と、出力トランジスタ
Ｑ１と、出力トランジスタＱ１のドレイン端子と接地端
子との間に直列接続された抵抗Ｒ０，Ｒ１と、同ドレイ
ン端子と接地端子との間に接続された安定化キャパシタ
Ｃ１とを有する。抵抗Ｒ０，Ｒ１の抵抗値は、抵抗Ｒ
０，Ｒ１間の接続ノードＮＣ１が基準電圧ＶREF＝0.8Ｖ
に等しくなるように制御される。

【０００４】すなわち、抵抗Ｒ０，Ｒ１の間には、
（１）式の関係が成り立つ。

【０００５】（Ｒ０＋Ｒ１）／Ｒ１＝ＶDDint／ＶREF＝1.2／0.8 …（１）この（１）式を展開すると、（２）式が得られる。

【０００６】Ｒ１＝２Ｒ０（２）第１のオペアンプ１は、図８に示すように、トランジス
タＱ２〜Ｑ６からなるカレントミラー型差動増幅器で構
成され、基準電圧ＶREFとノードＮＣ１の電圧とが等し
くなるように出力トランジスタＱ１のゲート端子GTRGを
フィードバック制御する。抵抗Ｒ０，Ｒ１の抵抗比は
（２）のように決められるので、内部電源電圧ＶDDint
は1.2Ｖに制御される。

【０００７】

【発明が解決しようとする課題】次に、図７の回路の問
題点を説明する。図９は図７の電源降圧回路の負荷電流
が急激に増大した場合の内部電源電圧ＶDDintと出力ト
ランジスタＱ１のゲート端子GTRGのシミュレーション波
形図である。具体的には、図９の時刻ｔ＝ｔ０で負荷電
流が20mAから500mAにステップ的に増大することを仮定
しており、図示の安定化キャパシタの容量を20nFとして
いる。

【０００８】図９からわかるように、負荷電流が急激に
増大すると、内部電源電圧ＶDDintが一時的に1.2Ｖより
も降下する。内部電源電圧ＶDDintが降下すると、図７
の回路内のフィードバック・ループが働いて第１のオペ
アンプ１が出力トランジスタＱ１のゲート電圧を下げ、
出力電流を増やして内部電源電圧ＶDDintを1.2Ｖに戻そ
うとする。

【０００９】しかしながら、電流駆動力500mAをもつ出
力トランジスタＱ１のゲート幅はミリメートル・オーダ
ーなので、そのゲート容量も１０pF以上と大きな値にな
る。このようなトランジスタを駆動する第１のオペアン
プ１の電流駆動力も通常１mAのオーダーなので、第１の
オペアンプ１がゲート端子GTRGを駆動する遅延時間の時
定数は１０nsのオーダーになる。

【００１０】ゲート端子GTRGの駆動に上記の遅延時間が
かかる間に、内部電源電圧ＶDDintは安定化キャパシタ
と負荷電流の時定数で降下を続ける。負荷電流が500mA
で、安定化キャパシタが20nFのとき、時定数は40nsにな
る。このため、図９からわかるように、ゲート端子GTRG
が下がって内部電源電圧ＶDDintが復帰に転じるまで、
内部電源電圧ＶDDintは一時的に0.96Ｖまで降下し、そ
の値が1.2Ｖに復帰するまでに20ns以上を要する。

【００１１】内部電源電圧ＶDDintの電圧の下限は、通
常、1.2Ｖ×(1-0.05)＝1.14Ｖと仕様が決められている
ので、上記の従来例の場合には、その下限値より内部電
源電圧ＶDDintが下がってしまい、仕様の値に復帰する
までに20ns以上の時間がかかってしまう。

【００１２】また、従来例において、内部電源電圧ＶDD
intの降下を防止するためには、安定化キャパシタと負
荷電流の時定数を大きくする目的で安定化キャパシタの
容量を例えば100nF以上にするという対策も取りうる。

【００１３】しかしながら、安定化キャパシタは、通
常、MOSトランジスタのゲートキャパシタで形成される
ため、安定化キャパシタの容量値を大きくすると、通
常、数mm ²〜数10mm²のチップ面積増を招いてしまう。

【００１４】本発明は、このような点に鑑みてなされた
ものであり、その目的は、回路の規模を大きくすること
なく、負荷電流が急激に増大した場合の出力電圧の降下
量を低減することができる電圧制御回路を提供すること
にある。

【００１５】

【課題を解決するための手段】上述した課題を解決する
ために、本発明は、ソース端子またはドレイン端子に電
圧出力端子が接続された出力トランジスタと、前記電圧
出力端子の電圧が第１の電圧になるように前記出力トラ
ンジスタのゲート電圧を制御する出力トランジスタ制御
回路と、前記電圧出力端子の電圧が前記第１の電圧より
低い第２の電圧以下になったことを検出する電圧検出回
路と、前記第２の電圧以下になったことが前記電圧検出
回路により検出された時点から所定期間だけ前記出力ト
ランジスタの出力電流を増大させる電流制御回路と、を
備える。

【００１６】本発明では、電圧出力端子の電圧が第２の
電圧以下になったことが検出された時点から所定期間だ
け出力トランジスタの出力電流を増大させるので、負荷
電流が急激に増大した場合の出力電圧の降下量を低減で
きる。

【００１７】

【発明の実施の形態】以下、本発明に係る電圧制御回路
について、図面を参照しながら具体的に説明する。以下
では、半導体チップ内に内蔵され電源電圧ＶDDの電圧レ
ベルを降下する機能をもつ電圧制御回路について説明す
る。

【００１８】（第１の実施形態）図１は本発明に係る電
圧制御回路の第１の実施形態の回路図である。図１では
図７と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。

【００１９】図１の電圧制御回路は、図７の回路の構成
に加えて、出力トランジスタＱ１のゲート端子GTRGを接
地電圧ＶSSにプリチャージするプリチャージNMOSトラン
ジスタ（充放電トランジスタ）Ｑ２と、このトランジス
タＱ２のゲート端子にパルス信号を供給するパルス発生
回路１１と、内部電源電圧ＶDDintの電圧降下を検知し
てパルス発生回路１１を活性化する第２のオペアンプ
（電圧検出回路、差動増幅器）１２と、内部電源電圧Ｖ
DDintと接地電圧ＶSSとの間に直列接続された３つの抵
抗Ｒ10，Ｒ11，Ｒ12とを備えている。ここで、プリチャ
ージNMOSトランジスタＱ２とパルス発生回路１１が電流
制御回路に対応する。

【００２０】抵抗Ｒ11，Ｒ12間の接続ノードＮＤ１は、
電圧ＶDDintを（Ｒ10＋Ｒ11）とＲ12で抵抗分割した電
圧になる。この電圧が基準電圧ＶREFと略等しい電圧
（例えば、0.8Ｖ）になるように、抵抗Ｒ11，Ｒ12の抵
抗値が定められる。すなわち、（３）式の関係が成り立
つ。

【００２１】 1.2Ｖ×Ｒ12／（Ｒ10＋Ｒ11）＝0.8Ｖ …（３）（３）式を変形すると、（４）式が得られる。

【００２２】Ｒ12＝２（Ｒ10＋Ｒ11） …（４）また、内部電源電圧ＶDDintが1.17Ｖまで降下したとき
に、抵抗Ｒ10，Ｒ11間の接続ノードＮＤ２の電圧が基準
電圧ＶREF＝0.8Ｖと略等しくなるように、抵抗Ｒ10〜Ｒ
12の抵抗値が設定される。この条件を満たすには、
（５）式が成り立つ必要がある。

【００２３】（Ｒ10＋Ｒ11＋Ｒ12）／（Ｒ11＋Ｒ12）＝1.17／0.8 …（５）（４）式と（５）式より、以下の（６）式と（７）式が
得られる。

【００２４】Ｒ10＝18.5×Ｒ11 …（６）Ｒ12＝39×Ｒ11 …（７）図２は図１の第２のオペアンプ１２の内部構成を示す回
路図である。図２に示すように、第２のオペアンプ１２
は、第１のオペアンプ１と同様のカレントミラー型差動
増幅器の出力段に、トランジスタＱ７〜Ｑ９からなるバ
ッファ回路１３を追加したものである。このようなバッ
ファ回路１３を追加することにより、入力Ｂの電圧が入
力Ａの電圧よりも高い場合は接地電圧ＶSSを出力し、入
力Ａの電圧が入力Ｂの電圧よりも高い場合は電源電圧Ｖ
DDを出力する。

【００２５】次に、図１の電圧制御回路の動作を説明す
る。まず、内部電源電圧ＶDDintが所望の設定電圧1.2Ｖ
のとき、抵抗Ｒ10，Ｒ11間の接続ノードＮＤ２は基準電
圧ＶREF＝0.8Ｖより高いレベルになるため、第２のオペ
アンプ１２の出力はローレベルになる。

【００２６】内部電源電圧ＶDDintが1.14Ｖまで降下す
ると、接続ノードＮＤ２の電圧レベルは基準電圧ＶREF
と等しくなり、内部電源電圧ＶDDintが1.14Ｖ未満にな
ると、接続ノードＮＤ２は基準電圧ＶREFより低くなっ
て第２のオペアンプ１２の出力はハイレベルに遷移す
る。

【００２７】図３はパルス発生回路１１の回路図であ
る。図３に示すように、パルス発生回路１１は、第２の
オペアンプ１２の出力の立ち上がりエッジに基づいてパ
ルスＳＰを生成するパルス生成器（源パルス生成回路）
１４と、パルスＳＰを遅延させた遅延パルスを生成する
遅延回路１５と、パルス生成器１４の出力と遅延回路１
５の出力との間でNOR演算を行うNORゲート（論理回路）
Ｇ１とを有する。ここで、遅延回路１５とNORゲートＧ
１がパルス禁止回路に対応する。

【００２８】パルス生成器１４は、直列接続された３つ
のインバータＩＶ１〜ＩＶ３と、第２のオペアンプ１２
の出力と最終段のインバータＭの出力との間でNAND演算
を行うNANDゲートＧ２とを有する。

【００２９】遅延回路１５は、電源端子ＶDDと接地端子
ＶSSとの間に直列接続されたPMOSトランジスタＱ10、抵
抗Ｒ３およびNMOSトランジスタＱ11と、インバータＩＶ
４，ＩＶ５と、コンデンサＣ２とを有する。

【００３０】図４はパルス発生回路１１の動作タイミン
グ図であり、第２のオペアンプ１２の出力Ｓ１、直列接
続されたインバータの最終段の出力ＮＮ、NANDゲートＧ
２の出力ＳＰ、遅延回路１５の出力ＧＳ、およびNORゲ
ートＧ１の出力Ｓ２の各波形を示している。

【００３１】第２のオペアンプ１２の出力Ｓ１がローか
らハイになると、出力Ｓ１の立ち上がりエッジと出力Ｎ
Ｎの立ち下がりエッジとの時間差に応じたパルスＳＰが
NANDゲートＧ２から出力される。このパルスＳＰは、負
のパルスであり、遅延回路１５とNORゲートＧ１に入力
される。

【００３２】このように、NANDゲートＧ２は、第２のオ
ペアンプ１２の出力Ｓ１がローレベルからハイレベルに
遷移するときのみパルスＳＰを出力し、出力Ｓ１がハイ
レベルからローレベルに遷移するときはNANDゲートＧ２
の出力はハイレベルのままであり、パルスＳＰは出力さ
れない。

【００３３】遅延回路１５は、抵抗ＲとコンデンサＣと
の時定数に応じてパルスＳＰを遅延させ、パルス幅Δt1
の正のパルスＧＳを出力する。このパルスＧＳが出力さ
れている間、すなわち、遅延回路１５の出力がハイレベ
ルのときは、NORゲートＧ１の出力はローレベル固定に
なり、パルスＳ２は出力されない。

【００３４】このように、第１のオペアンプ１の出力論
理が短時間で連続して数回切り替わっても、パルス発生
回路１１は、最初のパルスＳ２を出力してからΔt1の期
間内は後続のパルスを発生しないというノイズ・フィル
タと同様の作用を行う。ここで、Δt1は、遅延回路１５
内の抵抗ＲとコンデンサＣとの時定数を調整することに
より、例えば50nsに設定される。

【００３５】図５は、図９と同様に、負荷電流が20mAか
ら500mAにステップ的に増大した場合のシミュレーショ
ン結果を示す図である。図５のｔ＝０において負荷電流
がステップ的に増大している。負荷電流が急激に増大す
ると、上述したように内部電源電圧ＶDDintが低下する
が、本実施形態では、内部電源電圧ＶDDintが1.17Ｖま
で降下した時点で、パルス発生回路１１が１ns幅のパル
スＳ２を生成する。このパルスＳ２は、図１のプリチャ
ージNMOSトランジスタＱ２のゲート端子に入力され、こ
のトランジスタＱ２をオンする。これにより、出力トラ
ンジスタＱ１のゲート端子GTRGは、約１nsの間、プリチ
ャージNMOSトランジスタＱ２により電荷が接地端子に引
き抜かれ、0.5Ｖ程度の低レベルに急速にプリチャージ
される。プリチャージNMOSトランジスタＱ２は、パルス
発生回路１１からパルスＳ２が出力されたときのみオン
する。

【００３６】出力トランジスタＱ１のゲート端子GTRGは
容量が大きいのに対し、第１のオペアンプ１は、図１の
回路全体の消費電流低減のため、１mA程度の電流駆動力
しかもたない。このため、第１のオペアンプ１だけで出
力トランジスタＱ１のゲート端子GTRGを駆動することは
不可能である。これに対して、本実施形態は、プリチャ
ージNMOSトランジスタＱ２をオンさせて、ゲート端子GT
RGの電荷を急速に接地電圧ＶSS側に引き抜くため、ゲー
ト端子GTRGの電圧を急速に低下させることができる。

【００３７】ここで、本実施形態は、内部電源電圧ＶDD
intが1.17Ｖを横切ってハイレベルからローレベルに降
下する際、１nsの期間だけプリチャージNMOSトランジス
タＱ２をオンさせるため、このトランジスタに数10mAの
電流駆動力を持たせても、図１の回路全体の消費電流は
ほとんど増えない。したがって、プリチャージNMOSトラ
ンジスタＱ２を設けても、消費電流を増やすことなく、
出力トランジスタＱ１のゲート端子GTRGを急速にロー側
に駆動できる。

【００３８】プリチャージNMOSトランジスタＱ２がオン
すると、出力トランジスタＱ１のゲート端子GTRGが急速
にロー駆動され、出力トランジスタＱ１の出力電流が急
激に増大する。これにより、内部電源電圧ＶDDintは、
大きな電圧降下を起こす前に、設定電圧1.2Ｖに向けて
電圧が上昇し始める。

【００３９】例えば、図１の例では、内部電源電圧ＶDD
intの一時的な電圧降下は1.14Ｖにとどまっており、理
論値である1.2Ｖから60mV程度しか電圧降下を起こして
いない。この電圧（1.14Ｖ）は、1.2Ｖ×(1-0.05)＝1.1
4Ｖの内部電源電圧ＶDDintの最低値と同電圧であり、電
源仕様の範囲内に収まっていることがわかる。

【００４０】なお、図１の内部電源電圧ＶDDintは、1.2
Ｖ近辺を減衰振動しながら1.2Ｖに収束していくが、そ
の途中の時刻ｔ＝35ns付近で再び1.17Ｖを横切って電圧
が降下している。ところが、パルス発生回路１１は、い
ったんパルスＳ２を出力してからΔt1（＝50ns）の期間
はパルスＳ２を出力しないため、内部電源電圧ＶDDint
が時刻ｔ＝35ns付近で1.17Ｖを下回っても、プリチャー
ジNMOSトランジスタＱ２はオンしない。したがって、内
部電源電圧ＶDDintが電圧振動を起こしながら収束して
いく過程で、プリチャージNMOSトランジスタＱ２が何度
もオン・オフを繰り返さなくなり、内部電源電圧ＶDDin
tの発振を確実に防止できる。

【００４１】このように、第１の実施形態では、出力ト
ランジスタＱ１のゲート端子GTRGの電荷を急速に接地電
圧ＶSS側に引き抜く目的で、第２のオペアンプ１２、パ
ルス発生回路１１およびプリチャージNMOSトランジスタ
Ｑ２を設け、内部電源電圧ＶDDintが1.17Ｖを下回る
と、所定期間だけプリチャージNMOSトランジスタＱ２を
オンさせて、出力トランジスタＱ１のゲート電圧を急速
に引き下げるため、内部電源電圧ＶDDintを迅速に引き
上げることができる。したがって、内部電源電圧ＶDDin
tが規格で定められた電圧下限値より低くなるおそれを
回避できる。

【００４２】また、プリチャージNMOSトランジスタＱ２
をいったんオンさせて内部電源電圧ＶDDintを引き下げ
た後、Δt1の期間はプリチャージNMOSトランジスタＱ２
をオンさせないようにしたため、内部電源電圧ＶDDint
が電圧振動しながら収束していく過程で、図１の回路が
発振するおそれはなくなる。

【００４３】（第２の実施形態）第２の実施形態は、第
１の実施形態とは異なる導電型のトランジスタを用いて
回路を構成するものである。

【００４４】図６は本発明に係る電圧制御回路の第２の
実施形態の回路図である。図６の電圧制御回路は、NMOS
タイプの出力トランジスタＱ1aと、プリチャージPMOSト
ランジスタＱ2aとを有する点で図１の回路と異なる。プ
リチャージPMOSトランジスタＱ2aのソース端子は電源端
子ＶPPIに接続されている。この電源端子ＶPPIの電圧
は、電源電圧端子ＶDDよりも高い昇圧電圧である。この
ような昇圧電圧をプリチャージPMOSトランジスタＱ2aの
ソース端子に供給する理由は、出力トランジスタＱ1aの
しきい値がバックゲート効果により上昇するため、プリ
チャージPMOSトランジスタＱ2aの出力電流を増やすに
は、出力トランジスタＱ1aのゲート端子を電源電圧ＶDD
よりも高い昇圧電圧ＶPPIを用いて駆動する必要がある
ためである。

【００４５】電源電圧ＶDDが1.8Ｖの場合、昇圧電圧ＶP
PIは2.3Ｖに設定される。この昇圧電圧は、チップ上の
不図示の昇圧電圧発生回路から供給される。

【００４６】第２の実施形態では、内部電源電圧ＶDDin
tが降下すると、プリチャージPMOSトランジスタＱ2aの
ゲート端子GTRGに負のパルスが印加されてプリチャージ
PMOSトランジスタＱ2aがオンし、出力トランジスタＱ1a
のゲート端子GTRGがハイレベルに駆動される。これによ
り、出力トランジスタＱ1aの出力電流が急速に増大し、
第１の実施形態と同様に、内部電源電圧ＶDDintの電圧
低下を抑制できる。

【００４７】このように、第２の実施形態においても、
第１の実施形態と同様に、負荷電流が急激に増大したと
きに内部電源電圧ＶDDintの低下を抑制できる。

【００４８】上述した実施形態において、第１および第
２のオペアンプ１，１２の回路構成は図２や図８に示し
たものに限定されない。

【００４９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、電圧出力端子の電圧が第２の電圧以下になったこ
とが検出された時点から所定期間だけ出力トランジスタ
の出力電流を増大させるようにしたため、回路の規模を
大きくすることなく、負荷電流が急激に増大した場合の
出力電圧の降下量を低減することができる。

【図面の簡単な説明】

【図１】本発明に係る電圧制御回路の第１の実施形態の
回路図。

【図２】図１の第２のオペアンプの内部構成を示す回路
図。

【図３】パルス発生回路の回路図。

【図４】パルス発生回路の動作タイミング図。

【図５】負荷電流が20mAから500mAにステップ的に増大
した場合のシミュレーション結果を示す図。

【図６】本発明に係る電圧制御回路の第２の実施形態の
回路図。

【図７】チップ内に内蔵される従来の電源降圧回路の回
路図。

【図８】第１のオペアンプの内部構成を示す回路図。

【図９】図７の電源降圧回路の負荷電流が急激に増大し
た場合の内部電源電圧と出力トランジスタのゲート端子
のシミュレーション波形図。

【符号の説明】

１第１のオペアンプ１１パルス発生回路１２第２のオペアンプ１３バイアス回路１４源パルス生成器１５遅延回路Ｑ１，Ｑ1a 出力トランジスタＱ２プリチャージNMOSトランジスタＱ2a プリチャージPMOSトランジスタ

Claims

【特許請求の範囲】

【請求項１】ソース端子またはドレイン端子に電圧出力
端子が接続された出力トランジスタと、前記電圧出力端子の電圧が第１の電圧になるように前記
出力トランジスタのゲート電圧を制御する出力トランジ
スタ制御回路と、前記電圧出力端子の電圧が前記第１の電圧より低い第２
の電圧以下になったことを検出する電圧検出回路と、前記第２の電圧以下になったことが前記電圧検出回路に
より検出された時点から所定期間だけ前記出力トランジ
スタの出力電流を増大させる電流制御回路と、を備える
ことを特徴とする電圧制御回路。
【請求項２】前記電圧検出回路は、前記電圧出力端子の
電圧に相関する電圧と予め定めた基準電圧との電圧差に
応じた信号を出力する差動増幅器を有し、前記電流制御回路は、前記差動増幅器の出力信号に基づいて、所定のパルス幅
のパルス信号を出力するパルス発生回路と、前記パルス信号に基づいて前記出力トランジスタのゲー
ト電圧を制御する充放電トランジスタと、を有すること
を特徴とする請求項１に記載の電圧制御回路。
【請求項３】前記差動増幅器に入力される前記電圧出力
端子の電圧に相関する電圧は、前記電圧出力端子の電圧
を抵抗分割したものであることを特徴とする請求項２に
記載の電圧制御回路。
【請求項４】前記パルス発生回路は、前記パルス信号を
出力してから所定期間は前記パルス信号の出力を禁止す
るパルス禁止回路を有することを特徴とする請求項２ま
たは３に記載の電圧制御回路。
【請求項５】前記パルス発生回路は、前記差動増幅器の
出力信号の立ち上がりエッジまたは立ち下がりエッジに
基づいて源パルス信号を生成する源パルス生成回路を有
し、前記パルス禁止回路は、前記源パルス信号を遅延させて、前記源パルス信号のパ
ルス幅よりも広い遅延パルス信号を生成する遅延回路
と、前記遅延パルス信号が出力されている間は前記パルス信
号の出力を禁止する論理回路と、を有することを特徴と
する請求項４に記載の電圧制御回路。
【請求項６】前記出力トランジスタはPMOSトランジスタ
であり、前記充放電トランジスタはNMOSトランジスタであること
を特徴とする請求項２〜５のいずれかに記載の電圧制御
回路。
【請求項７】前記出力トランジスタはNMOSトランジスタ
であり、前記充放電トランジスタはPMOSトランジスタであること
を特徴とする請求項２〜５のいずれかに記載の電圧制御
回路。