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KR100616337B1 - 전압검출회로 및 이것을 사용한 내부전압 발생회로 - Google Patents

전압검출회로 및 이것을 사용한 내부전압 발생회로 Download PDF

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KR100616337B1
KR100616337B1 KR1020047005775A KR20047005775A KR100616337B1 KR 100616337 B1 KR100616337 B1 KR 100616337B1 KR 1020047005775 A KR1020047005775 A KR 1020047005775A KR 20047005775 A KR20047005775 A KR 20047005775A KR 100616337 B1 KR100616337 B1 KR 100616337B1
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도비타유이치
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미쓰비시덴키 가부시키가이샤
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Abstract

원하는 전압의 내부전압을 안정하게 생성하는 내부전압 발생회로 및 전압검출회로를 제공한다. 전압검출회로는, 기준전압을 게이트에 수신하는 절연게이트형 전계효과 트랜지스터와, 이 절연게이트형 전계효과 트랜지스터와 직렬로 내부노드의 사이에 접속되는 전압강하 소자군을 포함한다. 기준전압은, 이 절연게이트형 전계효과 트랜지스터의 임계치전압과 강하전압을 전압성분으로서 포함하는 전원전압을 저항분할하여 생성된다. 기준전압과 내부전압과의 차이가 소정값 이상으로 하면, 이 전압강하 소자군 및 절연게이트형 전계효과 트랜지스터에 전류가 흐르게 되고, 검출노드의 전압이 저하하여, 내부전압의 저하가 검출된다. 기준전압은 이 트랜지스터의 임계치전압 및 전압강하 소자군의 강하전압을 구성요소로서 포함하고 있고, 이들 파라미터의 변동을 상쇄하여 저항분할로 원하는 전압을 설정한다.
반도체, 전압검출, 내부전압, 임계치, DRAM, 메모리 어레이, 액정표시장치

Description

전압검출회로 및 이것을 사용한 내부전압 발생회로{VOLTAGE DETECTING CIRCUIT AND INTERNAL VOLTAGE GENERATING CIRCUIT COMPRISING IT}
본 발명은, 대상전압이 소정전압레벨에 도달했는지를 검출하는 전압검출회로 및 이것을 사용한 내부전압 발생회로에 관한 것으로, 특히, 본 발명은 전압검출소자로서, 절연게이트형 전계효과 트랜지스터를 이용하는 전압검출회로 및 이것을 사용한 내부전압 발생회로에 관한 것이다. 보다 특정적으로는, 본 발명은, 검출전압레벨을 임의의 전압레벨로 설정할 수 있고, 또한 검출용 절연게이트형 전계효과 트랜지스터의 임계치전압의 영향을 받지 않고 정확히 전압레벨을 검출할 수 있는 전압검출회로 및 이것을 사용한 내부전압 발생회로에 관한 것이다.
반도체 회로장치에 있어서는, 전원전압 및 접지전압과 다른 전압레벨의 내부전압이 이용되는 것이 많다. 이와 같은 내부전압으로서, 전원전압보다도 높은 승압전압 및 접지전압보다도 낮은 부전압이 있다. DRAM(다이내믹·랜덤 액세스 메모리)에 있어서는, 일반적으로, 승압전압이, 선택워드선을 구동하기 위해 이용되고, 또한, 부전압이, 메모리 어레이의 기판을 바이어스하여, 메모리셀 트랜지스터의 임계 치전압의 안정화 및 기생용량을 감소하기 위해 이용된다. DRAM에서, 또한, 부전압이 비선택워드선을 비선택상태로 유지하기 위해 이용되는 경우도 있다.
플래시 메모리 등의 불휘발성 메모리에 있어서는, 데이터의 기록/소거를 위해 이들 승압전압 및 부전압이 이용된다. 이들 승압전압 및 부전압이 인가되는 메모리셀 트랜지스터의 노드는, 기록/소거방식에 따라 다르다.
또한, 액정표시장치에 있어서는, 화소트랜지스터의 게이트를 구동하기 위해서, 이들 승압전압 및 부전압이 이용된다.
이들 내부전압은, 핀 단자수의 감소 및 시스템 전체의 소비전류의 감소를 위해, 반도체 회로장치 내부에서 생성된다. 이들 내부전압을 발생시키기 위한 회로로서는, 일반적으로, 커패시터의 차지펌프동작을 이용하는 차지펌프회로가 널리 사용되고 있다.
도 1은, 종래의 부전압을 발생하는 내부전압 발생회로의 구성의 일례를 나타내는 도면이다. 도 1에서, 내부전압 발생회로는, 활성화시, 용량소자의 차지펌프동작을 이용하여 부전압을 발생하는 차지펌프회로(100)와, 차지펌프회로(100)의 출력노드 9의 전압레벨을 검출하고, 그 검출결과를 나타내는 신호를 생성하는 전압검출회로(102)와, 이 전압검출회로(102)의 출력신호에 따라서, 선택적으로 차지펌프회로(100)를 활성화하는 차지펌프 제어회로(101)를 포함한다.
차지펌프회로는, 통상, 적어도 1개의 차지펌프용 용량소자와, 적어도 2개의 1방향성소자(정류소자)로 구성된다. 이들 적어도 2개의 1방향성소자는, 정류기능을 가지고, 한쪽 방향을 따라서만 전하를 공급한다. 적어도 2개의 1방향성소자가 필요 하게 되는 것은, 출력노드로부터의 전하의 인출 및 전하축적용의 내부노드의 프리차지를 위해서이다.
도 1에서는, 차지펌프회로(100)는, 노드 4와 노드 8의 사이에 접속되는 용량소자 5와, 노드 8과 접지노드의 사이에 접속되어 또한 게이트가 노드 8에 접속되는 N채널 MOS 트랜지스터(절연게이트형 전계효과 트랜지스터) 6과, 노드 8과 출력노드 9의 사이에 접속되어 또한 그 게이트가 출력노드 9에 접속되는 N채널 MOS 트랜지스터 7을 포함한다. 이들 MOS 트랜지스터 6 및 7은, 게이트 및 드레인이 상호접속되어, 다이오드(일방향성소자)로서 동작한다.
전압검출회로(102)는, 전원노드 2와 노드 14의 사이에 접속되는 고저항의 저항소자 13과, 노드 14와 차지펌프회로(100)의 출력노드 9의 사이에 직렬로 접속되는 N채널 MOS 트랜지스터 10 및 12를 포함한다. MOS 트랜지스터 10은, 그 한쪽 도통노드(소스)가, 차지펌프회로(100)의 출력노드 9에 접속되어 또한 게이트 및 드레인이 노드 11에 접속된다. MOS 트랜지스터 12는, 그 소스가 노드 11에 접속되고, 드레인이 노드 14에 접속되며, 또한 그 게이트가 접지노드에 접속된다.
차지펌프 제어회로(101)는, 클록노드 1에 공급되는 반복신호(펌프클록신호) φ와 전압검출회로(102)의 노드 14의 신호를 수신하는 2 입력 AND 회로(3)를 포함한다. 이 AND 회로(3)로부터, 노드 4를 통해 차지펌프회로(100)에 대하여, 차지펌프용의 클록신호(반복신호)가 공급된다.
도 2는, 도 1에 나타내는 내부전압 발생회로의 동작을 나타내는 신호파형도이다. 이하, 도 2를 참조하여, 도 1에 나타내는 내부전압 발생회로의 동작에 대하 여 설명한다. 지금, MOS 트랜지스터 6, 7, 10 및 12는, 임계치전압 VTN을 갖는다고 한다. 노드 14의 전위가 논리하이(H)레벨일 때, 즉, MOS 트랜지스터 10 및 12의 적어도 한쪽이 오프상태일 때에는, 차지펌프 제어회로(101)에서 AND 회로(3)가, 버퍼회로로서 동작하고, 클록노드 1에 공급되는 반복신호 φ를 노드 4에 전달한다.
이 노드 4에 공급되는 반복신호에 따라 용량소자 5가 차지펌프동작을 행하여, 노드 8의 전위를 변화시킨다. 즉, 반복신호 φ가 H 레벨로 상승되면 용량소자 5의 차지펌프동작에 의해, 노드 8의 전압레벨이 상승한다. 이 노드 8의 전압레벨이 상승하면, MOS 트랜지스터 6이 도통하고, 이 노드 8의 전압레벨을, 그 임계치전압 VTN 레벨로 클램프한다. 이때, MOS 트랜지스터 7은, 출력노드 9의 전압레벨이 접지전압레벨 이하이고, 오프상태를 유지한다.
반복신호 φ가 L 레벨로 하강하면, 용량소자 5의 차지펌프동작에 의해, 노드 8의 전압레벨이 저하한다. 이 반복신호 φ에 의해 공급되는 노드 4의 전압진폭이 VDD인 경우, 노드 8의 전압레벨은, VTN-VDD의 전압레벨로 저하한다. 이 상태에서, MOS 트랜지스터 6은 오프상태이다. 한편, MOS 트랜지스터 7은, 출력노드 9의 전압레벨이 2·VTN-VDD 이상의 전압레벨이면 도통하고, 출력노드 9로부터 노드 8로 정전하가 공급되고, 이 출력노드 9의 전압레벨이 저하한다.
전술한 동작을 반복함으로써, 출력노드 9로부터 정전하가 방출되고, 출력노드 9의 전압레벨이 저하한다. 이 차지펌프회로(100)는, 출력노드 9에 이하의 전압 V9를 발생하는 능력을 갖는다.
V9=-VDD+2·VTN…(1)
전압검출회로(102)에 있어서는, 노드 9의 전압 V9와 노드 11의 전압이 VTN 이상으로 하면, MOS 트랜지스터 10이 도통하고, 또한, MOS 트랜지스터 12는 게이트에 접지전압을 수신하고 있고, 노드 11의 전압레벨이 -VTN 이하일 때에 도통한다. 따라서, 이 차지펌프회로(100)에서의 전압이, -2·VTN이 되면, 이들 MOS 트랜지스터 10 및 12가 도통하고, 노드 14의 전압레벨이 저하한다. 즉, 이 전압검출회로(102)에서, MOS 트랜지스터 10 및 12는, 이하의 전압조건이 만족될 때에, 모두 도통상태가 된다.
V9=VG12-VTN12-VTN10
=0-VTN-VTN
=-2·VTN…(2)
여기서, VG12는, MOS 트랜지스터 12의 게이트전압을 나타낸다. VTN 10 및 VTN 12는, 각각, MOS 트랜지스터 10 및 12의 임계치전압을 나타내고, 이들은 전압 VTN과 같다.
MOS 트랜지스터 10 및 12의 온저항(채널저항)이, 고저항 저항소자 13의 저항값보다도 충분히 작게 설정되어 있는 경우에는, MOS 트랜지스터 10 및 12가 모두 도통하면, 노드 14의 전압레벨은, L 레벨이 된다. 이에 따라, 차지펌프 제어회로(101)에 있어서, AND 회로(3)의 출력신호가 L 레벨로 고정되고, 차지펌프회로(100)의 펌프동작이 정지된다. 따라서, 이 차지펌프회로(100)의 출력노드 9의 전압 V9는, -2·VTN으로 유지된다.
이 도 1에 나타내는 바와 같이, 전압검출회로(102)에 있어서, 전압레벨 검출 소자로서 MOS 트랜지스터 10 및 12를 이용함으로써, 차지펌프회로(100)의 출력노드 9의 전압레벨에 따라 선택적으로 차지펌프회로(100)를 활성화할 수 있고, 이 전압레벨 검출회로(102)의 검출전압레벨에 따른 전압레벨에 있는 내부전압 V9를 생성할 수 있다.
그렇지만, 상기 식 (2)에 나타나는 바와 같이, 이 출력노드 9로부터의 전압 V9의 검출전압레벨은, -2·VTN이고, MOS 트랜지스터의 임계치전압에 의해 결정된다. 따라서, 이들 MOS 트랜지스터 10 및 12의 임계치전압이 변동한 경우, 이들 MOS 트랜지스터 10 및 12 각각에 있어서, 임계치전압이 ΔV 변동한 경우, 이 검출전압레벨에 있어서, 2·ΔV의 전압레벨의 변동이 생긴다. 따라서, 이 차지펌프회로(100)에서 생성되는 내부전압을 이용하는 회로에 있어서, 그 내부전압레벨이 변동하고, 동작마진이 저하한다는 문제가 생긴다.
특히, 저온 폴리실리콘 TFT 회로를 내장하는 액정표시장치 등에 있어서는, 기판유리를 보호하기 위한 저온처리가 실시되고, 폴리실리콘 및 게이트 절연막을 충분하게 열처리할 수 없기 때문에, TFT(박막트랜지스터)의 임계치전압의 변동이 크다. 따라서, 이와 같은 액정표시장치의 액티브 매트릭스소자의 스위칭 트랜지스터 구동을 위해 내부전압을 발생하는 경우, 이 내부전압 레벨검출을 위해, 액티브 매트릭스 소자와 동일한 저온 폴리실리콘 TFT를 사용한 경우, 검출전압레벨의 변동이 크고, 액티브 매트릭스 소자를, 정확하게 교류구동할 수 없게 된다는(대칭적인 파형을 스위칭 트랜지스터의 게이트로 공급하여 구동할 수 없음) 문제가 생긴다.
전술한 내부전압으로서 부전압이 발생되는 경우의 부전압의 검출전압레벨에 대한 임계치전압의 영향의 문제는, 차지펌프회로를 사용하여 승압전압을 발생하는 경우에 있어서도, 동일한 검출회로를 사용함으로써 동일하게 생긴다.
또한, 이 도 1에 나타내는 전압검출회로를 사용한 경우, 그 검출전압레벨이, MOS 트랜지스터 10 및 12의 임계치전압 VTN의 정수배로 결정된다. 따라서, 생성할 수 있는 내부전압의 전압레벨은, MOS 트랜지스터의 임계치전압 스텝이 되어, 원하는 전압레벨의 내부전압을 생성할 수 없게 된다는 문제가 생긴다. 따라서, 내부전압으로서, 필요 이상으로 절대치가 큰 내부전압이 생성되는 경우가 생기고, 소자의 신뢰성이 저하한다는 문제가 생긴다. 이 내부전압의 전압레벨이, MOS 트랜지스터의 임계치전압에 의해 결정되는 경우, 통상의 임계치전압 VTN이 0.6V 정도의 전압레벨이고, 동작전원전압이 1.8V 내지 1.5V로 낮은 저전원전압 환경에서는, 소자의 신뢰성에 대한 영향이 보다 커진다.
(발명의 개시)
본 발명의 목적은, 원하는 전압레벨을 안정하게 검출할 수 있는 전압검출회로를 제공하는 것이다.
본 발명의 다른 목적은, 원하는 전압레벨의 내부전압을 정확히 생성할 수 있는 내부전압 발생회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 검출소자로서 MOS 트랜지스터를 사용해도, 그 임계치전압의 영향을 받지 않고 안정하게 검출전압레벨을 원하는 전압레벨로 설정할 수 있는 전압검출회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 전압레벨 검출소자로서 MOS 트랜지스터를 사용해도, 이 검출 MOS 트랜지스터의 임계치전압으로 규정되지 않은 전압레벨의 내부전압을 정확히 발생할 수 있는 내부전압 발생회로를 제공하는 것이다.
본 발명의 제1 관점에 관한 내부전압 발생회로는, 반복신호에 따라 차지펌프동작을 행하여 출력노드에 내부전압을 발생하는 차지펌프회로와, 기준전압과 내부전압과의 차이에 따라서, 이 내부전압이 미리 정해진 전압레벨에 도달했는지를 검출하는 전압레벨 검출회로를 포함한다. 이 전압레벨 검출회로는, 적어도 기준전압을 게이트에 수신하고, 이 기준전압과 내부전압과의 차이에 따라 선택적으로 도통하는 절연게이트형 전계효과 트랜지스터로 구성되는 검출트랜지스터를 포함한다.
본 발명의 제1 관점에 관한 내부전압 발생회로는, 또한, 적어도 이 검출트랜지스터의 임계치전압이, 기준전압과 내부전압과의 차이의 검출에 미치게 하는 영향을 상쇄하도록 기준전압을 발생하는 기준전압 발생회로를 포함한다.
본 발명의 제2 관점에 관한 전압검출회로는, 제1 전원노드와 출력노드의 사이에 접속되는 제1 저항소자와, 제2 전원노드와 출력노드의 사이에 접속되는 제2 저항소자와, 출력노드의 전압과 내부전압과의 차이에 따라 내부전압이 소정의 전압레벨에 도달했는지를 검출하는 전압레벨 판정회로를 포함한다.
기준전압과 내부전압의 차이에 따라 선택적으로 도통하는 절연게이트형 전계효과 트랜지스터를 사용하여 내부전압의 레벨을 검출하는 구성에서, 이 검출트랜지스터의 임계치전압의 영향을 상쇄하도록 기준전압을 발생함으로써, 검출트랜지스터의 임계치전압이 제조파라미터의 변동 및 동작환경의 변동에 의해 변동해도, 정확 히 내부전압의 레벨을 그 임계치전압의 변동을 받지 않고 검출할 수 있어, 원하는 전압레벨의 내부전압을 생성할 수 있다.
또한, 임계치전압의 영향을 상쇄하고 있어, 이 내부전압의 레벨을, 임계치전압의 변동과 독립적으로 설정할 수 있어, 안정하게 원하는 전압레벨로 내부전압을 설정할 수 있다. 이 임계치전압의 영향을 상쇄할 때에, 임계치전압 자체를 상쇄하도록 기준전압을 생성함으로써, 임계치전압과 독립한 전압레벨로 내부전압의 전압레벨을 설정할 수 있어, 원하는 전압레벨의 내부전압을 생성할 수 있다.
또한, 전압레벨검출시에 있어서, 저항소자에 의해 제1 및 제2 전원노드의 전압을 저항분할하여 기준전압을 생성함으로써, 저항분할의 분압비를 조정함으로써 원하는 전압레벨의 기준전압을 생성할 수 있다. 이 기준전압과 내부전압과의 차이에 따라 내부전압의 레벨을 판정함으로써, 내부전압의 판정대상 전압레벨을 원하는 전압레벨로 설정할 수 있다. 이 판정결과에 따라 내부전압 발생동작을 제어함으로써, 원하는 전압레벨의 내부전압을 생성할 수 있다.
본 발명의 목적 및 다른 목적과 특징은, 이하에 첨부한 도면을 참조하여 설명하는 바람직한 실시예의 상세한 설명으로부터 한층 명백해질 것이다.
도 1은, 종래의 내부전압 발생회로의 구성의 일례를 나타내는 도면이다.
도 2는, 도 1에 나타내는 내부전압 발생회로의 동작을 나타내는 타이밍도이다.
도 3은, 본 발명의 실시예 1에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 4는, 본 발명의 실시예 2에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 5는, 본 발명의 실시예 2의 변경예를 나타내는 도면이다.
도 6은, 본 발명의 실시예 3에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 7은, 본 발명의 실시예 4에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 8은, 본 발명의 실시예 4의 변경예를 나타내는 도면이다.
도 9는, 본 발명의 실시예 5에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 10은, 본 발명의 실시예 6에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 11은, 도 10에 나타내는 내부전압 발생회로의 전원회로의 동작을 나타내는 타이밍도이다.
도 12는, 본 발명의 실시예 7에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 13은, 본 발명의 실시예 7의 변경예를 나타내는 도면이다.
도 14는, 본 발명의 실시예 8에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 15는, 본 발명의 실시예 9에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 16은, 본 발명의 실시예 10에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 17은, 본 발명의 실시예 11에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 18은, 본 발명의 실시예 11의 변경예를 나타내는 도면이다.
도 19는, 본 발명의 실시예 12에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 20은, 본 발명의 실시예 13에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 21은, 도 20에 나타내는 내부전압 발생회로의 전원회로의 동작을 나타내는 타이밍도이다.
도 22는, 본 발명의 실시예 13의 변경예를 나타내는 도면이다.
도 23은, 본 발명의 실시예 14에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 24는, 본 발명의 실시예 15에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 25는, 본 발명의 실시예 15의 변경예의 구성을 나타내는 도면이다.
도 26은, 본 발명의 실시예 16에 따른 내부전압 발생회로의 구성을 나타내는 도면이다.
도 27은, 본 발명의 실시예 16의 변경예를 나타내는 도면이다.
(발명을 실시하기 위한 최선의 형태)
[실시예 1]
도 3은, 본 발명의 실시예 l에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 도 3에서, 내부전압 발생회로는, 활성화시 차지펌프동작을 행하여 출력노드 9에 내부전압 V9를 생성하는 차지펌프회로(100)와, 제1 및 제2 전원노드 21 및 22에 각각 공급되는 전압 V1+2·VTN 및 V2+2·VTN으로부터 기준전압 V25를 생성하는 기준전압 발생회로(110)와, 이 기준전압 V25와 내부전압 V9와의 차이에 따라서, 내부전압 V9의 전압레벨이 소정전압레벨에 도달했는지를 판정하는 전압레벨 판정회로(112)와, 이 전압레벨 판정회로(112)의 판정결과에 따라 선택적으로, 클록입력노드 1로 공급되는 반복신호 φ를 차지펌프회로(100)로 공급하는 차지펌프 제어회로(101)를 포함한다.
차지펌프회로(100)는, 도 1에 나타내는 종래의 내부전압 발생회로와 마찬가지로 차지펌프동작을 행하는 용량소자 5와, 내부노드 8을 프리차지하는 다이오드접속되는 N채널 MOS 트랜지스터 6과, 내부노드 8로부터 출력노드 9로 부전하를 공급하는 다이오드접속되는 N채널 MOS 트랜지스터 7을 포함한다.
차지펌프 제어회로(101)는, 전압레벨 판정회로(112)의 판정결과신호 V14와 반복신호 φ를 받는 AND 회로(3)를 포함한다. 이 AND 회로(3)의 출력신호가 노드 4를 통해 차지펌프회로(100)의 용량소자 5로 공급된다.
기준전압 발생회로(110)는, 제1 전원노드 21과 노드 25의 사이에 접속되는 저항소자 23과, 제2 전원노드 22와 노드 25의 사이에 접속되는 저항소자 24를 포함한다. 이들 저항소자 23 및 24는, 각각 저항값 R1 및 R3을 갖는다. 노드 25에, 기준전압 V25가 생성된다.
전압레벨 판정회로(112)는, 주전원노드 2와 노드 14의 사이에 접속되는 고저항의 저항소자 13과, 노드 14와 노드 11의 사이에 접속되어 또한 그 게이트에 기준전압 V25를 수신하는 N채널 MOS 트랜지스터 12와, 노드 11과 차지펌프회로(100)의 출력노드 9의 사이에 접속되어 또한 그 게이트가 노드 11에 접속되는 N채널 MOS 트랜지스터 10을 포함한다.
즉, 이 전압레벨 판정회로(112)의 구성에서는, 도 1에 나타내는 전압검출회로(102)의 구성에서, MOS 트랜지스터12의 게이트로(에), 접지전압이 아니고, 기준전압 발생회로(110)로부터의 기준전압 V25가 공급된다.
MOS 트랜지스터 10 및 12는, 각각 임계치전압 VTN을 갖는다.
제1 전원노드 21로는, 전원회로 114로부터 전압 V1+2·VTN이 공급되고, 제2 전원노드 22로는, 전원회로 116으로부터의 전원전압 V2+2·VTN이 공급된다. 이들 전원회로 114 및 116의 구성에 대해서는, 후에 상세히 설명한다.
전압레벨 판정회로(112)에서는, 기준전압 V25와 차지펌프회로(100)의 출력전 압 V9의 차이가 2·VTN이 되면, MOS 트랜지스터 10 및 12 양쪽이 도통하고, 저항소자 13에서 전압강하가 생겨, 그 출력신호(전압레벨판정 결과신호) V14가, L 레벨이 된다. 따라서, 차지펌프 제어회로(101)의 AND 회로(3)의 출력신호가, 반복신호 φ에 상관없이, L 레벨로 고정되고, 차지펌프회로(100)의 펌프동작이 정지된다.
기준전압 V25와 차지펌프회로(100)의 출력전압 V9의 차이가, 2·VTN보다도 작은 경우에는, MOS 트랜지스터 10 및 12의 적어도 한쪽은 비도통상태에 있어, 저항소자 13에서 전압강하는 생기지 않기 때문에, 전압레벨 판정회로(112)의 출력신호 V14는 H 레벨이 되고, 차지펌프 제어회로(101)가, 반복신호 φ를 차지펌프회로(100)로 공급한다.
기준전압 발생회로(110)는, 저항소자 23 및 24에서 구성되는 저항분압회로이고, 노드 25에 생성되는 기준전압 V25는, 다음식 (3)으로 주어진다.
V25=
2·VTN+(R2·V1+R1·V2)/(R1+R2)…(3)
상기 식 (3)의 우변의 제1항은, MOS 트랜지스터 10 및 12의 임계치전압의 합과 같다. 따라서, 이들 MOS 트랜지스터 10 및 12의 임계치전압이 변동한 경우, 이 기준전압 V25에 포함되는 전압성분 2·VTN도 마찬가지로 변화되고, 이 MOS 트랜지스터 10 및 12의 임계치전압의 변동이 상쇄된다. 예를 들면, MOS 트랜지스터 10 및 12의 임계치전압 VTN이 증가한 경우, 상기 식 (3)의 우변 제1항도 동일한 값만큼 증가한다. 이 경우, MOS 트랜지스터 10 및 12의 게이트전극의 전압이, 그 임계치전압의 상승만큼 증가한다. 따라서, 이들 MOS 트랜지스터 10 및 12는, 임계치전압이 변동하지 않을 때의 임계치전압(목표 임계치전압)의 전위차이가 게이트-소스 사이에 생겼을 때에, 도통한다. 차지펌프회로(100)로부터 출력노드 9로 공급되는 전압 V9는, 다음식으로 주어진다.
V9=(R2·V1+R1·V2)/(R1+R2)…(4)
상기 식 (4)에 나타나는 바와 같이, 내부전압 V9의 전압레벨을 결정하는 파라미터에는, MOS 트랜지스터 10 및 12의 임계치전압성분은 포함되어 있지 않다. 즉, 차지펌프회로(100)가 생성하는 내부전압 V9는, 저항소자 23 및 24의 저항값 R1 및 R2와 전원회로 114 및 116의 생성하는 전압성분 V1 및 V2에 의해, 원하는 전압레벨로 설정할 수 있다.
통상, 전압 V1 및 V2는, 전원회로 114 및 116의 회로구성 및 사용가능한 전원전압레벨 등의 외부요인에 의해 결정된다. 저항소자 23 및 24의 저항값 R1 및 R2를 조정함으로써, 이 내부전압 V9를 원하는 전압레벨로 설정할 수 있다. 따라서, 이 내부전압 V9가, 예를 들면 DRAM에서 기판바이어스전압으로서 이용되는 경우에 있어서, 기판바이어스의 전압레벨이 임계치전압의 스텝으로 결정되는 경우에 비해, 보다 최적값으로 설정할 수 있다. 또한, TFT를 사용한 화상표시회로장치에 있어서도, 화소트랜지스터의 게이트를 정확히 구동할 수 있다.
특히, 이 차지펌프회로(100)가 출력하는 내부전압 V9를, -2·VTN의 전압레벨로 설정하는 경우에는, 기준전압 V25가 접지전압레벨이면 되며, 따라서, 다음식 (5)가 만족되도록, 저항값 R1 및 R2와, 전압 V1 및 V2를 설정하면 된다.
V9=(R2·V1+R1·V2)/(R1+R2)=-2·VTN…(5)
즉, 이 도 3에 나타내는 구성인 경우, 내부전압 V9로서, -2·VTN+Va의 전압레벨의 전압을 생성할 수 있고, 임계치전압 VTN의 변동의 영향을 상쇄하여, 원하는 전압레벨로 내부전압 V9를 설정할 수 있다.
이때, 이 차지펌프 제어회로(101)에 있어서 AND 회로(3) 대신에 NAND 회로가 사용되어도 된다. 차지펌프동작의 정지시에, 용량소자 5에 대하여 H 레벨의 신호를 공급하여, 노드 8을, 출력 MOS 트랜지스터 7을 역바이어스상태로 유지할 수 있어, 확실히 부전하공급동작을 정지시킬 수 있다.
[실시예 2]
도 4는, 본 발명의 실시예 2에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 4에 나타내는 내부전압 발생회로의 구성에서는, 전압레벨 판정회로(112)에서, MOS 트랜지스터 12와 차지펌프회로(100)의 출력노드 9의 사이에, 2개의 다이오드접속되는 MOS 트랜지스터 10a 및 10b가 직렬로 접속된다. 전원회로 114 및 116은 나타내고 있지 않지만, 각각, 전원노드 21 및 22에 대하여, 전압 V1+3·VTN 및 V2+3·VTN을 공급한다. 이 도 4에 나타내는 내부전압 발생회로의 다른 구성은, 도 3에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조부호를 부착하며, 그 상세설명은 생략한다.
이 도 4에 나타내는 내부전압 발생회로의 구성에서, 기준전압 V25는, 다음식으로 주어진다.
V25
=3·VTN+(R2·V1+R1·V2)/(R1+R2)…(6)
MOS 트랜지스터 10b는, 노드 11b와 출력노드 9의 사이에 임계치전압 VTN의 전압차이가 있을 때에 도통하여, 또한 MOS 트랜지스터 10a가, 노드 11a 및 11b의 사이에, 임계치전압 VTN의 전압차이가 생기면 도통한다. MOS 트랜지스터 12는, 노드 11a의 전압이, V25-VTN이 되면 도통한다. 이들 MOS 트랜지스터 10a, 10b 및 12가 모두 도통하면, 전류가 흐르고, 저항소자 13에서의 전압강하에 의해, 노드 14로부터의 전압 V14가 L 레벨로 설정된다. 따라서, 이 경우, 내부전압 V9는, V25-3·VTN의 전압레벨로 설정된다.
따라서, 이 경우에 있어서도, MOS 트랜지스터 10a, 10b 및 12의 각각의 임계치전압 VTN이 변동한 경우, 이 기준전압 발생회로 110이 발생하는 기준전압 V25에 포함되는 전압성분 3·VTN에 의해 그 변동이 상쇄된다.
이에 따라, 임계치전압의 변동을 받지 않고 안정하게 원하는 전압레벨로, 차지펌프회로(100)가 출력하는 출력전압 V9의 전압레벨을 설정할 수 있다. 이 도 4에 나타내는 내부전압 발생회로의 구성에서 내부전압 V9는 다음식 (7)로 표시된다.
V9=V25-3·VTN
=(R1·V2+R2·V1)/(R1+R2)…(7)
상기 식 (7)에 나타나는 바와 같이, 내부전압 V9는, 임계치전압 VTN과 독립한 전압이다. 따라서, 임계치전압의 변동의 영향을 받지 않고, 안정하게 원하는 전압레벨로 내부전압 V9를 설정할 수 있다.
이 도 4에 나타내는 내부전압 발생회로의 구성에서, 기준전압 V25가, 접지전 압레벨로 설정될 때에는, 상기 식 (7)로부터, 내부전압 V9의 전압레벨은, -3·VTN이 된다.
[변경예]
도 5는, 본 발명의 실시예 2의 변경예의 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 5에 나타내는 내부전압 발생회로에서는, 전압레벨 판정회로(112)에서, 노드 11a와 차지펌프회로(100)의 출력노드 9의 사이에, (n-1)개의 N채널 MOS 트랜지스터 10a-10n이 직렬로 접속된다. 이들 MOS 트랜지스터 10a-10n은, 각각, 게이트와 드레인이 상호접속된다. 이들 MOS 트랜지스터 10a-10n은, 각각, 다이오드모드로 동작하고, 도통시, 임계치전압 VTN의 전압강하를 생기게 해도 되고, 또한, 저항모드로 동작하여, 도통시, 그 온저항에 의해 전압강하를 생기게 해도 된다. MOS 트랜지스터 10a-10n이 모두 도통했을 때에, 노드 14로부터의 전압 V14가 AND 회로(3)에 의해 L 레벨이라고 판정되면 된다.
또한, 기준전압 발생회로(110)의 제1 전원노드 21로는, 전압 V1+n·VTN이 공급되고, 제2 전원노드 22로는, 전압 V2+n·VTN이 공급된다. 이 도 5에 나타내는 내부전압 발생회로의 다른 구성은, 도 4에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 5에 나타내는 내부전압 발생회로인 경우, 기준전압 발생회로(110)가 생성하는 기준전압 V25는, 다음식으로 주어진다.
V25=n·VTN+(R2·V1+R1·V2)/(R1+R2)…(8)
MOS 트랜지스터 10a-10n 및 12는, 내부전압 V9가 전압 V25-n·VTN이 되면 도 통하고, 노드 14의 전압 V14를 저하시켜, AND 회로(3)의 출력신호가 L 레벨이 되고, 차지펌프회로(100)의 펌프동작이 정지한다. 따라서, 내부전압 V9는, 다음식 (9)로 표시되는 전압레벨이 된다.
V9=V25-n·VTN=(R2·V1+R1·V2)/(R1+R2)…(9)
따라서, 이 도 5에 나타내는 내부전압 발생회로에서도, 저항소자 23및 24의 저항값 R1 및 R2를 조정함으로써, 원하는 전압레벨의 내부전압 V9를 생성할 수 있다. 이 기준전압 V25에는, 전압성분 n·VTN이 포함되어 있고, 따라서 MOS 트랜지스터 12 및 10a-10n에서의 임계치전압이 각각 변동해도, 그것들의 임계치전압의 변동은, 기준전압 V25에 포함되는 전압성분 n·VTN에 의해 상쇄되고, 임계치전압의 변동의 영향을 받지 않고 원하는 전압레벨로, 내부전압 V9의 전압레벨을 설정할 수 있다. 기준전압 V25를 접지전압으로 설정한 경우, 내부전압 V9는, -n·VTN의 전압레벨이 된다.
이상과 같이, 내부전압의 전압레벨검출에, 복수의 직렬접속되는 MOS 트랜지스터를 이용하는 경우, 기준전압으로서, 이들 복수의 MOS 트랜지스터의 임계치전압성분을 포함하는 전압을 생성함으로써, 임계치전압의 변동을 상쇄하여 원하는 전압레벨의 내부전압을 안정하게 생성할 수 있다.
[실시예 3]
도 6은, 본 발명의 실시예 3에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 6에 나타내는 내부전압 발생회로에서는, 전압레벨 판정회로(112)에서, 노드 11a와 노드 11b의 사이에, 다이오드접속 또는 저항접속되는 P채널 MOS 트랜지스터 10c가 접속된다. 또한, 기준전압 발생회로(110)에서, 제1 전원노드 21에는, 전압 V1+2·VTN+│VTP│가 공급되고, 제2 전원노드 23으로는, 전압 V2+2·VTN+│VTP│이 공급된다. 여기서, VTP는, P채널 MOS 트랜지스터 10c의 임계치전압을 나타낸다. 이 도 6에 나타내는 내부전압 발생회로의 다른 구성은, 도 4에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 6에 나타내는 전압레벨 판정회로(112)에서는, 노드 11a와 차지펌프회로(100)의 출력노드 9의 사이에는, VTN+│VTP│의 전압강하가 생겼을 때에, MOS 트랜지스터 10b 및 10c가 모두 도통한다. MOS 트랜지스터 12는, 기준전압 V25와 노드 11a의 전압의 차이가 VTN이 되면 도통한다. 이때에 전압레벨 판정회로(112)의 노드 14로부터의 출력전압 V14가 L 레벨이 되고, 차지펌프회로(100)의 차지펌프동작이 정지된다. 따라서, 내부전압 V9는, 다음식 (10)으로 표시되는 전압레벨이 된다.
V9=V25-2·VTN+│VTP│…(10)
기준전압 V25는, 다음식 (11)으로 주어진다.
V25=2·VTN+│VTP│+(R2·V1+R1·V2)/·(R1+R2)…(11)
상기 식 (11)에 나타나는 바와 같이, MOS 트랜지스터 10b 및 10c 및 12의 임계치전압 VTN 및 VTP가 변동한 경우, 그 임계치전압의 변동과 동일한 변동이, 기준전압 V25에 있어서도 생긴다. 따라서, 전압레벨 판정회로(112)에서, 이 내부전압 V9의 전압레벨 검출용의 MOS 트랜지스터 10b 및 10c 및 12의 임계치전압의 변동이 생겨도, 그 변동이 기준전압 V25에서 상쇄되고, 정확히, 내부전압 V9를, 이들 임계 치전압 VTP 및 VTN과 독립한 전압레벨로 설정할 수 있다.
P채널 MOS 트랜지스터 10c와 N채널 MOS 트랜지스터10b를 전압강하소자로서 이용하는 경우, 이들 임계치전압 VTP 및 VTN을 개개의 전압레벨로 설정할 수 있고, 보다 세밀하게, 내부전압 V9의 전압레벨을 설정할 수 있다. 특히, 기준전압 V25가, 접지전압레벨로 설정되는 경우에 있어서도, 이들 MOS 트랜지스터 10b 및 10c의 임계치전압 VTN 및 VTP를 적당한 값으로 설정함으로써, 원하는 전압레벨로, 이 내부전압 V9의 전압레벨을 설정할 수 있다.
이때, 이 도 6에 나타내는 내부전압 발생회로의 구성에서도, 전압레벨 판정회로(112)에서, MOS 트랜지스터 10b 및 12의 합계의 수가 n개이고, P채널 MOS 트랜지스터 10c의 수가 p개인 경우, 전원노드 21 및 22로는, 각각 V1+n·VTN+p·│VTP│ 및 V2+n·VTN+p·│VTP│의 전압이 공급된다.
이때, 전압레벨 판정회로(112)에서 전압강하소자로서 사용되는 P 및 N채널 MOS 트랜지스터의 접속순서는, 임의이다.
이상과 같이, 본 발명의 실시예 3에 따르면, 전압레벨 판정회로에서 전압강하소자로서 도전형이 다른 MOS 트랜지스터를 사용하고 있고, 이들 임계치전압을 개개로 설정할 수 있어, 내부전압의 전압레벨을 보다 상세하게 설정할 수 있다.
[실시예 4]
도 7은, 본 발명의 실시예 4에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 7에 나타내는 내부전압 발생회로에서는, 전압레벨 판정회로(112)에서, 노드 11과 차지펌프회로(100)의 출력노드 9의 사이에, 노드 11로부터 보아 순방향으로, d개의 다이오드소자 15가 직렬로 접속된다.
기준전압 발생회로(110)에서는, 제1 전원노드 21에, 전압 V1+VTN+d·VF가 공급되고, 또한 제2 전원노드 22로는, 전압 V2+VTN+d·VF가 공급된다. 여기서, VF는, 다이오드소자 15의 순방향 강하전압을 나타낸다.
이 도 7에 나타내는 내부전압 발생회로의 다른 구성은, 도 5에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 7에 나타내는 내부전압 발생회로의 구성에서는, 전압레벨 판정회로(112)에서, d개의 다이오드 15는, 노드 11과 출력노드 9의 전압차가, d·VF가 되면 도통한다. MOS 트랜지스터 12는, 게이트-소스 사이 전압이 VTN이 되면 도통한다. 따라서, 차지펌프회로(100)가 발생하는 내부전압 V9는, 다음식 (12)로 주어진다.
V9=V25-VTN-d·VF
=(R2·V1+R1·V2)/(R1+R2)…(12)
기준전압 V25가, 접지전압레벨로 설정되는 경우, 내부전압 V9의 전압레벨은, -VTN-d·VF로 공급된다.
이 전압레벨 판정회로(112)에서, 다이오드소자 15가 d개 직렬로 접속되는 경우에 있어서도, 이들 다이오드소자의 순방향 강하전압 및 MOS 트랜지스터 12의 임계치전압이 변동해도, 정확히, 그 임계치전압의 변동을 보상하여, 내부전압 V9를 원하는 전압레벨로 유지할 수 있다.
전압레벨 판정회로(112)에서, 다이오드소자 15를 전압강하소자로서 이용하는 경우, MOS 트랜지스터에 비해, 점유면적을 감소할 수 있다. 또한, 이 MOS 트랜지스터 12가, TFT로 구성되는 경우, 이 TFT와 동일농도로(폴리실리콘영역을 P형 영역, 소스/드레인영역을 N형 영역으로서) 용이하게 작성할 수 있다.
이때, 이 다이오드소자 15의 수 d는, 기준전압 V25가 접지전압레벨로 설정되고, 내부전압 V9가, 전압 -VTN-d·VF로 설정되는 경우에는, 이 내부전압 V9의 전압레벨에 따라 적당히 정해지면 된다. 또한, 전압 V1 및 V2의 이용가능한 전압레벨에 따라, 다이오드 15의 수가 적당히 정해지면 된다.
이때, 도 5 및 도 7에 나타내는 전압레벨 판정회로(112)를 조합하여, 검출용의 MOS 트랜지스터 12의 소스노드와 차지펌프회로(100)의 출력노드 9의 사이에, (n-1)의 N채널 MOS 트랜지스터와, d개의 다이오드소자 15가 직렬로 접속되는 경우에는, 제1 전원노드 21에는, 전압 V1+n·VTN+d·VF가 공급되고, 제2 전원노드 22에는, 전압 V2+n·VTN+d·VF가 공급된다.
[변경예]
도 8은, 본 발명의 실시예 4의 변경예의 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 8에 나타내는 내부전압 발생회로에서는, 전압레벨 판정회로(112)에서, 노드 11과 차지펌프회로(100)의 출력노드 9의 사이에, 전압강하 소자군 16이 설치된다. 이 전압강하 소자군 16은, 도통시, 전압 Vdrp의 전압강하를 노드 11 및 9의 사이에 생기게 한다. 기준전압 발생회로(110)에서, 전원노드 21로는, 전압 V1+VTN+Vdrp가 공급되고, 전원노드 22로는, 전압 V2+VTN+Vdrp가 공급 된다. 이 전압강하 소자군 16은, 다이오드접속되는 MOS 트랜지스터 및/또는 다이오드소자에서의 직렬체로 구성된다.
이 도 8에 나타내는 내부전압 발생회로의 다른 구성은, 도 1 내지 7에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 8에 나타내는 내부전압 발생회로의 구성에서는, 기준전압 V25는 다음식 (13)으로 공급된다.
V25
=VTN+Vdrp+(R1·V2+R2·V1)/(R1+R2)…(13)
MOS 트랜지스터 12는, 노드 11의 전압이, 전압 V25-VTN이 되면 도통하고, 차지펌프회로(100)의 차지펌프동작을, 차지펌프 제어회로(101)를 통해 정지시킨다. 따라서, 내부전압 V9는, 다음식 (14)로 표시된다.
V9=V25-VTN-Vdrp…(14)
기준전압 V25는, 전압강하 소자군 16에서의 강하전압 Vdrp를 전압성분 18로서 포함한다. 따라서, 이 내부전압 V9의 전압레벨을, 전압 V1 및 V2와 저항값 R1 및 R2의 값에 의해 결정되는 전압레벨로 설정할 수 있다. 따라서, 전압강하 소자군 16에 의해, 내부전압 V9의 전압레벨을 대부분 설정하고, 저항값 R1 및 R2를 사용하여, 이 내부전압 V9의 전압레벨을 세밀하게 조정함으로써, 원하는 전압레벨의 내부전압을 생성할 수 있다.
이때, 전압강하 소자군 16에 포함되는 전압강하소자는, 도통시 다이오드모드 로 동작하고, 임계치전압 또는 PN접합 빌트인전압(순방향 강하전압)의 전압강하를 생기게 한다. 그렇지만, 이 전압강하 소자군 16에 포함되는 소자는, 임계치전압 또는 순방향 강하전압의 전압차가 생겼을 때에 도통하여, 전류를 흐르게 하는 경로를 형성하고, 그 강하전압이, 임계치전압 또는 순방향 강하전압과 다른 전압레벨이어도 된다. 즉, 이 전압강하 소자군 16에서 포함되는 소자가, 저항모드로 동작해도 된다.
이상과 같이, 본 발명의 실시예 4에 따르면, 내부전압의 전압레벨을 검출하기 위한 전압강하소자로서, MOS 트랜지스터 이외의 소자를 사용해도, 기준전압에 있어서, 그 전압강하소자의 전압강하성분을 포함시킴으로써 안정하게, 원하는 전압레벨의 내부전압을 생성할 수 있다.
[실시예 5]
도 9는, 본 발명의 실시예 5에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 9에 나타내는 내부전압 발생회로에서, 도 5에 나타내는 내부전압 발생회로에서, 다이오드접속 또는 저항접속된 N채널 MOS 트랜지스터 10a-10n의 수가 0개이고, 또한 기준전압 발생회로(110)의 전원노드 21의 전압이 VTN, 즉 V1=0V인 경우의, 전원회로 114 및 116의 구성을 나타낸다. 차지펌프회로(100) 및 차지펌프 제어회로(101)의 구성 및 동작은, 먼저 실시예 1 내지 4에 나타내는 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
전원회로 114는, 주전원노드 2와 노드 33의 사이에 접속되는 고저항의 저항소자 31과, 노드 33과 접지노드의 사이에 직렬로 접속되는 각각이 다이오드접속되 는 N채널 MOS 트랜지스터 30 및 29와, 주전원노드 2와 전원노드 21의 사이에 접속되고 또한 그 게이트가 노드 33에 접속되는 N채널 MOS 트랜지스터 28을 포함한다.
MOS 트랜지스터 29 및 30의 온저항은, 저항소자 31의 저항값에 비해 매우 작다. 따라서, 이들 MOS 트랜지스터 30 및 29는, 다이오드모드로 동작하고, 각각의 임계치전압 VTN의 전압강하를 생기게 한다. 이 조건 하에서는, 노드 33의 전압은, 2·VTN이 된다.
MOS 트랜지스터 28은, 그 게이트전위가 드레인전위 VDD보다도 낮기 때문에, 소프폴로어모드로 동작하고, 제1 전원노드 21에, 전압 2·VTN-VTN=VTN의 전압을 공급한다. 여기서, 내부전압 발생회로에서 사용되는 N채널 MOS 트랜지스터의 임계치전압은, 전부 VTN으로 한다.
전원회로 116은, 부전위 공급노드 26과 전원노드 22의 사이에 접속되는 N채널 MOS 트랜지스터 27을 포함한다. 이 N채널 MOS 트랜지스터 27은, 그 게이트가, 제2 전원노드 22에 접속되고, 다이오드로 동작하며, 임계치전압 VTN의 전압강하를 생기게 한다. 따라서, 제2 전원노드 22로는, 전압 V2+VTN이 공급된다. 여기서, 전원노드 26으로는, 부전압 V2가 공급된다. 이 부전압 V2는, 외부에서 공급되어도 되며, 또한 내부에서 다른 부전압 발생회로를 사용하여 내부에서 생성되어도 된다.
이 도 9에 나타내는 내부전압 발생회로인 경우, 기준전압 V25는, 다음식 (15)로 주어진다.
V25=2·VTN+(R1·V2)/(R1+R2)…(15)
따라서, 저항값 R1 및 R2의 값을 적당한 값으로 설정함으로써, 기준전압 V25 의 전압레벨을 원하는 전압레벨로 설정할 수 있다. 또한, 기준전압 V25에 포함되는 전압성분 VTN은, 전압레벨 판정회로(112)에서의 MOS 트랜지스터 12의 임계치전압 VTN에 의해 상쇄되고, 내부전압 V9를, 전압 R1·V2/(R1+R2)의 전압레벨로 설정할 수 있다.
이상과 같이, 본 발명의 실시예 5에 따르면, 다이오드모드로 동작하는 MOS 트랜지스터의 임계치전압의 전압강하를 이용하여, 기준전압 발생회로에 대한 전원전압을 생성하고 있어, 정확히 내부전압레벨 검출용의 MOS 트랜지스터의 임계치전압성분을 포함하는 전압을 기준전압 발생회로에 대한 전원전압으로서 공급할 수 있다.
[실시예 6]
도 10은, 본 발명의 실시예 6에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 10에 나타내는 내부전압 발생회로는, 전원회로 116의 구성을 제외하고, 도 9에 나타내는 내부전압 발생회로의 구성과 동일하며, 도 10에 나타내는 전원회로 114, 기준전압 발생회로(110), 전압레벨 판정회로(112), 차지펌프 제어회로(101) 및 차지펌프회로(100)의, 도 9에 나타내는 회로구성과 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
도 10에서, 전원회로 116은, 노드 34에 공급되는 반복신호 φA에 따라 노드 38로 전하를 공급하는 용량소자 36과, 노드 35에 공급되는 반복신호 ZφA에 따라 노드 41로 전하를 공급하는 용량소자 39와, 노드 38과 접지노드의 사이에 접속되어 또한 그 게이트가 노드 41에 접속되는 P채널 MOS 트랜지스터 37과, 노드 41과 접지노드의 사이에 접속되어 또한 그 게이트가 노드 38에 접속되는 P채널 MOS 트랜지스터 40과, 기준전압 발생회로(110)의 제2 전원노드 22와 노드 38의 사이에 접속되어 또한 그 게이트가 제2 전원노드 22에 접속되는 N채널 MOS 트랜지스터 27을포함한다.
노드 34 및 35로 각각 공급되는 반복신호 φA 및 ZφA는, 진폭이 │V2│의 서로 상보인 신호이다.
도 11은, 이 도 10에 나타내는 전원회로 116의 동작을 나타내는 타이밍도이다. 이하, 도 11을 참조하여, 도 10에 나타내는 전원회로 116의 동작에 대하여 설명한다.
반복신호 φA가 H 레벨로 상승되면, 용량소자 36의 차지펌프동작에 의해, 노드 38의 전압레벨이 상승한다. 이때, 노드 35로 공급되는 반복신호 ZφA가, L 레벨로 하강하기 때문에, 노드 41로부터 용량소자 39에 의해 전하가 인출되고, 노드 41의 전압레벨이 저하한다. 따라서, 노드 38의 전압레벨이, 접지전압 이상이면, MOS 트랜지스터 40은 오프상태, MOS 트랜지스터 37이 온상태가 되어, 이 MOS 트랜지스터 37에 의해, 노드 38이, 접지전압레벨로 프리차지된다(노드 41의 전압은 부전압). 노드 38이 접지전압레벨로 프리차지되어도, 노드 41은 부전압레벨이고, MOS 트랜지스터 40은, 게이트 및 소스가 동일한 접지전압레벨이고, 오프상태를 유지한다.
이때, 제2 전원노드 22의 전압레벨이, MOS 트랜지스터의 임계치전압 VTN보다 낮은 경우에는, MOS 트랜지스터 27은, 역바이어스상태가 되고, 비도통상태를 유지 한다.
반복신호 φA가 L 레벨로 하강하고, 또한 반복신호 ZφA가 H 레벨로 상승되면 노드 38로부터 용량소자 36의 차지펌프동작에 의해 전하가 인출되고, 노드 38의 전압레벨이, 부전압 V2의 레벨에까지 저하한다. 한편, 노드 41은, 용량소자 39의 차지펌프동작에 의해, 그 전압레벨이 상승한다. MOS 트랜지스터 40이, 노드 38의 부전압에 의해 온상태가 되고, 노드 41을 접지전압레벨로 프리차지한다. 따라서, MOS 트랜지스터 37이 오프상태가 되고, 노드 38은, 부전압 V2의 전압레벨을 유지한다. 노드 38의 전압레벨이, 제2 전원노드의 전압보다도 MOS 트랜지스터 27의 임계치전압 VTN 낮을 때에는, MOS 트랜지스터 27이 도통하고, 제2 전원노드 22로부터 정전하를 노드 38로 전달하여, 제2 전원노드 22의 전압레벨을 저하시킨다.
이후, 이 동작을 반복함으로써, 노드 38은, 정상상태시, 접지전압과 부전압 V2의 사이에서 변화된다. MOS 트랜지스터 27은, 이 노드 37의 전압레벨이 부전압 V2일 때, 제2 전원노드 22에 전압 V2+VTN을 전달한다.
이 반복신호 φA의 반사이클마다, MOS 트랜지스터 27이, 전원노드 22로 부전하를 공급하는 동작은, 차지펌프회로(100)의 출력노드 9에 전하를 공급하는 동작과 동일하다. 따라서, 기준전압 발생회로(110)의 제2 전원노드 22로, 전압 V2+VTN의 전압을 공급할 수 있다. 이에 따라, 이 내부전압 V9를 이용하는 반도체장치 내에서, 부전압 V2를 생성하여, 원하는 전압레벨의 내부전압 V9를 생성할 수 있다.
이때, 반복신호 φA 및 ZφA의 진폭은, │V2│이다. 이 경우, 외부전원전압 VDD를 강압하여 전압 │V2│를 생성하고, 이 강압전압 │V2│를 반복신호 φ를 수 신하는 버퍼회로로 동작전원전압으로서 공급한다. 이에 따라, 진폭 VDD의 반복신호 φ로부터, 진폭 │V2│의 반복신호 φA 및 ZφA를 생성할 수 있다. 단, 이 경우, 조건으로서, 진폭 │V2│는, 전원전압 VDD 이하인 것이 요구된다.
또한, 이 내부전압 V9를 이용하는 반도체장치가, 클록신호에 동기하여 동작하는 회로장치인 경우, 반복신호 φ로서는, 외부로부터의 클록신호를 사용하면 된다. 또한 이것 대신에, 내부에서, 발진회로를 사용하여 반복신호 φ가 생성되어도 된다.
이때, 도 10에 나타내는 전원회로 116에 포함되는 부전압을 생성하는 차지펌프회로의 구성은 단순한 일례이고, 다른 구성의 부전압 발생회로가 사용되어도 된다.
또한, 전압레벨 판정회로(112)에서, 기준전압과 내부전압 V9와의 차이가 임계치전압 VTN으로 설정되어 있다. 그렇지만, 이 기준전압 V25와 내부전압 V9와의 차이가, Vdrp+VTN인 경우, 전원회로 114에서, MOS 트랜지스터 29와 접지노드의 사이에 전압 Vdrp의 전압강하를 생기게 하는 전압강하회로를 접속하고, 또한, 전원회로 116에서, MOS 트랜지스터 27과 직렬로 전압 Vdrp의 전압강하를 생기게 하는 전압강하회로를 접속함으로써, 전압레벨 판정회로(112)에서의 전압강하에 따른 전압을, 기준전압 발생회로(110)에 대한 전원전압으로서 생성할 수 있다.
이상과 같이, 본 발명의 실시예 6에 따르면, 부전압 V2를, 회로장치 내부에서 생성하도록 구성하고 있고, 원하는 전압레벨의 전압 V2를 생성할 수 있다.
[실시예 7]
도 12는, 본 발명의 실시예 7에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 12에 나타내는 내부전압 발생회로의 구성에서는, 전압레벨 판정회로(112)에서, MOS 트랜지스터 12와 차지펌프회로(100)의 출력노드 9의 사이에, 다이오드접속 또는 저항접속되는 P채널 MOS 트랜지스터 10c가 접속된다.
전원회로 114에서는, 이 MOS 트랜지스터 10c의 접속에 의해, MOS 트랜지스터 29와 접지노드의 사이에, 다이오드접속되는 P채널 MOS 트랜지스터 45가 더 설치된다. 또한, 전원회로 116에서도, MOS 트랜지스터 27과 전원노드 22의 사이에, 다이오드접속되는 P채널 MOS 트랜지스터 43이 설치된다. 이 도 12에 나타내는 내부전압 발생회로의 다른 구성은, 도 10에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
MOS 트랜지스터 10c는, 게이트-소스 사이 전압이, VTP가 되면 도통하고, MOS 트랜지스터 45 및 43은, 도통시, │VTP│의 전압강하를 생기게 한다. 따라서, 이 전원회로 114에서는, 노드 33의 전압은, 2·VTN+│VTP│가 되고, 따라서, 제1 전원노드 21의 전압은, MOS 트랜지스터 28의 소스폴로어 동작에 의해, VTN+│VTP│가 된다.
또한, 전원회로 116에서는, MOS 트랜지스터 43 및 27에 의해, 전압 VTN+│VTP│의 전압강하가 생기기 때문에, 제2 전원노드 22의 전압은, V2+VTN+│VTP│가 된다. 기준전압 발생회로(110)에서의 기준전압 V25는, 따라서, 그 전압성분으로서, VTN+│VTP│를 포함한다.
이 도 12에 나타내는 바와 같이, 전압레벨 판정회로(112)에서, 게이트 및 드 레인이 상호접속되는 P채널 MOS 트랜지스터 10c가 사용되는 경우, 전원회로 116 및 114 각각에 있어서, 마찬가지로, 다이오드접속된 P채널 MOS 트랜지스터 43 및 45를 추가함으로써, 이 MOS 트랜지스터 10c의 임계치전압 VTP의 변동을 억제할 수 있는 기준전압 V25를 생성할 수 있다. 따라서, 원하는 전압레벨로, 내부전압 V9를 설정할 수 있다.
[변경예]
도 13은, 본 발명의 실시예 7의 변경예를 나타내는 도면이다. 이 도 13에 나타내는 내부전압 발생회로는, 도 10에 나타내는 내부전압 발생회로와 이하의 점이, 그 구성이 다르다. 즉, 전압레벨 판정회로(112)에서, MOS 트랜지스터 12의 소스노드와 차지펌프회로(100)의 출력노드 9의 사이에 도통시, 전압 Vdrp의 전압강하를 생기게 하는 전압강하 소자군 46이 설치된다. 전원회로 114에서는, 마찬가지로, 노드 32와 접지노드의 사이에, 전압 Vdrp의 전압강하를 생기게 하는 전압강하 소자군 47이 접속된다. 전원회로 116에서, 전원노드 22와 노드 38의 사이에, 도통시, 전압 Vdrp의 전압강하 24를 생기게 하는 전압강하 소자군 49가 접속된다. 이들 전압강하 소자군 46, 47 및 49의 각각은, 다이오드접속되는 MOS 트랜지스터 및/또는 다이오드소자의 직렬체를 포함한다. 이들 전압강하 소자군 46, 47 및 49는, 내부에서의 소자의 배열순서를 제외하고 동일한 회로구성을 갖는다.
이 도 13에 나타내는 내부전압 발생회로의 다른 구성은, 도 10에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 상세설명은 생략한다.
이 도 13에 나타내는 전원회로 114에서는, 노드 33에, 전압 2·VTN+Vdrp가 생성되고, 따라서 전원노드 21에는, 전압 VTN+Vdrp의 전압이 생성된다. 또한, 전원노드 22에는, 전압 V2+Vdrp가 생성된다. 따라서, 이 전압레벨 판정회로(112)에서, 전압강하 소자군 46이 접속되어 있고, 도통시, 전압 Vdrp의 전압강하를 생기게 하는 경우, 전압강하 소자군 46과 동일구성의 전압강하 소자군 47 및 49를 이용함으로써, 이 전압강하 소자군 46에 포함되는 전압강하소자의 임계치전압 또는 순방향 강하전압의 변동의 영향을 억제하여, 내부전압 V9를 원하는 전압레벨로 설정할 수 있다.
이때, 이 전압강하 소자군 46, 47 및 49에서는, MOS 트랜지스터 및 전압강하 소자군의 배열순서는 임의이다.
이때, 전술한 구성에서, 전압레벨 판정회로(112)에서의 전압강하 소자군 46은, MOS 트랜지스터 12의 소스노드와 차지펌프회로(100)의 출력노드 9의 사이의 전압이, Vdrp가 되면 도통하여 저항모드로 동작해도 된다. 전압레벨 판정회로(112)에서, 전압강하 소자군 46과 MOS 트랜지스터 12가 모두 도통상태가 되었을 때에 노드 14의 전압레벨이, AND 회로(3)에 의해 L 레벨이라고 판정되면 된다.
이상과 같이, 본 발명의 실시예 7에 따르면, 전압레벨 판정회로(112)에서의 전압강하와 동일한 전압강하가 생기도록 전원회로에서 동일한 구성의 전압강하회로를 배치하고 있고, 전압레벨 판정회로(112)에서의 전압강하를 생기게 하는 회로의 구성에 관계없이, 정확히 그 임계치전압 등의 영향을 상쇄하여 원하는 전압레벨의 내부전압을 생성할 수 있다.
[실시예 8]
도 14는, 본 발명의 실시예 8에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 14에 나타내는 내부전압 발생회로는, 노드 54에 공급되는 반복신호에 따라 차지펌프동작을 행하여 출력노드 59에 전원전압 VDD보다도 높은 승압전압 V59를 생성하는 차지펌프회로(200)와, 기준전압 V75를 생성하는 기준전압 발생회로(210)와, 이 기준전압 V75와 승압전압 V59의 차이에 따라, 승압전압 V59의 전압레벨이 소정전압레벨 이상인지를 판정하는 전압레벨 판정회로(212)와, 전압레벨 판정회로(212)의 판정결과에 따라, 클록입력노드(1)에 공급되는 반복신호 φ를 선택적으로 차지펌프1회로(200)로 노드 54를 통해 공급하는 차지펌프 제어회로(201)를 포함한다.
차지펌프회로(200)는, 노드 54와 노드 58의 사이에 접속되는 용량소자 55와, 주전원노드 2와 노드 58의 사이에 접속되어 또한 그 게이트가 노드 58에 접속되는 P채널 MOS 트랜지스터 56과, 노드 58과 출력노드 59의 사이에 접속되어 또한 그 게이트가 출력노드 59에 접속되는 P채널 MOS 트랜지스터 57을 포함한다.
이 차지펌프회로(200)에서는, 노드 54로 반복신호가 공급될 때, 용량소자 55의 차지펌프동작에 의해, 노드 58의 전압레벨을 변화시킨다. 노드 58은, 다이오드접속된 P채널 MOS 트랜지스터 56을 통해 전원노드 2에 결합된다. 따라서, 이 MOS 트랜지스터 56은, 노드 58의 하한전압을 전압 VDD-│VTP│의 전압레벨로 램프한다. 따라서, 노드 54를 통해 공급되는 반복신호의 진폭이, 전원전압 VDD인 경우, 노드 58은, 전압 2·VDD-│VTP│와 전압 VDD-│VTP│의 사이에서 변화된다. MOS 트랜지스터 57이 다이오드로서 기능하기 때문에, 노드 58과 출력노드 59의 사이에는, 전압 │VTP│의 전압강하가 생긴다. 따라서, 이 차지펌프회로(200)는, 최대, 다음식 (16)으로 표시되는 전압 V59를 발생하는 능력을 갖는다.
V59=2·VDD-2│VTP│…(16)
기준전압 발생회로(210)는, 전원노드 71 및 72의 사이에 직렬로 접속되는 저항소자 73 및 74를 포함한다. 전원노드 71로는, 전압 V3-2·│VTP│가 공급되고, 전원노드 72로는, 전압 V4-2·│VTP│가 공급된다. 저항소자 73 및 74는, 저항값 R3 및 R4를 각각 갖는다. 이들 저항소자 73 및 74의 사이의 접속노드 75로부터, 기준전압 V75가 생성된다.
이 기준전압 발생회로(210)는, 전원노드 71 및 72의 전압을 저항분할하여 기준전압 V75를 생성한다. 따라서, 기준전압 V75는, 다음식 (17)로 표시된다.
V75=-2·│VTP│+(R4·V3+R3·V4)/(R3+R4)…(17)
따라서, 이 기준전압 발생회로(210)에서, 저항소자 73 및 74의 저항값 R3 및 R4 및 전압 V1 및 V2의 전압레벨을 적당히 설정함으로써, 임계치전압 VTP로 규정되지 않은 원하는 전압레벨의 기준전압 V75를 생성할 수 있다.
전압레벨 판정회로(212)는, 차지펌프회로(200)의 출력노드와 노드 61의 사이에 접속되어 또한 그 게이트가 노드 61에 접속되는 P채널 MOS 트랜지스터 60과, 노드 61과 노드 64의 사이에 접속되어 또한 그 게이트에 기준전압 V75를 수신하는 P채널 MOS 트랜지스터 62와, 노드 64와 접지노드의 사이에 접속되는 고저항의 저항소자 63을 포함한다. MOS 트랜지스터 60 및 62는, 각각 임계치전압 VTP를 갖는다.
MOS 트랜지스터 60 및 62의 온저항은, 저항소자 63의 저항값에 비해 충분히 작은 값으로 설정된다. MOS 트랜지스터 60이, 다이오드모드로 동작하고, 도통시, 전압 │VTP│의 전압강하를 생기게 한다.
이것 대신에, MOS 트랜지스터 60 및 62의 온저항이 비교적 높게 설정되어, MOS 트랜지스터 60이 저항모드로 동작해도 된다. 이 저항모드로 동작하는 경우에 있어서도, MOS 트랜지스터 60 및 62는, 게이트-소스 사이 전압이 임계치전압 VTP 이하가 되면 도통한다.
MOS 트랜지스터 62는, 노드 61의 전압이 기준전압 V75보다도, │VTP│ 높을 때에, 도통한다. 따라서, 이 승압전압 V59가, 기준전압 V75보다도, 2·│VTP│ 높아지면, 이들 MOS 트랜지스터 60 및 62가 도통하여, 저항소자 63에 전류를 공급하고, 노드 64의 전압 V64의 레벨이 H 레벨이 된다. MOS 트랜지스터 60 및 62의 적어도 한쪽이 비도통상태일 때에는, 저항소자 63으로는 전류는 공급되지 않기 때문에, 이 노드 64는, 저항소자 63에 의해 접지전압레벨로 유지된다.
차지펌프 제어회로(201)는, 클록입력노드(1)에 공급되는 반복신호 φ와, 전압레벨 판정회로(212)로부터의 노드 64 상의 전압 V64를 수신하는 OR 회로 53을 포함한다. 이 OR 회로 53의 출력신호가, 노드 54를 통해, 차지펌프회로(200)의 용량소자 55로 공급된다. 노드 64의 전압 V64가, 승압전압 레벨판정결과 지시신호로서 사용된다.
승압전압 V59가, 전압 V75+2·│VTP│보다도 높은 전압레벨일 때에는, 이 전압레벨 판정회로(212)의 출력신호(노드 64의 전압 V64)가 H 레벨이 되고, 따라서 OR 회로 53의 출력신호가 H 레벨로 고정된다. 따라서, 차지펌프회로(200)에서의 차지펌프동작이 정지된다. 차지펌프회로(200)에서, 노드 58의 전압과 출력노드 59의 승압전압 V59의 전압차이가 │VTP│일 때에는, MOS 트랜지스터 57이 비도통상태가 되고, 출력노드 59로의 정전하 공급동작이 정지된다.
한편, 승압전압 V59가, 전압 V75+2·│VTP│ 이하일 때에는, 전압레벨 판정회로(212)의 출력신호(전압 V64)는, L 레벨이고, 이 OR 회로 53은, 반복신호 φ를 노드 54를 통해, 차지펌프회로(200)의 용량소자 55로 공급한다.
따라서, 이 도 14에 나타내는 내부전압 발생회로는, 승압전압 V59로서, 전압 V75+2·│VTP│의 전압레벨을 생성한다. 기준전압 V75는, 그 전압성분으로서, -2·│VTP│의 전압성분을 포함하고 있다. 따라서, 승압전압 V59는, 임계치전압 VTP와 독립적으로, 저항소자 73 및 74가 갖는 저항값 R3 및 R4와 전압 V3 및 V4로 결정되는 전압레벨로 설정된다. 즉, 이 승압전압 V59는, 그 전압레벨이 다음식 (18)로 표시된다.
V59=(R4·V3+R3·V4)/(R3+R4)…(18)
따라서, 이 도 14에 나타내는 바와 같이, 전원전압 VDD보다도 높은 승압전압 V59를 생성하는 경우에 있어서도, 전압레벨검출로, MOS 트랜지스터 60 및 62를 사용해도, 그 임계치전압의 변동의 영향을 받지 않고, 일정한 전압레벨로, 이 승압전압 V59를 유지할 수 있다. 또한, 저항소자 73 및 74의 저항값 R3 및 R4를 적당한 값으로 설정함으로써, 원하는 전압레벨로 승압전압 V59를 설정할 수 있다. 특히, 이 기준전압 V75를, 전원전압 VDD 레벨로 설정한 경우, 승압전압 V59를, 전압 2· │VTP│+VDD의 전압레벨로 정확히 설정할 수 있다.
이때, 이 차지펌프 제어회로(201)에 있어서, 차지펌프회로(200)의 차지펌프동작을 정지시킬 때, 그 출력신호가 L 레벨로 고정되어도 된다. 이 경우, OR 회로 53 대신에, NOR 회로가 사용된다. 이 구성의 경우, 승압전압 V59가, 소정의 전압레벨보다도 높아졌을 때에, 노드 58을, 전압 VDD-│VTP│로 설정하여, MOS 트랜지스터 57로부터 출력노드 59로의 정전하의 공급을 방지할 수 있고, 확실히, 승압전압 V59의 승압동작을 정지시킬 수 있다.
이때, 검출용의 MOS 트랜지스터 60 및 62는, 이 내부전압 발생회로가, 저온폴리실리콘 TFT 회로를 포함하는 화상표시회로에서 사용되는 경우, 마찬가지로, TFT로 구성된다.
[실시예 9]
도 15는, 본 발명의 실시예 9에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 15에 나타내는 내부전압 발생회로는, 이하의 점에서, 도 14에 나타내는 내부전압 발생회로와, 그 구성이 다르다. 즉, 전압레벨 판정회로(212)에서, MOS 트랜지스터 62의 소스노드 61과 차지펌프회로(200)의 출력노드 59의 사이에, 다이오드접속 또는 저항접속되는 P채널 MOS 트랜지스터 60a-60p가 직렬로 접속된다. 이들 MOS 트랜지스터 60a-60p는, 합계(p-1) 설치되고, 각각 임계치전압 VTP를 갖는다.
기준전압 발생회로(210)에서, 전원노드 71에, 전압 V3-p·│VTP│가 공급되고, 전원노드 72에, 전압 V4-p·│VTP│가 공급된다. 이 도 15에 나타내는 내부전압 발생회로의 다른 구성은, 도 14에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 15에 나타내는 내부전압 발생회로에서는, 승압전압 V59가, 기준전압 V75보다도, p·│VTP│ 이상의 전압레벨이 되면, MOS 트랜지스터 60a-60p 및 62가 전부 도통하고, 노드 64의 신호가, H 레벨이 되고, 차지펌프 제어회로(201)를 통해 차지펌프회로(200)의 차지펌프동작이 정지된다. 기준전압 V75는, 다음식 (19)로 표시되는 전압레벨을 갖는다.
V75=-p·│VTP│+(R3·V4+R4·V3)/(R3+R4)…(19)
따라서, 이 승압전압 V59의 전압레벨로서, 도면 14에 나타내는 내부전압 발생회로와 마찬가지로 다음식 (20)으로 표시되는 전압레벨로 설정할 수 있다.
V59=(V3·V4+R4·V3)/(R3+R4)…(20)
따라서, 이러한 MOS 트랜지스터의 임계치전압 VTP를 이용하여, 전압레벨을 판정하는 경우에 있어서도, 정확히, 그 임계치전압 VTP의 변동의 영향을 받지 않고, 또한, 임계치전압 VTP의 전압레벨에 의존하지 않고, 승압전압 V59의 전압레벨을 원하는 전압레벨로 설정할 수 있다. 특히, 기준전압 V75가, 전원전압 VDD로 설정되는 경우, 승압전압 V59를, VDD+p·│VTP│의 전압레벨로 설정할 수 있다. 이 경우에 있어서도, MOS 트랜지스터 62 및 60a-60p의 임계치전압의 변동성분은 이미 기준전압 V75에 의해 보상되어 있고, 정확히, 원하는 전압레벨의 승압전압을 생성할 수 있다.
저항소자 73 및 74의 저항값 R3 및 R4의 저항비 및 전압 V3 및 V4에 대하여 제한이 존재하는 경우에 있어서도, 이 MOS 트랜지스터 60a-60p를 이용하여 원하는 전압레벨에 가까운 전압레벨로 승압전압의 레벨을 설정한 후, 저항소자 73 및 74를 사용하여 미조정을 하고, 승압전압 V59를 원하는 전압레벨로 정확히 설정할 수 있다.
이때, 직렬접속되는 MOS 트랜지스터 60a-60p의 수 (P-1)은, 이 1 이상의 수이면 되며, 승압전압 V59의 전압레벨에 따라 적당한 수로 정해진다.
이상과 같이, 복수의 MOS 트랜지스터가 직렬로 접속되어 승압전압을 강압하여, 승압전압의 레벨검출을 행하는 구성에서도, 이들 강압용의 MOS 트랜지스터와 같은 전압강하의 성분을 갖는 기준전압을 저항분할에 의해 생성함으로써, 원하는 전압레벨의 승압전압을 임계치전압의 영향을 받지 않고 정확히 생성할 수 있다.
[실시예 10]
도 16은, 본 발명의 실시예 10에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 16에 나타내는 내부전압 발생회로는, 이하의 점에서, 도 14에 나타내는 내부전압 발생회로와 그 구성이 다르다. 즉, 전압레벨 판정회로(212)에서, 다이오드접속 또는 저항접속된 P채널 MOS 트랜지스터 60과 차지펌프회로(200)의 출력노드 59의 사이에, 다이오드접속 또는 저항접속된 N채널 MOS 트랜지스터 65가 더 접속된다.
기준전압 발생회로(210)에서, 전원노드 71에, 전압 V3-VTN-2·│VTP│가 공급된다. 마찬가지로 전원노드 72에, 전압 V4-VTN-2·│VTP│가 공급된다. 이 도 16에 나타내는 내부전압 발생회로의 다른 구성은, 도 14에 나타내는 내부전압 발생회 로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
도 16에 나타내는 내부전압 발생회로의 구성에서, 승압전압 V59와 기준전압 V75의 전압차이가, VTN+2·│VTP│가 되면, MOS 트랜지스터 65, 60 및 62가 전부 도통하고, 노드 64의 전압레벨이 H 레벨이 된다. 따라서, 차지펌프회로(201)의 출력신호가 H 레벨로 고정되고, 차지펌프회로(200)의 차지펌프동작이 정지된다.
기준전압 V75로서, 전압 V3 및 V4를, 저항소자 73 및 74의 저항값 R3 및 R4로 저항분할한 전압레벨로부터, 전압 VTN+2·│VTP│ 낮은 전압레벨의 전압을 생성한다. 이 전압 VTN+2·│VTP│는, 전압레벨 판정회로(212)에서의 승압전압 V59에 대한 전압강하와 같다. 따라서, 승압전압 V59를, 전압 V3 및 V4를, 저항값 R3 및 R4로 저항분할한 전압레벨로 설정할 수 있고, 임계치전압의 영향을 받지 않고, 원하는 전압레벨로, 승압전압 V59를 설정할 수 있다.
특히, 임계치전압 VTN 및 VTP는, 개개로 그것들의 전압레벨을 설정할 수 있고, 전압 V3 및 V4 및 저항값 R3 및 R4에, 외부요인에 의해 제한이 생기는 경우에 있어서도, 원하는 전압레벨의 승압전압을 안정하게 생성할 수 있다.
이때, 이 기준전압 V75가, 전원전압 VDD로 설정되는 경우에는, 승압전압 V39는, 전압 VDD+2·│VTP│+VTN의 전압레벨로 유지된다.
이때, 다이오드접속 또는 저항접속되는 N채널 MOS 트랜지스터가 n개 설치되고, 또한 다이오드접속 또는 저항접속되는 P채널 MOS 트랜지스터가, (p-1)개 설치되는 경우에는, 전원노드 71 및 72의 전압은, 각각 다음식 (21) 및 (22)로 주어진 다.
V71=V3-n·VTN-p·│VTP│…(21)
V72=V4-n·VTN-p·│VTP│…(22)
차지펌프회로(200)의 출력노드 59와 검출용의 MOS 트랜지스터 62의 사이의 전압강하량에 따라, 최적의 전압레벨로, 기준전압 V75의 전압레벨을 설정할 수 있다.
이때, 기준전압 V75를, 전원전압 VDD 레벨로 설정한 경우, 승압전압 V59로서, VDD+n·VTN+p·│VTP│의 전압레벨의 전압을 얻을 수 있다.
이상과 같이, 본 발명의 실시예 10에 따르면, P 및 N채널 MOS 트랜지스터를 직렬로 승압전압의 전압강하를 위해 접속하고 있고, 전압강하량을 개개의 임계치전압에 의해 조정할 수 있으며, 승압전압의 전압레벨을 원하는 전압레벨로 정확히 설정할 수 있다. 또한, 이 구성에서도, 기준전압으로서, 이 승압전압의 강하량에 대응하는 전압성분을 포함하도록 하고 있어, 임계치전압의 변동을 정확히 상쇄하여 원하는 전압레벨의 승압전압을 생성할 수 있다.
[실시예 11]
도 17은, 본 발명의 실시예 11에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 17에 나타내는 내부전압 발생회로에서는, 차지펌프회로(200)의 출력노드 59와 전압레벨 판정회로(212)의 MOS 트랜지스터 62의 소스 노드의 사이에, 출력노드 59로부터 보아 순방향으로, 다이오드소자 66이 d개 직렬로 접속된다. 이들 다이오드소자 66의 각각은, 각각 순방향 강하전압 VF를 갖는다.
기준전압 발생회로(210)의 전원노드 71에는, 전압 V3-│VTP│-d·VF가 공급되고, 전원노드 72에는, 전압 V4-│VTP│-d·VF가 공급된다. 이 도 17에 나타내는 내부전압 발생회로의 다른 구성은, 도 16에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 17에 나타내는 내부전압 발생회로의 구성에서는, 기준전압 V75는, 다음식 (23)으로 공급된다.
V75=-│VTP│-d·VF
+(R3·V4+R4·V3)/(R3+R4)…(23)
d개의 다이오드소자에 있어서, 전압 d·VF의 전압강하가 생기면, 이들 d개의 다이오드 66이 도통한다. MOS 트랜지스터 62는, 그 게이트-소스 사이에 │VTP│ 이상의 전압차이가 생기면 도통한다. 따라서, 승압전압 V59는, 다음식 (24)로 표시된다.
V59=V75+│VTP│+d·VF
=(V3·R4+V4·R3)/(R3+R4)…(24)
따라서, 이 승압전압 V59를, 전압 V3 및 V4와, 저항소자 73 및 74의 저항값 R3 및 R4에 의존한 전압레벨로 설정할 수 있다. 따라서, 가령, 이 내부전압 발생회로가, 예를 들면 TFT로 구성되고, 그 임계치전압의 변동이 큰 경우에 있어서도, 정확히, 원하는 전압레벨의 승압전압 V59를 안정하게 생성할 수 있다.
[변경예]
도 18은, 본 발명의 실시예 11의 변경예의 내부전압 발생회로의 구성을 나타 내는 도면이다. 이 도 18에 나타내는 내부전압 발생회로의 구성에서, 전압레벨 판정회로(212)에서, 차지펌프회로(200)의 출력노드 59와 P채널 MOS 트랜지스터 62의 소스노드 61의 사이에, 양단에, 전압 Vdrp의 전압강하가 생겼을 때에 도통하는 전압강하 소자군 67이 접속된다. 전압강하 소자군 67은, 게이트 및 드레인이 상호접속된 MOS 트랜지스터 및/또는 다이오드소자로 구성된다.
기준전압 발생회로(210)에서, 전원노드 71은, 전압 V3-Vdrp가 공급되고, 전원노드 72로는, 전압 V4-Vdrp가 공급된다. 이 도 18에 나타내는 내부전압 발생회로의 다른 구성은, 도 17에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 18에 나타내는 내부전압 발생회로의 구성에서, 기준전압 V75는, 다음식 (25)로 주어진다.
V75=-Vdrp+(R3·V4+R4·V3)/(R3+R4)…(25)
전압강하 소자군 67에서는, 다이오드소자, 다이오드접속 또는 저항접속되는 P채널 MOS 트랜지스터 및 다이오드접속 또는 저항접속되는 N채널 MOS 트랜지스터가 적당히 조합하여 직렬로 접속된다. 따라서, 이 승압전압 V59는, 기준전압 V75보다도, 전압 Vdrp+│VTP│보다도 높은 전압레벨이고, 따라서, 이 경우에 있어서도, 승압전압 V59의 전압레벨은, 다음식 (26)으로 주어진다.
V59=(R3·V4+R4·V3)/(R3+R4)…(26)
기준전압 V75가, 전원전압 VDD의 전압레벨이면, 승압전압 V59는, VDD+│VTP│+Vdrp의 전압레벨로 설정된다. 따라서, 이 도 18에 나타내는 구성에서도, 원하는 전압레벨로, 승압전압 V59의 전압레벨을 설정할 수 있고, 또한 이 전압레벨 판정회로(212)에서의 MOS 트랜지스터가, 가령 TFT로 구성되고, 그 임계치전압의 변동이 큰 경우에 있어서도, 정확히 원하는 전압레벨로 승압전압 V59의 전압레벨을 설정할 수 있다.
이 전압강하 소자군 67에서의 강하전압 Vdrp는, 전압강하 소자군 67이 예를 들면, d개의 다이오드소자와, n개의 다이오드접속되는 N채널 MOS 트랜지스터와, (p-1)개의 다이오드접속되는 N채널 MOS 트랜지스터로 구성되는 경우, 다음식 (27)로 주어진다.
Vdrp= d·VF+(p-1)·│VTP│+n·VTN…(27)
이 강하전압 Vdrp의 전압성분을 반영하는 전압을, 전원노드 71 및 72로, 각각 공급함으로써, MOS 트랜지스터의 임계치전압의 변동의 영향을 억제하여, 정확히 원하는 전압레벨로 승압전압 V59의 전압레벨을 설정할 수 있다.
또한, 저항값 R3 및 R4에 의해 원하는 전압레벨로 승압전압 V59를 설정할 수 있다.
[실시예 12]
도 19는, 본 발명의 실시예 12에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 19에 나타내는 내부전압 발생회로에서는, 전압레벨 판정회로(212)에서, 차지펌프회로(200)의 출력노드와 전압레벨 판정결과 출력노드 64의 사이에, 기준전압 V75를 게이트에 수신하는 P채널 MOS 트랜지스터 62가 접속된다. 따라서, 승압전압 V59는, V75+│VTP│의 전압레벨로 설정된다.
차지펌프 제어회로(201) 및 차지펌프회로(200)의 구성은, 먼저 실시예 8 내지 11에 나타내는 회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 상세설명은 생략한다.
기준전압 발생회로(210)에서는, 전원노드 71에, 전원회로 214로부터의 전압 V3-│VTP│가 공급되고, 전원노드 72에, 전원회로 216으로부터의 전압 VDD-│VTP│가 공급된다. 이 기준전압 발생회로(210)는, 전원노드 71 및 72에 공급되는 전압으로부터, 저항소자 73 및 74에 의한 저항분할에 의해 기준전압 V75를 생성한다.
전원회로 214는, 승압노드 76과 전원노드 71의 사이에 접속되어 또한 그 게이트가 전원노드 71에 접속되는 P채널 MOS 트랜지스터 77을 포함한다. 이 MOS 트랜지스터 77은, 다이오드모드로 동작하고, 승압노드 76에 공급되는 전압을, 그 임계치전압의 절대치 │VTP│ 강압하여 전원노드 71로 전달한다.
전원회로 216은, 주전원노드 2와 노드 83의 사이에 직렬로 접속되어 또한 각각이 다이오드접속되는 P채널 MOS 트랜지스터 79a 및 79b와, 노드 83과 접지노드의 사이에 접속되는 고저항의 저항소자 81과, 전원노드 72와 접지노드의 사이에 접속되어 또한 그 게이트가 노드 83에 접속되는 P채널 MOS 트랜지스터 78을 포함한다. 이들 MOS 트랜지스터 78, 79a, 79b는, 각각, 임계치전압 VTP를 갖는다.
저항소자 81은, MOS 트랜지스터 79 및 80의 온저항보다도 충분히 큰 저항값을 가지고 있고, MOS 트랜지스터 79a 및 79b는, 다이오드모드로 동작하고, 각각 │VTP│의 전압강하를 생기게 한다. 따라서, 노드 83에는, 전압 VDD-2·│VTP│의 전압이 생성된다.
MOS 트랜지스터 78은, 전원노드 72의 전압이, 노드 83의 전압보다도 │VTP│ 높아지면 도통한다. 따라서, 전원노드 72는, MOS 트랜지스터 78에 의해, 전압 VDD-│VTP│에 클램프된다.
이 도 19에 나타내는 구성에서는, 기준전압 V75는, 다음식 (28)로 공급된다.
V75
=-│VTP│+(V3·R4+R3·VDD)/(R3+R4)…(28)
MOS 트랜지스터 62는, 그 게이트-소스 사이 전압이, VTP 이하가 되면 도통하기 때문에, 승압전압 V59는, 다음식 (29)로 공급된다.
V59= v75+│VTP│
=(V3·R4+VDD·R3)/(R3+R4)…(29)
전압 V3의 전압레벨을, 예를 들면 별도의 승압회로를 사용하여 원하는 전압레벨로 설정하고, 또한 저항소자 73 및 74의 저항값을 적당한 값으로 설정한다. 이에 따라, 원하는 전압레벨로, 이 승압전압 V59의 레벨을, MOS 트랜지스터 62의 임계치전압의 변동의 영향을 받지 않고 정확히 설정할 수 있다.
내부의 전원회로 216에서, 전압 VDD-│VTP│를 생성함으로써, 이 전원회로 216의 MOS 트랜지스터의 임계치전압의 변동을 전압레벨 검출용의 MOS 트랜지스터의 임계치전압의 변동을 같다고 할 수 있어, 정확히 전압레벨 검출용의 MOS 트랜지스터의 임계치전압의 영향을 상쇄할 수 있다.
이때, 도 19에 나타내는 전원회로 214 및 216에서는, 전압레벨 검출용의 MOS 트랜지스터의 전압강하에 따른 전압강하를, 각각, 직렬접속되는 다이오드접속된 MOS 트랜지스터 수 및 트랜지스터의 극성을 조정함으로써, 전압레벨 검출용 MOS 트랜지스터의 구성에 따른 전압을 기준전압 발생회로(212)에 대한 전원전압으로서 생성할 수 있다.
[실시예 13]
도 20은, 본 발명의 실시예 13에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 20에 나타내는 내부전압 발생회로는, 도 19에 나타내는 내부전압 발생회로와, 전원회로 214의 구성이 다르다.
전원회로 214는, 주전원노드 2와 노드 88의 사이에 접속되어 또한 그 게이트가 노드 91에 접속되는 N채널 MOS 트랜지스터 87과, 주전원노드 2와 노드 91의 사이에 접속되어 또한 그 게이트가 노드 88에 접속되는 N채널 MOS 트랜지스터 90과, 클록노드 84에 공급되는 반복신호 φB를 노드 88에 전달하는 용량소자 86과, 클록입력노드 85에 공급되는 보의 반복신호 ZφB를 노드 91에 전달하는 용량소자 89와, 노드 88과 기준전압 발생회로(210)의 전원노드 71의 사이에 노드 88로부터 봐 순방향으로 접속되는 다이오드접속된 P채널 MOS 트랜지스터 77을 포함한다.
반복신호 φB 및 ZφB는, 서로 상보인 신호이고, 그 진폭은, VB 이다. 진폭 VB는, 임계치전압 VTN보다도 높은 전압레벨이다. 전압 V3은, VDD+VB로 공급된다.
이 도 20에 나타내는 내부전압 발생회로의 다른 구성은, 도 19에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
도 21은, 도 20에 나타내는 전원회로 214의 동작을 나타내는 신호파형도이 다. 이하, 도 21을 참조하여, 도 20에 나타내는 전원회로 214의 동작에 대하여 설명한다.
반복신호 φB 및 ZφB는, 진폭 VB이다. 반복신호 φB가 H 레벨이 되면, 노드 88이, 용량소자 86의 차지펌프동작에 의해 그 전압레벨이 상승한다. 이때, 노드 91은, 반복신호 ZφB가 L 레벨로 하강하기 때문에, 용량소자 89에 의해 그 전압레벨이 저하한다. 노드 88이 하이레벨이고, MOS 트랜지스터 90이 도통하여, 노드 91이, 전원전압 VDD 레벨로 클램프된다.
여기서, 반복신호 φB 및 ZφB의 진폭 VB는, 임계치전압 VTN보다도 높은 전압레벨이다. 따라서, 노드 88은, 이 반복신호 φB가 상승되면, 그 프리차지전압 VDD 레벨로부터 또 전압 VB 상승하고, 노드 88의 전압레벨은, 전압 VB+VDD의 전압레벨이 된다. MOS 트랜지스터 87은, 게이트에 전원전압 VDD를 수신하고 있고, 또한, 그 소스가 전원노드가 되고, MOS 트랜지스터 87은, 이 상태에서는 비도통상태를 유지한다. 전압 VB는, 임계치전압 VTN보다도 높은 전압이고, 노드 91을 확실히 MOS 트랜지스터 90을 통해 전원전압 VDD 레벨로 프리차지할 수 있다.
노드 88의 전압레벨이 VDD+VB이 되면, 전원노드 71의 전압이, VDD+VB-│VTP│ 이하일 때에는, MOS 트랜지스터 77이 도통하고, 전원노드 71로 정전하를 공급하여, 그 전압레벨을 상승시킨다.
정상상태에 있어서는, 노드 88은, 전원전압 VDD와 전압 VB+VDD의 사이에서 변화되고, 노드 91도, 전압 VDD와 전압 VDD+VB의 사이에서 변화된다. 이 전압 VB+VDD를 전압 V3으로 하면, 기준전압 발생회로(210)의 전원노드 71에는, 전압 V3- │VTP│의 전압이 공급된다.
전압 VB는, MOS 트랜지스터 87 및 90을 도통시켜, 내부노드 88 및 91을 전원전압레벨로 프리차지할 수 있는 전압레벨이면 된다. 따라서, 이 전압 VB를, 전원전압 VDD를 강압하여 생성하고, 반복신호 φB 및 ZφB를 생성하는 회로의 전원전압으로서 이용함으로써, 진폭 VB의 반복신호 φB 및 ZφB를 생성할 수 있다.
이 도 20에 나타내는 내부전압 발생회로를 이용함으로써, 반도체장치 내부에서, 전압 V3-│VTP│를 생성할 수 있다. 이 경우, 전원회로 214의 회로구성에서는, 반복신호 φB 및 ZφB의 진폭 및 전원전압 VDD의 전압레벨에 의해, 전압 V3의 전압레벨이 제한된다. 그렇지만, 저항소자 73 및 74의 저항값 R3 및 R4를 적당한 비로 설정함으로써, 이 기준전압 V75를 원하는 전압레벨로 설정할 수 있고, 따라서 승압전압 V59의 전압레벨을 원하는 전압레벨로 설정할 수 있다.
[변경예]
도 22는, 본 발명의 실시예 13의 변경예의 구성을 개략적으로 나타내는 도면이다. 이 도 22에 나타내는 내부전압 발생회로는, 도 19에 나타내는 내부전압 발생회로와, 이하의 점에서, 그 구성이 다르다.
즉, 전압레벨 판정회로(212)에서, 전압강하소자로서, 차지펌프회로(200)의 출력노드 59와 MOS 트랜지스터 62의 사이에, 게이트 및 드레인이 MOS 트랜지스터 62의 소스에 접속되는 P채널 MOS 트랜지스터 60이 접속된다. 따라서, 전압레벨 판정회로(212)는, 승압전압 V59를 전압 V75+2·│VTP│의 전압레벨에 있는지를 판정한다.
전원회로 214는, 주전원노드 2와 노드 88의 사이에 접속되어 또한 그 게이트가 노드 88에 접속되는 P채널 MOS 트랜지스터 93과, 클록입력노드 84에 공급되는 반복신호 φC에 따라서, 노드 88로 전하를 공급하는 용량소자 86과, 노드 88과 기준전압 발생회로(210)의 전원노드 71의 사이에 접속되어 또한 그 게이트가 전원노드 71에 접속되는 P채널 MOS 트랜지스터 77을 포함한다. 반복신호 φC는, 진폭 VDD 이다.
전원회로 216은, 주전원노드 2와 내부노드 83의 사이에 직렬로 접속되는 각각이 다이오드접속되는 P채널 MOS 트랜지스터 79a-79c와, 노드 83과 접지노드의 사이에 접속되어 또한 고저항의 저항소자 81을 포함한다.
이 도 22에 나타내는 내부전압 발생회로의 다른 구성은 도 19에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 22에 나타내는 내부전압 발생회로의 구성에서는, 전원회로 214에 대하여, 진폭 VDD의 반복신호 φC가 공급된다. 이 전원회로 214의 구성은, 차지펌프회로(200)의 구성과 동일하다. 노드 88은, MOS 트랜지스터 93에 의해, 그 하한전압이, 전압 VDD-│VTP│로 클램프된다. 따라서, 이 노드 88의 전압은, VDD-│VTP│와, 2·VDD-│VTP│의 사이에서 변화된다. MOS 트랜지스터 77이 다이오드소자로서 동작하기 때문에, 전원노드 71의 전압레벨은, 2·VDD-2·│VTP│의 전압레벨이 된다.
전원회로 216에서는, MOS 트랜지스터 79a-79c가, 각각의 온저항이, 저항소자 81의 저항값보다도 충분히 작기 때문에, 다이오드소자로서 동작하고, 각각 │VTP│의 전압강하를 생기게 한다. MOS 트랜지스터 78이, 소스폴로어 모드로 동작하기 때문에, 전원노드 72로는, 전압 VDD-2·│VTP│의 전압이 전달된다.
따라서, 기준전압 발생회로(210)에서는, 다음식 (29A)로 표시되는 기준전압 V75가 생성된다.
V75
=(2·R4+R3)·VDD/(R3+R4)-2·VTP…(29A)
전압레벨 판정회로(212)에서는, MOS 트랜지스터 60 및 62에 의해, 검출전압레벨에 대하여, 전압 2·│VTP│의 전압강하가 생기기 때문에, 내부전압 V59의 전압레벨은, 다음식 (30)으로 표시된다.
V59=VDD(2·R4+R3)/(R3+R4)…(30)
따라서, 진폭 VDD의 반복신호 φC를 사용해도, 저항소자 73 및 74의 저항값 R3 및 R4를 적당한 값으로 설정함으로써, 이 내부전압 V59를, 원하는 전압레벨로 설정할 수 있다.
예를 들면, 저항소자 73 및 74의 저항값 R3 및 R4가 같은 경우에는, 이 내부전압 V59를, 3·VDD/2의 전압레벨로 설정할 수 있다. 이 경우, DRAM에서, 워드선 구동시에 있어서는 승압전압으로서, 메모리 어레이 전원전압의 1.5배의 전압이 일반적으로 사용되기 때문에, 승압워드선 구동방식의 DRAM에서, 선택워드선을 구동하는 워드선구동신호를 생성하기 위해, 승압전압 V59를 사용할 수 있다.
이상과 같이, 본 발명의 실시예 13에 따르면, 기준전압 발생회로에 대한 전 원전압을 내부에서, 전압검출의 전압강하를 고려하여 생성하고 있고, 안정하게 원하는 전압레벨의 기준전압을 생성할 수 있으며, 따라서, 안정하게, 승압전압을 생성할 수 있다.
[실시예 14]
도 23은, 본 발명의 실시예 14에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 23에 나타내는 내부전압 발생회로는, 도 20에 나타내는 내부전압 발생회로와 이하의 점에서 그 구성이 다르다.
즉, 전압레벨 판정회로(212)에서, P채널 MOS 트랜지스터 62와 차지펌프회로(200)의 출력노드 59의 사이에, 다이오드접속되는 N채널 MOS 트랜지스터 96이 접속된다. 이 N채널 MOS 트랜지스터 96은, 그 온저항은, 저항소자 63의 저항값에 비해 충분히 작고, 도통시 다이오드모드로 동작하고, 승압전압 V59에 대하여 전압 VTN의 전압강하를 생기게 하여, MOS 트랜지스터 62의 소스로 전달한다.
전원회로 214에서는, P채널 MOS 트랜지스터 77과 기준전압 발생회로(210)의 전원노드 71의 사이에, 다이오드접속되는 N채널 MOS 트랜지스터 94가 접속된다. 이 N채널 MOS 트랜지스터 94는, 도통시, 다이오드모드로 동작하고, MOS 트랜지스터 77로부터 전원노드 71에 대하여, VTN의 전압강하를 생기게 한다.
전원회로 216에서는, 주전원노드 2와 P채널 MOS 트랜지스터 79a의 사이에, 다이오드접속되는 N채널 MOS 트랜지스터 95가 접속된다. 이 N채널 MOS 트랜지스터 95는, 그 게이트 및 드레인이 주전원노드 2에 접속되고, 다이오드모드로 동작하여, 전압 VTN의 전압강하를 생기게 한다.
이 도 23에 나타내는 내부전압 발생회로의 다른 구성은, 도 20에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 23에 나타내는 전원회로 214에서는, 반복신호 φB 및 ZφB는, 진폭 VB의 신호이고, 노드 88은, 전원전압 VDD와 전압 VB+VDD의 사이에서 변화된다. 따라서, 기준전압 발생회로 210에서, 전원노드 71에 대하여, 전압 VB+VDD-VTN-│VTP│=V3-VTN-│VTP│의 전압이 공급된다.
한편, 전원회로 216에서, MOS 트랜지스터 95에 의한 전압강하 VTN과 MOS 트랜지스터 79a 및 79b에 의한 전압강하 2·│VTP│가 생긴다. 따라서, MOS 트랜지스터 78의 소스노드, 즉 기준전압 발생회로 210의 전원노드 72에는, VDD-VTN-│VTP│의 전압이 발생한다. 이 구성에서는, 기준전압 V75는, 다음식 (31)로 주어진다.
V75=-VTN-│VTP│
+(R3·VDD+R4·V3)/(R3+R4)…(31)
전압레벨 판정회로(212)에서, MOS 트랜지스터 62 및 96에 의해, 전압강하 VTN+│VTP│가 생긴다. 따라서, 상기 식 (31)의 우변 제1항 및 제2항이 상쇄되고, 승압전압 V59의 전압레벨을, 전압 V3, VDD 및 저항값 R3 및 R4에 의해, 원하는 레벨로 설정할 수 있다.
이때, 이 도 23에 나타내는 내부전압 발생회로의 구성에서, 전원회로 216에서의 MOS 트랜지스터 95 및 79a 및 79b의 접속순서는 임의이다. 마찬가지로, 전원회로 214에서, MOS 트랜지스터 77 및 94의 위치가 교환되어도 된다.
이때, 반복신호 φB 및 ZφB의 진폭 VB는, 전압 VTN 이상이면 된다. 초기 상태에 있어서, 노드 88 및 91이, 전원전압 VDD보다도 낮은 전압레벨이어도, MOS 트랜지스터 87 및 90의 프리차지동작에 의해, 노드 88 및 91의 전압이 상승하고, VDD-VTN으로 프리차지되면, 노드 88 및 91의 전압레벨이, VB+VDD-VTN으로 충전되고, 그 이후, 노드 88 및 91의 프리차지 전압레벨이, 전원전압 VDD가 된다. 이것 이후, 노드 88 및 91은 전압 VDD와 전압 VDD+VB의 사이에서 변화된다. 따라서, 이 상태에서는, MOS 트랜지스터 77 및 94를 모두 도통상태로서 기준전압 발생회로(210)의 전원노드 71에 원하는 전압레벨의 전압을 공급할 수 있다.
이때, 이 전원회로 214 및 216의 구성으로서는, 전압레벨 판정회로(212)의 전압강하용의 MOS 트랜지스터의 임계치전압의 영향이, 이 내부전압 V59의 전압레벨에 영향을 미치게 하는 것을 상쇄되는 구성이면, 먼저 실시예 7 내지 12에서의 내부회로의 구성을 이용할 수 있다.
이상과 같이, 전압레벨 검출용으로 P 및 N채널 MOS 트랜지스터가 사용될 수 있는 구성이어도, 전원회로에서, 이들 전압레벨검출 트랜지스터와 동일한 구성을 이용하여, 진폭이 제어된 반복신호를 이용하여 기준전압 발생회로에 대한 전원전압을 생성함으로써, 원하는 전압레벨의 승압전압을 정확히 생성할 수 있다.
[실시예 15]
도 24는, 본 발명의 실시예 15에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 24에 나타내는 내부전압 발생회로는, 도 6에 나타내는 내부전압 발생회로의 구성에 대응하지만, 이하의 점에서, 이 도 6에 나타내는 내부전압 발생 회로의 구성과 다르다. 즉, 차지펌프회로(100)에 대해서는, 상시, 반복신호 φ가 클록입력노드 1로부터 노드 4를 통해 용량소자 5로 공급된다. 따라서, 차지펌프회로(100)는, 상시 차지펌프동작을 실행한다.
전압레벨 판정회로(112)에서는, 전압레벨 검출용의 N채널 MOS 트랜지스터 12의 드레인노드 14는, 주전원노드 2에 결합된다. MOS 트랜지스터 12의 소스 노드 11a는, 다이오드접속되는 P채널 MOS 트랜지스터 10c에 접속된다. MOS 트랜지스터 10c와 차지펌프회로(100)의 출력노드의 사이에 다이오드접속되는 MOS 트랜지스터 10b가 접속된다. MOS 트랜지스터 10b 및 10c의 도통시, 노드 11a와 출력노드 9의 사이에, VTN+│VTP│의 전압강하가 생긴다.
이 도 24에 나타내는 내부전압 발생회로의 다른 구성은, 도 6에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
차지펌프회로(100)가 생성하는 내부전압 V9와 기준전압 발생회로(110)가 생성하는 기준전압 V25의 전압차이가, 2·VTN+│VTP│로 하면, MOS 트랜지스터 12, 10c 및 10b가 도통한다. 이 상태에서는, 주전원노드 2로부터 전류가, 차지펌프회로 100의 출력노드 9로 공급되고, 내부전압 V9의 전압레벨이 상승한다. 내부전압 V9의 전압레벨이, V25-2·VTN-│VTP│보다도 높아지면, MOS 트랜지스터 12, 10c 및 10b 중 적어도 하나가 오프상태가 되고, 주전원노드 2로부터 차지펌프회로(100)의 출력노드 9로의 전류가 공급되는 경로가 차단된다.
따라서, 이 도 24에 나타내는 내부전압 발생회로의 구성인 경우, 차지펌프회 로(100)의 출력전압 V9의 전압의 하한전압레벨을 클램프할 수 있어, 내부전압 V9의 전압변동을 억제할 수 있다.
따라서, 차지펌프회로(100)가 상시 동작하고, 저소비전력성이 그 만큼 요구되지 않는 용도에 있어서는, 안정한 전압레벨의 내부전압 V9를 공급할 수 있다.
이 구성에서도, 전압레벨 검출용의 MOS 트랜지스터12, 10c 및 10b의 임계치전압이, 제조파라미터의 변동 등에 의해 변동해도, 이 임계치전압의 변동의 영향을 상쇄하여, 원하는 전압레벨로 내부전압 V9를 설정할 수 있다.
[변경예]
도 25는, 본 발명의 실시예 15의 변경예의 구성을 나타내는 도면이다. 이 도 25에 나타내는 내부전압 발생회로의 구성은, 도 13에 나타내는 내부전압 발생회로의 구성에 대응한다. 차지펌프회로(100)로는, 상시, 클록입력노드(1)로부터 노드 4를 통해 반복신호 φ로 공급된다. 전압레벨 판정회로(112)에서는, 도 24에 나타내는 구성과 마찬가지로, 검출용의 MOS 트랜지스터 12의 드레인노드 14가, 주전원노드 2에 결합된다. 이 MOS 트랜지스터 12의 소스노드 11a와 차지펌프회로(100)의 출력노드 9의 사이에, 도통시, 전압 Vdrp의 전압강하를 생기게 하는 전압강하 소자군 46이 설치된다. 이 전압강하 소자군 46에서, 직렬로 접속되는 전압강하소자는, 다이오드모드로 동작하는 MOS 트랜지스터 또는 다이오드로 구성된다. 이 전압강하 소자군 46의 내부구성으로서는, 먼저 실시예 1 내지 6 중 어느 하나의 구성이 사용되어도 된다.
기준전압 발생회로(110)에 있어서, 그 전원노드 21에 대해서는, 전원회로 114로부터 전압 V1+VTN+Vdrp가 공급되고, 전원노드 22에 대해서는 전원회로 116으로부터, 전압 V2+VTN+Vdrp가 공급된다. 이 도 25에 나타내는 내부전압 발생회로의 다른 구성은, 도 24에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 25에 나타내는 내부전압 발생회로의 구성에서도, 차지펌프회로(100)의 출력전압 V9가, 전압 V25-VTN-Vdrp보다도 낮아지면, 이 MOS 트랜지스터 12 및 전압강하 소자군 46에서 전류가 흐르는 경로가 형성된다. 따라서, 주전원노드 2로부터, 차지펌프회로(100)의 출력노드 9로 전류가 공급되고, 내부전압 V9의 전압레벨이 상승된다.
한편, 내부전압 V9의 전압레벨이, 전압 V25-VTN-Vdrp 이상인 경우에는, MOS 트랜지스터 12 및 전압강하 소자군 46에서 전류가 흐르는 경로가 차단되고, 차지펌프회로(100)에 의해, 이 내부전압 V9의 전압레벨이 저하된다.
전원회로 114 및 116은, 각각, 전압강하 소자군 46에 포함되는 전압강하소자의 임계치전압 및/또는 순방향 강하전압의 영향을 상쇄하도록, 이들 전압강하 소자군 46 및 MOS 트랜지스터 12와 동일한 접속을 구비하는 회로부분을 가지고 있다(도 13 참조). 따라서, 이 도 25에 나타내는 구성에서도, 전압강하 소자군 46에서의 임계치전압/순방향 강하전압 및 MOS 트랜지스터 12의 임계치전압이 변동해도, 정확히, 내부전압 V9의 전압레벨을 소정전압레벨로 유지할 수 있고, 내부전압 V9의 전압레벨의 변동을 억제할 수 있다.
[실시예 16]
도 26은, 본 발명의 실시예 16에 따른 내부전압 발생회로의 구성을 나타내는 도면이다. 이 도 26에 나타내는 내부전압 발생회로의 구성은, 도 16에 나타내는 내부전압 발생회로의 구성에 대응한다. 차지펌프회로(200)는, 클록입력노드(1)를 통해 반복신호 φ가 상시 수신되고, 차지펌프동작을 실행하여, 내부전압 V59를 생성한다. 이 차지펌프회로(200)의 구성은, 도 16에 나타내는 차지펌프회로(200)의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 26에 나타내는 내부전압 발생회로에서는, 전압레벨 검출용의 P채널 MOS 트랜지스터 62의 드레인노드 64가, 접지노드에 결합된다. 차지펌프회로(200)의 출력노드 59와 이 MOS 트랜지스터 62의 소스노드 61의 사이에, 각각 다이오드접속되는 MOS 트랜지스터 65 및 60이 직렬로 접속된다. 이들 MOS 트랜지스터 65 및 60은, 각각 N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터이고, 도통시, 전압 VTN 및 │VTP│의 전압강하를 생기게 한다.
기준전압 발생회로(210)는, 도 16에 나타내는 구성과 동일한 구성을 구비하고, 전원노드 71 및 72에 각각 공급되는 전압 V3-VTN-2·│VTP│ 및 V4-VTN-2·│VTP│을, 저항소자 73 및 74에 의해 저항분할하여 기준전압 V75를 생성한다.
이 도 26에 나타내는 내부전압 발생회로의 구성에서, 내부전압 V59가, 전압 V75+2·│VTP│+VTN보다도 높아지면, MOS 트랜지스터 65, 60 및 62가 도통하고, 차지펌프회로(200)의 출력노드 59로부터 접지노드로 전류가 흐르게 되어, 내부전압( 승압전압) V59의 전압레벨이 저하한다. 승압전압 V59와 기준전압 V75의 전압차이가, 2·│VTP│-VTN보다도 작은 경우에는, MOS 트랜지스터 65, 60 및 62 중 적어도 어느 하나가 비도통상태이다. 이 상태에서는, 차지펌프회로(200)가 반복신호 φ에 따라, 차지펌프동작을 행하여, 승압전압 V59를 생성한다.
따라서, 이 구성에서도, 승압전압 V59의 상한을, (V3·R4+V4·R3)/(R3+R4)의 전압레벨로 클램프할 수 있고, 승압전압 V59의 전압변동을 억제할 수 있다. 따라서, 차지펌프회로(200)가 상시 동작하고, 저소비전력특성이 요구되지 않는 용도에 있어서, 이 승압전압 V59를 안정하게 원하는 전압레벨로 유지할 수 있다.
또한, MOS 트랜지스터 65, 60 및 62의 임계치전압의 영향은, 이 전원노드 71 및 72로 각각 전압을 공급하는 전원회로에서 그 영향이 상쇄되도록 기준전압 발생회로 210에 대한 전원전압이 생성되어 있고, 임계치전압의 변동의 영향을 받지 않고, 이 승압전압 V59를 원하는 전압레벨로 유지할 수 있다.
[변경예]
도 27은, 본 발명의 실시예 16의 변경예를 나타내는 도면이다. 이 도 27에 나타내는 내부전압 발생회로는, 도 18에 나타내는 내부전압 발생회로의 구성에 대응한다. 이 도 27에 나타내는 내부전압 발생회로는, 도 18에 나타내는 내부전압 발생회로와 그 구성이 이하의 점에서 다르다. 즉, 차지펌프회로(200)로는, 클록입력노드로부터 반복신호 φ가 상시 공급되어, 차지펌프동작이 행해지고, 내부전압 V59가 생성된다.
전압레벨 판정회로(212)에서는, 검출용의 MOS 트랜지스터 62의 드레인노드 64가 직접 접지노드에 결합된다. 이 MOS 트랜지스터 62의 소스는, 전압강하 소자군 67을 통해, 차지펌프회로(200)의 출력노드 59에 결합된다. 이 전압강하 소자군 67은, 도 18에 나타내는 구성과 마찬가지로, 다이오드소자, 또는 다이오드접속되는 MOS 트랜지스터로 구성되고, 도통시, 전압 Vdrp의 강하를 생기게 한다.
이 도 27에 나타내는 내부전압 발생회로의 다른 구성은, 도 18에 나타내는 내부전압 발생회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.
이 도 27에 나타내는 내부전압 발생회로의 구성에서는, 차지펌프회로(200)가 상시 차지펌프동작을 행하여 승압전압 V59를 생성한다. 이 승압전압 V59가, 기준전압 발생회로(210)에서의 기준전압 V75보다도, │VTP│+Vdrp 높아지면, 전압강하 소자군 67에서의 전압강하소자가 전부 도통하고, 또한 MOS 트랜지스터 62도 도통하며, 이 차지펌프회로 200의 출력노드로부터 접지노드로 전류가 흐르게 되고, 승압전압 V59의 전압레벨이 저하한다. 한편, 승압전압 V59와 기준전압 V75의 차이가, │VTP│+Vdrp보다도 작은 경우에는, 이 전압강하 소자군 67 및 MOS 트랜지스터 62에서는, 적어도 하나의 전압강하소자가 비도통상태이고, 차지펌프회로 200으로부터 접지노드로의 전류의 경로는 차단된다.
따라서, 이 도 27에 나타내는 구성에서도, 승압전압 V59의 전압레벨의 상승을 억제할 수 있어, 안정하게 원하는 전압레벨의 승압전압을 생성할 수 있다. 또한, 도 18에 나타내는 내부전압 발생회로의 구성과 마찬가지로, 기준전압 V75에는, 전압강하 소자군 67 및 검출용의 MOS 트랜지스터 62의 임계치전압 및 순방향 강하전압의 전압성분이 포함되어 있고, 이들 전압성분이 변동해도, 그 영향을 상쇄하여, 정확히 원하는 전압레벨로, 승압전압 V59를 설정할 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니며 청구의 범위에 의해 표시되고, 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
전술한 구성에서, 차지펌프회로는, 1개의 차지펌프 용량소자와, 2개의 다이오드접속된 MOS 트랜지스터로 구성되어 있다. 그렇지만, 용량소자의 차지펌프동작을 이용하여 내부전압을 발생하는 회로이면, 본 발명은 적용가능하다.
또한, 내부전압 발생회로에 한정되지 않고, 이 내부전압의 전압레벨을 검출하는 전압검출회로에 대하여, 본 발명의 전압레벨 판정회로, 기준전압 발생회로 및 전원회로의 구성을 적용할 수 있다. 즉, 기준전압과 목표전압의 차이를 반도체소자의 전압강하특성을 이용하여 검출하는 회로에 대하여, 본 발명을 제공할 수 있다.
특정적으로, 본 발명은, DRAM에서의 워드선 구동전압 발생회로, 메모리 어레이의 기판바이어스전압 발생회로 및 부전압 발생회로에 대하여 적용할 수 있다. 또한, 플래시 메모리 등의 불휘발성 반도체 기억장치에 있어서, 기록/소거전압을 발생하는 회로에 대하여 본 발명은 적용가능하다.
또한, TFT 액티브 매트릭스회로에서, TFT 화소 드라이브 트랜지스터를 구동하는 게이트 구동전압을 발생하는 회로에 대하여 본 발명은 적용가능하다.
또한, 본 발명은, 일반적으로, MOS 트랜지스터를 구성요소로서 포함하고, 내부에서 전원전압의 전압레벨과 다른 전압을 생성하는 반도체장치의 내부전압 발생회로 및 전압검출회로에 대하여 적용할 수 있다.

Claims (19)

  1. 반복 클록신호에 따라 차지펌프동작을 행하여 출력노드에 내부전압을 발생하는 차지펌프회로 및
    기준전압과 상기 내부전압과의 차이에 따라 상기 내부전압이 미리 정해진 전압레벨에 도달했는지를 검출하는 전압레벨 검출회로를 구비하고, 상기 전압레벨 검출회로는, 적어도, 상기 기준전압을 게이트에 수신하고, 상기 기준전압과 상기 내부전압과의 차이에 따라 선택적으로 도통하는 절연게이트형 전계효과 트랜지스터로 구성되는 검출트랜지스터를 포함하며,
    상기 검출트랜지스터의 임계치전압의 함수로 표현되는 전압을 공급하는 전원노드에 결합되어, 상기 기준전압과 상기 내부전압과의 차이에 포함되는 상기 검출 트랜지스터의 임계치전압 성분을 상쇄하는 상기 기준전압을 발생하는 기준전압 발생회로를 구비한 것을 특징으로 하는 내부전압 발생회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 전압레벨 검출회로는, 상기 검출트랜지스터와 상기 출력노드의 사이에 접속되는 적어도 1개의 전압강하소자를 더 구비하고, 상기 전압강하소자는, 상기 내부전압이 검출해야 하는 전압레벨을, 그 강하전압만큼, 변화시키며,
    상기 기준전압 발생회로는, 상기 미리 정해진 전압레벨과 상기 기준전압과의 차이가, 상기 검출트랜지스터의 임계치전압의 절대치와 상기 전압강하소자의 강하전압과의 합과 같아지도록 상기 기준전압을 생성하는 것을 특징으로 하는 내부전압 발생회로.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 내부노드의 내부전압의 레벨을 검출하기 위한 전압검출회로에 있어서,
    출력노드의 전압과 상기 내부전압의 차이에 따라, 선택적으로 도통하는 검출트랜지스터를 포함하며, 상기 검출트랜지스터의 도통/비도통에 따라 상기 내부전압이 소정의 전압레벨에 도달했는지를 검출하는 전압레벨판정회로,
    상기 검출트랜지스터의 임계치전압의 함수로 표현되는 제1전압이 공급되는 제1전원노드와 상기 출력노드 사이에 접속되는 제1저항소자 및,
    상기 검출트랜지스터의 임계치전압의 함수로 표현되는 제2전압이 공급되는 제2전원노드와 상기 출력노드 사이에 접속되는 제2저항소자를 구비하여,
    상기 출력노드의 전압은 상기 검출트랜지스터가 도통할 때의 상기 출력노드의 전압과 상기 내부노드의 차이에 포함되는 임계치전압 성분을 상쇄하는 전압레벨이 설정되는 것을 특징으로 하는 전압검출회로.
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