JP2000208527A - 超接合半導体素子の製造方法および超接合半導体素子 - Google Patents
超接合半導体素子の製造方法および超接合半導体素子Info
- Publication number
- JP2000208527A JP2000208527A JP11004176A JP417699A JP2000208527A JP 2000208527 A JP2000208527 A JP 2000208527A JP 11004176 A JP11004176 A JP 11004176A JP 417699 A JP417699 A JP 417699A JP 2000208527 A JP2000208527 A JP 2000208527A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- conductivity type
- semiconductor device
- super
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/01—Manufacture or treatment
- H10D8/051—Manufacture or treatment of Schottky diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】オン抵抗と耐圧とのトレードオフ関係を改善
し、高耐圧でありながらオン抵抗の低減による電流容量
の増大が可能な超接合半導体素子の簡易で量産性良く製
造し得る製造方法を提供する。 【解決手段】オン状態では電流を流すとともに、オフ状
態では空乏化するｎドリフト領域２２ａ、ｐ仕切り領域
２２ｂのうち少なくとも一方、例えばｐ仕切り領域２２
ｂを、イオン注入、特に加速電圧を連続的に変えたイオ
ン注入で形成する。他方の領域は、エピタキシャル成長
により形成しても、表面空の拡散により形成しても良
い。
し、高耐圧でありながらオン抵抗の低減による電流容量
の増大が可能な超接合半導体素子の簡易で量産性良く製
造し得る製造方法を提供する。 【解決手段】オン状態では電流を流すとともに、オフ状
態では空乏化するｎドリフト領域２２ａ、ｐ仕切り領域
２２ｂのうち少なくとも一方、例えばｐ仕切り領域２２
ｂを、イオン注入、特に加速電圧を連続的に変えたイオ
ン注入で形成する。他方の領域は、エピタキシャル成長
により形成しても、表面空の拡散により形成しても良
い。
Description
【０００１】
【発明の属する技術分野】本発明は、オン状態では電流
を流すとともに、オフ状態では空乏化する並列ｐｎ層か
らなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）、バイポーラトランジスタ、ダ
イオード等の半導体素子に関する。
を流すとともに、オフ状態では空乏化する並列ｐｎ層か
らなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）、バイポーラトランジスタ、ダ
イオード等の半導体素子に関する。
【０００２】
【従来の技術】相対向する二つの主面に設けられた電極
間に電流が流される縦型半導体素子において、高耐圧化
を図るには、両電極間の高抵抗層の厚さを厚くしなけれ
ばならず、一方そのように厚い高抵抗層をもつ素子で
は、必然的に両電極間の導通時の順電圧やオン抵抗等が
大きくなり、損失が増すことになることが避けられなか
った。すなわち順電圧やオン抵抗（電流容量）と耐圧間
にはトレードオフ関係がある。このトレードオフ関係
は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等
の半導体素子においても同様に成立することが知られて
いる。
間に電流が流される縦型半導体素子において、高耐圧化
を図るには、両電極間の高抵抗層の厚さを厚くしなけれ
ばならず、一方そのように厚い高抵抗層をもつ素子で
は、必然的に両電極間の導通時の順電圧やオン抵抗等が
大きくなり、損失が増すことになることが避けられなか
った。すなわち順電圧やオン抵抗（電流容量）と耐圧間
にはトレードオフ関係がある。このトレードオフ関係
は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等
の半導体素子においても同様に成立することが知られて
いる。
【０００３】この問題に対する解決法として、ドリフト
層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを
交互に積層した並列ｐｎ層で構成し、オフ状態のとき
は、空乏化して耐圧を負担するようにした構造の半導体
装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、
ＵＳＰ５４３８２１５および本発明の発明者らによる特
開平９−２６６３１１号公報に開示されている。
層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを
交互に積層した並列ｐｎ層で構成し、オフ状態のとき
は、空乏化して耐圧を負担するようにした構造の半導体
装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、
ＵＳＰ５４３８２１５および本発明の発明者らによる特
開平９−２６６３１１号公報に開示されている。
【０００４】図１８は、ＵＳＰ５２１６２７５に開示さ
れた半導体装置の一実施例である縦型ＭＯＳＦＥＴの部
分断面図である。通常の縦型半導体素子では単一層とさ
れるドリフト層１２がｎドリフト領域１２ａとｐ仕切り
領域１２ｂとからなる並列ｐｎ層とされている点が特徴
的である。１３はｐウェル領域、１４はｎ+ ソース領
域、１５はゲート絶縁膜、１６はゲート電極、１７はソ
ース電極、１８はドレイン電極である。ｎドリフト領域
１２ａとｐ仕切り領域１２ｂのうちドリフト電流の流れ
るのはｎドリフト領域１２ａであるが、以下ではｎドリ
フト領域１２ａとｐ仕切り領域１２ｂとをドリフト層１
２と呼ぶことにする。
れた半導体装置の一実施例である縦型ＭＯＳＦＥＴの部
分断面図である。通常の縦型半導体素子では単一層とさ
れるドリフト層１２がｎドリフト領域１２ａとｐ仕切り
領域１２ｂとからなる並列ｐｎ層とされている点が特徴
的である。１３はｐウェル領域、１４はｎ+ ソース領
域、１５はゲート絶縁膜、１６はゲート電極、１７はソ
ース電極、１８はドレイン電極である。ｎドリフト領域
１２ａとｐ仕切り領域１２ｂのうちドリフト電流の流れ
るのはｎドリフト領域１２ａであるが、以下ではｎドリ
フト領域１２ａとｐ仕切り領域１２ｂとをドリフト層１
２と呼ぶことにする。
【０００５】このドリフト層１２は例えば、ｎ+ ドレイ
ン層１１をサブストレートとしてエピタキシャル法によ
り、高抵抗のｎ型層を成長し、選択的にｎ+ ドレイン層
１１に達するトレンチをエッチングしてｎドリフト領域
１２ａとした後、更にトレンチ内にエピタキシャル法に
よりｐ型層を成長してｐ仕切り領域１２ｂが形成され
る。
ン層１１をサブストレートとしてエピタキシャル法によ
り、高抵抗のｎ型層を成長し、選択的にｎ+ ドレイン層
１１に達するトレンチをエッチングしてｎドリフト領域
１２ａとした後、更にトレンチ内にエピタキシャル法に
よりｐ型層を成長してｐ仕切り領域１２ｂが形成され
る。
【０００６】なお本発明の発明者らは、オン状態では電
流を流すとともに、オフ状態では空乏化する並列ｐｎ層
からなるドリフト層を備える半導体素子を超接合半導体
素子と称することとした。
流を流すとともに、オフ状態では空乏化する並列ｐｎ層
からなるドリフト層を備える半導体素子を超接合半導体
素子と称することとした。
【０００７】
【発明が解決しようとする課題】ＵＳＰ５２１６２７５
におけるディメンジョンの具体的な記述としては、降伏
電圧をＶB とするとき、ドリフト層１２の厚さとして
０．０２４ＶB 1.2 ［μｍ］、ｎドリフト領域１２ａと
ｐドリフト領域１２ｂとが同じ幅ｂをもち、同じ不純物
濃度であるとすると、不純物濃度が７．２×１０16ＶB
-0.2／ｂ［ｃｍ-3］であるとしている。仮にＶB ＝３０
０Ｖ、ｂ＝５μｍと仮定すると、ドリフト層１２の厚さ
は２３μｍ、不純物濃度は４．６×１０15ｃｍ-3とな
る。単一層の場合の不純物濃度は５×１０14程度である
から、確かにオン抵抗は低減されるが、このような幅が
狭く、深さの深い（すなわちアスペクト比の大きい）ト
レンチ内に良質の半導体層を埋め込むエピタキシャル法
は現在のところ極めて困難な技術である。 オン抵抗と
耐圧とのトレードオフの問題は、横型半導体素子につい
ても共通である。上に掲げた他の発明、ＥＰ００５３８
５４、ＵＳＰ５４３８２１５および特開平９−２６６３
１１号公報においては、横型の超接合半導体素子も記載
されており、横型、縦型共通の製造方法として、選択的
なエッチングおよびエピタキシャル法による埋め込みに
よる方法が開示されている。
におけるディメンジョンの具体的な記述としては、降伏
電圧をＶB とするとき、ドリフト層１２の厚さとして
０．０２４ＶB 1.2 ［μｍ］、ｎドリフト領域１２ａと
ｐドリフト領域１２ｂとが同じ幅ｂをもち、同じ不純物
濃度であるとすると、不純物濃度が７．２×１０16ＶB
-0.2／ｂ［ｃｍ-3］であるとしている。仮にＶB ＝３０
０Ｖ、ｂ＝５μｍと仮定すると、ドリフト層１２の厚さ
は２３μｍ、不純物濃度は４．６×１０15ｃｍ-3とな
る。単一層の場合の不純物濃度は５×１０14程度である
から、確かにオン抵抗は低減されるが、このような幅が
狭く、深さの深い（すなわちアスペクト比の大きい）ト
レンチ内に良質の半導体層を埋め込むエピタキシャル法
は現在のところ極めて困難な技術である。 オン抵抗と
耐圧とのトレードオフの問題は、横型半導体素子につい
ても共通である。上に掲げた他の発明、ＥＰ００５３８
５４、ＵＳＰ５４３８２１５および特開平９−２６６３
１１号公報においては、横型の超接合半導体素子も記載
されており、横型、縦型共通の製造方法として、選択的
なエッチングおよびエピタキシャル法による埋め込みに
よる方法が開示されている。
【０００８】しかし、縦型の超接合半導体素子に関して
は、選択的なエッチングおよびエピタキシャル法による
埋め込みは、ＵＳＰ５２１６２７５と同じ困難を抱えて
いる。特開平９−２６６３１１号公報においてはまた、
中性子線等による核変換法が記載されているが、装置が
大がかりになり、手軽に適用するわけにはいかない。
は、選択的なエッチングおよびエピタキシャル法による
埋め込みは、ＵＳＰ５２１６２７５と同じ困難を抱えて
いる。特開平９−２６６３１１号公報においてはまた、
中性子線等による核変換法が記載されているが、装置が
大がかりになり、手軽に適用するわけにはいかない。
【０００９】以上のような状況に鑑み本発明の目的は、
順電圧やオン抵抗と耐圧とのトレードオフ関係を大幅に
緩和させて、高耐圧でありながら順電圧やオン抵抗の低
減による電流容量の増大が可能な超接合半導体素子の簡
易で量産性良く製造し得る製造方法、およびその製造方
法による超接合半導体素子を提供することにある。
順電圧やオン抵抗と耐圧とのトレードオフ関係を大幅に
緩和させて、高耐圧でありながら順電圧やオン抵抗の低
減による電流容量の増大が可能な超接合半導体素子の簡
易で量産性良く製造し得る製造方法、およびその製造方
法による超接合半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】上記の課題解決のため本
発明は、第一と第二の主面と、それぞれの主面に設けら
れた電極と、第一と第二の主面間に低抵抗層と、オン状
態では電流を流すとともにオフ状態では空乏化する第一
導電型ドリフト領域と第二導電型仕切り領域とを交互に
配置した並列ｐｎ層とを備える超接合半導体素子の製造
方法において、第一導電型ドリフト領域と第二導電型仕
切り領域のうち少なくとも一方をイオン注入および熱処
理により形成するものとする。
発明は、第一と第二の主面と、それぞれの主面に設けら
れた電極と、第一と第二の主面間に低抵抗層と、オン状
態では電流を流すとともにオフ状態では空乏化する第一
導電型ドリフト領域と第二導電型仕切り領域とを交互に
配置した並列ｐｎ層とを備える超接合半導体素子の製造
方法において、第一導電型ドリフト領域と第二導電型仕
切り領域のうち少なくとも一方をイオン注入および熱処
理により形成するものとする。
【００１１】イオン注入および熱処理は、ある導電型の
領域を形成する一般的な製造方法であり、従来のアスペ
クト比の大きいトレンチへのエピタキシャル法により充
填するような方法に比べ困難が少ない。特にイオン注入
は、加速電圧を変えた多重イオン注入であるものとす
る。
領域を形成する一般的な製造方法であり、従来のアスペ
クト比の大きいトレンチへのエピタキシャル法により充
填するような方法に比べ困難が少ない。特にイオン注入
は、加速電圧を変えた多重イオン注入であるものとす
る。
【００１２】このように加速電圧を変えて多重注入する
ことによって、深さ方向に連続した領域の形成が可能に
なる。更に、加速電圧を連続的に変えてイオン注入をお
こなうこととすれば、均一な幅をもつ深さ方向に連続し
た領域の形成が可能になる。
ことによって、深さ方向に連続した領域の形成が可能に
なる。更に、加速電圧を連続的に変えてイオン注入をお
こなうこととすれば、均一な幅をもつ深さ方向に連続し
た領域の形成が可能になる。
【００１３】そして、イオン注入によって形成される一
方の領域でない他方の領域の形成方法としては、エピタ
キシャル法によっても、同様のイオン注入法によって
も、または表面からの不純物の拡散法によっても良い。
方の領域でない他方の領域の形成方法としては、エピタ
キシャル法によっても、同様のイオン注入法によって
も、または表面からの不純物の拡散法によっても良い。
【００１４】エピタキシャル法と表面からの不純物の拡
散法の場合には、先にエピタキシャル層、または拡散層
を形成した後、そのエピタキシャル層または拡散層にイ
オン注入および熱処理により、他方の領域を形成でき
る。イオン注入法の場合には、ほぼ同時にイオン注入を
おこない熱処理して双方の領域を同時に形成できる。
散法の場合には、先にエピタキシャル層、または拡散層
を形成した後、そのエピタキシャル層または拡散層にイ
オン注入および熱処理により、他方の領域を形成でき
る。イオン注入法の場合には、ほぼ同時にイオン注入を
おこない熱処理して双方の領域を同時に形成できる。
【００１５】第一導電型ドリフト領域と第二導電型仕切
り領域との双方を表面層の近接した部分に不純物を導入
した後、熱拡散により形成しその両者の中間に接合を形
成する方法でもよい。表面層への不純物導入と熱拡散は
最も一般的な方法であるが、両者を近接させて形成すれ
ば、両者の中間に接合を持った双方の領域が形成でき
る。
り領域との双方を表面層の近接した部分に不純物を導入
した後、熱拡散により形成しその両者の中間に接合を形
成する方法でもよい。表面層への不純物導入と熱拡散は
最も一般的な方法であるが、両者を近接させて形成すれ
ば、両者の中間に接合を持った双方の領域が形成でき
る。
【００１６】上記のような方法で製造された超接合半導
体素子としては、第一導電型ドリフト領域および第二導
電型仕切り領域の双方の接合深さｙが、幅ｘより大きい
ものとする。接合深さｙが、幅ｘより大きければ、空乏
層が第一導電型ドリフト領域および第二導電型仕切り領
域の幅一杯に広がり易く、その後は下方に広がる。
体素子としては、第一導電型ドリフト領域および第二導
電型仕切り領域の双方の接合深さｙが、幅ｘより大きい
ものとする。接合深さｙが、幅ｘより大きければ、空乏
層が第一導電型ドリフト領域および第二導電型仕切り領
域の幅一杯に広がり易く、その後は下方に広がる。
【００１７】第二導電型仕切り領域の接合深さｙp が第
一導電型ドリフト領域の接合深さｙ n より深いものとす
る。第二導電型仕切り領域の接合深さｙp が、第一導電
型ドリフト領域の接合深さｙn より浅い場合には、第二
導電型仕切り領域の下方に第一導電型の領域が残ること
になり、残った第一導電型領域が完全に空乏化されず、
耐圧が低下する恐れがある。
一導電型ドリフト領域の接合深さｙ n より深いものとす
る。第二導電型仕切り領域の接合深さｙp が、第一導電
型ドリフト領域の接合深さｙn より浅い場合には、第二
導電型仕切り領域の下方に第一導電型の領域が残ること
になり、残った第一導電型領域が完全に空乏化されず、
耐圧が低下する恐れがある。
【００１８】また、第二導電型仕切り領域の接合深さｙ
p が第一導電型ドリフト領域の接合深さｙn の１．２倍
以下であるものとする。第二導電型仕切り領域の接合深
さｙp を極端に第一導電型ドリフト領域の接合深さｙn
より大きくすることは無駄である。第二導電型仕切り領
域の下方に不純物濃度の低い第一導電型低不純物濃度層
を有するもの、第一導電型低不純物濃度層の厚さｔn が
第二導電型仕切り領域の接合深さｙp より小さいものと
する。
p が第一導電型ドリフト領域の接合深さｙn の１．２倍
以下であるものとする。第二導電型仕切り領域の接合深
さｙp を極端に第一導電型ドリフト領域の接合深さｙn
より大きくすることは無駄である。第二導電型仕切り領
域の下方に不純物濃度の低い第一導電型低不純物濃度層
を有するもの、第一導電型低不純物濃度層の厚さｔn が
第二導電型仕切り領域の接合深さｙp より小さいものと
する。
【００１９】第一導電型低不純物濃度層はすなわち高抵
抗層であり、順電圧やオン抵抗或いはオン電圧の増大に
つながる。特にその層が厚いと、空乏層が広がりやす
く、広がった空乏層により電流経路が狭められるＪＦＥ
Ｔ効果を生じて、更に順電圧やオン抵抗等を増大させる
ことになる。主面を（１１０）面とすれば、イオン注入
の際のチャネリング現象を利用して、同じ加速電圧で通
常の２倍以上の深さにイオン注入できる。
抗層であり、順電圧やオン抵抗或いはオン電圧の増大に
つながる。特にその層が厚いと、空乏層が広がりやす
く、広がった空乏層により電流経路が狭められるＪＦＥ
Ｔ効果を生じて、更に順電圧やオン抵抗等を増大させる
ことになる。主面を（１１０）面とすれば、イオン注入
の際のチャネリング現象を利用して、同じ加速電圧で通
常の２倍以上の深さにイオン注入できる。
【００２０】
【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。なお以下でｎまたはｐを冠記
した層や領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。また+ は比較的高不純物
濃度の、- は比較的低不純物濃度の領域をそれぞれ意味
している。 ［実施例１］図１（ａ）は、本発明の実施例１の超接合
ダイオードの主要部の部分断面図である。図に示した部
分の他に周縁部に耐圧を担う部分があるが、その部分は
一般的な半導体素子と同様のガードリング構造やフィー
ルドプレート構造でよいので、ここでは省略する。
図面に基づいて説明する。なお以下でｎまたはｐを冠記
した層や領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。また+ は比較的高不純物
濃度の、- は比較的低不純物濃度の領域をそれぞれ意味
している。 ［実施例１］図１（ａ）は、本発明の実施例１の超接合
ダイオードの主要部の部分断面図である。図に示した部
分の他に周縁部に耐圧を担う部分があるが、その部分は
一般的な半導体素子と同様のガードリング構造やフィー
ルドプレート構造でよいので、ここでは省略する。
【００２１】図１（ａ）において、２１は低抵抗のｎ+
カソード層、２２はｎドリフト領域２２ａとｐ仕切り領
域２２ｂとが形成されている。便宜上ｎドリフト領域２
２ａとｐ仕切り領域２２ｂを含めた並列ｐｎ層をドリフ
ト層２２と呼ぶことにする。表面層にはｐ+ アノード領
域２３が形成されている。ｐ+ アノード領域２３に接触
してアノード電極２８が、ｎ+ カソード層に接触してカ
ソード電極２７が設けられている。ｎドリフト領域２２
ａおよびｐ仕切り領域２２ｂは、平面的にはストライプ
状である。
カソード層、２２はｎドリフト領域２２ａとｐ仕切り領
域２２ｂとが形成されている。便宜上ｎドリフト領域２
２ａとｐ仕切り領域２２ｂを含めた並列ｐｎ層をドリフ
ト層２２と呼ぶことにする。表面層にはｐ+ アノード領
域２３が形成されている。ｐ+ アノード領域２３に接触
してアノード電極２８が、ｎ+ カソード層に接触してカ
ソード電極２７が設けられている。ｎドリフト領域２２
ａおよびｐ仕切り領域２２ｂは、平面的にはストライプ
状である。
【００２２】順バイアス時には、ｐ+ アノード領域２３
からｎドリフト領域２２ａに正孔が注入され、またｎ+
カソード層２１からｐ仕切り領域２２ｂに電子が注入さ
れ、ともに伝導度変調が起きて電流が流れる。
からｎドリフト領域２２ａに正孔が注入され、またｎ+
カソード層２１からｐ仕切り領域２２ｂに電子が注入さ
れ、ともに伝導度変調が起きて電流が流れる。
【００２３】逆バイアス時には、空乏層がｎドリフト領
域２２ａとｐ仕切り領域２２ｂとの並列ｐｎ層に広が
り、空乏化することにより、耐圧を保持できる。特にｎ
ドリフト領域２２ａとｐ仕切り領域２２ｂとを交互に形
成することにより、ｎドリフト領域２２ａおよびｐ仕切
り領域２２ｂ間のｐｎ接合から空乏層が、ｎドリフト領
域２２ａおよびｐ仕切り領域２２ｂの幅方向に広がり、
しかも両側のｐ仕切り領域２２ｂおよびｎドリフト領域
２２ａから空乏層が広がるので空乏化が非常に早まる。
従って、ｎドリフト領域２２ａの不純物濃度を高めるこ
とができる。
域２２ａとｐ仕切り領域２２ｂとの並列ｐｎ層に広が
り、空乏化することにより、耐圧を保持できる。特にｎ
ドリフト領域２２ａとｐ仕切り領域２２ｂとを交互に形
成することにより、ｎドリフト領域２２ａおよびｐ仕切
り領域２２ｂ間のｐｎ接合から空乏層が、ｎドリフト領
域２２ａおよびｐ仕切り領域２２ｂの幅方向に広がり、
しかも両側のｐ仕切り領域２２ｂおよびｎドリフト領域
２２ａから空乏層が広がるので空乏化が非常に早まる。
従って、ｎドリフト領域２２ａの不純物濃度を高めるこ
とができる。
【００２４】ｎドリフト領域２２ａとｐ仕切り領域２２
ｂとの幅（ｘn 、ｘp ）は、それぞれの深さ（ｙn 、ｙ
p ）より小さくなっている。このようにすれば、空乏層
がｎドリフト領域２２ａおよびｐ仕切り領域２２ｂの幅
一杯に広がり易く、その後は下方に向かって広がるの
で、狭い面積で高耐圧を維持できる。なお、空乏化を促
進するためには、ｘn ＝ｘp が望ましい。
ｂとの幅（ｘn 、ｘp ）は、それぞれの深さ（ｙn 、ｙ
p ）より小さくなっている。このようにすれば、空乏層
がｎドリフト領域２２ａおよびｐ仕切り領域２２ｂの幅
一杯に広がり易く、その後は下方に向かって広がるの
で、狭い面積で高耐圧を維持できる。なお、空乏化を促
進するためには、ｘn ＝ｘp が望ましい。
【００２５】図２（ａ）は、図１中のＡ−Ａ線に沿って
の不純物濃度分布図、同図（ｂ）はＢ−Ｂ線に沿っての
不純物濃度分布図、同図（ｃ）はＣ−Ｃ線に沿っての不
純物濃度分布図である。いずれも縦軸は対数表示した不
純物濃度である。図２（ａ）においては、ｎドリフト領
域２２ａとｐ仕切り領域２２ｂとが交互に配置されてい
る。ｎドリフト領域２２ａは、エピタキシャル層である
からほぼ均一な不純物濃度であり、一方ｐ仕切り領域２
２ｂはイオン注入および熱処理により形成されているの
で、端の部分に濃度勾配が見られる。図２（ｂ）におい
ては、表面からの拡散によるｐ+ アノード領域２３に続
きｐ仕切り領域２２ｂのほぼ均一な濃度分布が見られ、
更に低抵抗のｎ+ カソード層２１が現れている。図２
（ｃ）においても、表面からの拡散によるｐ+ アノード
領域２３に続きｎドリフト領域２２ａの均一な濃度分
布、更に低抵抗のｎ+ カソード層２１が連続している。
の不純物濃度分布図、同図（ｂ）はＢ−Ｂ線に沿っての
不純物濃度分布図、同図（ｃ）はＣ−Ｃ線に沿っての不
純物濃度分布図である。いずれも縦軸は対数表示した不
純物濃度である。図２（ａ）においては、ｎドリフト領
域２２ａとｐ仕切り領域２２ｂとが交互に配置されてい
る。ｎドリフト領域２２ａは、エピタキシャル層である
からほぼ均一な不純物濃度であり、一方ｐ仕切り領域２
２ｂはイオン注入および熱処理により形成されているの
で、端の部分に濃度勾配が見られる。図２（ｂ）におい
ては、表面からの拡散によるｐ+ アノード領域２３に続
きｐ仕切り領域２２ｂのほぼ均一な濃度分布が見られ、
更に低抵抗のｎ+ カソード層２１が現れている。図２
（ｃ）においても、表面からの拡散によるｐ+ アノード
領域２３に続きｎドリフト領域２２ａの均一な濃度分
布、更に低抵抗のｎ+ カソード層２１が連続している。
【００２６】例えば、３００Ｖクラスのダイオードとし
ては、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ カソード層２１の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ｎドリフト領域２２ａの幅
（ｘn ）３μｍ、比抵抗０．３Ω・ｃｍ（不純物濃度２
×１０16ｃｍ-3）、ドリフト層２２の厚さ１０μｍ、ｐ
仕切り領域２２ｂの幅（ｘp ）３μｍ（すなわち、同じ
型の埋め込み領域の中心間隔６μｍ）、平均不純物濃度
２×１０16ｃｍ-3、ｐ+ アノード領域２３の拡散深さ１
μｍ、表面不純物濃度５×１０19ｃｍ-3である。ｎドリ
フト領域２２ａとｐ仕切り領域２２ｂとを交互に配置し
た並列ｐｎ層とをオフ状態で空乏化するためには、両領
域の不純物量がほぼ等量であることが必要である。仮に
一方の不純物濃度が他方の不純物濃度の半分であれば、
倍の幅としなければならないことになる。従って、両領
域は同じ不純物濃度とすると、同じ幅ですむので、半導
体表面の利用効率の点から最も良いことになる。
ては、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ カソード層２１の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ｎドリフト領域２２ａの幅
（ｘn ）３μｍ、比抵抗０．３Ω・ｃｍ（不純物濃度２
×１０16ｃｍ-3）、ドリフト層２２の厚さ１０μｍ、ｐ
仕切り領域２２ｂの幅（ｘp ）３μｍ（すなわち、同じ
型の埋め込み領域の中心間隔６μｍ）、平均不純物濃度
２×１０16ｃｍ-3、ｐ+ アノード領域２３の拡散深さ１
μｍ、表面不純物濃度５×１０19ｃｍ-3である。ｎドリ
フト領域２２ａとｐ仕切り領域２２ｂとを交互に配置し
た並列ｐｎ層とをオフ状態で空乏化するためには、両領
域の不純物量がほぼ等量であることが必要である。仮に
一方の不純物濃度が他方の不純物濃度の半分であれば、
倍の幅としなければならないことになる。従って、両領
域は同じ不純物濃度とすると、同じ幅ですむので、半導
体表面の利用効率の点から最も良いことになる。
【００２７】図３（ａ）ないし（ｄ）は、実施例１の超
接合ダイオードの製造方法を説明するための工程順の断
面図である。以下図面に沿って説明する。ｎ+ カソード
層２１となる低抵抗のｎ型のサブストレート上に、エピ
タキシャル法によりｎドリフト領域２２ａを成長させる
［図３（ａ）］。
接合ダイオードの製造方法を説明するための工程順の断
面図である。以下図面に沿って説明する。ｎ+ カソード
層２１となる低抵抗のｎ型のサブストレート上に、エピ
タキシャル法によりｎドリフト領域２２ａを成長させる
［図３（ａ）］。
【００２８】ＣＶＤ法によりタングステン膜を厚さ約３
μｍに堆積し、フォトリソグラフィにより第一マスク１
を形成する［同図（ｂ）］。イオン注入においては、マ
スクの幅より広い原子分布となるので、予め考慮する必
要がある。
μｍに堆積し、フォトリソグラフィにより第一マスク１
を形成する［同図（ｂ）］。イオン注入においては、マ
スクの幅より広い原子分布となるので、予め考慮する必
要がある。
【００２９】ほう素（以下Ｂと記す）イオン２ａをイオ
ン注入する［同図（ｃ）］。加速電圧は１００ｋｅＶ〜
１０ＭｅＶ間を連続的に変化させ、均等に約２×１０16
ｃｍ -3になるようにする。２ｂは注入されたＢ原子であ
る。
ン注入する［同図（ｃ）］。加速電圧は１００ｋｅＶ〜
１０ＭｅＶ間を連続的に変化させ、均等に約２×１０16
ｃｍ -3になるようにする。２ｂは注入されたＢ原子であ
る。
【００３０】第一マスク１を除去した後、ｐ+ アノード
領域２３を形成するためのＢイオン２ａを注入する［同
図（ｃ）］。加速電圧は１００ｋｅＶ、ドーズ量は３×
１０ 15ｃｍ-2とした。
領域２３を形成するためのＢイオン２ａを注入する［同
図（ｃ）］。加速電圧は１００ｋｅＶ、ドーズ量は３×
１０ 15ｃｍ-2とした。
【００３１】１０００℃で１時間熱処理してイオン注入
した不純物を活性化し、欠陥をアニールし、ｎドリフト
領域２２ａ、ｐ仕切り領域２２ｂ、ｐ+ アノード領域２
３の各領域を形成する［同図（ｄ）］。この後、カソー
ド電極２７、アノード電極２８の形成をおこないプロセ
スを完了する。
した不純物を活性化し、欠陥をアニールし、ｎドリフト
領域２２ａ、ｐ仕切り領域２２ｂ、ｐ+ アノード領域２
３の各領域を形成する［同図（ｄ）］。この後、カソー
ド電極２７、アノード電極２８の形成をおこないプロセ
スを完了する。
【００３２】ｐ仕切り領域２２ｂ形成のためのイオン注
入時の最高加速電圧を高くし、しかも加速電圧を連続的
に変化させたために、ｐ仕切り領域２２ｂとｎドリフト
領域２２ａとの間のｐｎ接合は、深くて滑らかな接合面
となる。
入時の最高加速電圧を高くし、しかも加速電圧を連続的
に変化させたために、ｐ仕切り領域２２ｂとｎドリフト
領域２２ａとの間のｐｎ接合は、深くて滑らかな接合面
となる。
【００３３】特に例えば（１１０）面のような特定の結
晶方位を選ぶことにより、イオンのチャネリングを利用
して、通常のイオン注入の倍以上の深いイオン注入領域
を形成することができる。
晶方位を選ぶことにより、イオンのチャネリングを利用
して、通常のイオン注入の倍以上の深いイオン注入領域
を形成することができる。
【００３４】本実施例１の超接合ダイオードにおいて
は、ｎドリフト領域２２ａとｐ仕切り領域２２ｂとは、
ほぼ同じディメンジョンと不純物濃度を持ち、逆バイア
ス電圧の印加に際して、ドリフト層２２が空乏化して耐
圧を担うものである。
は、ｎドリフト領域２２ａとｐ仕切り領域２２ｂとは、
ほぼ同じディメンジョンと不純物濃度を持ち、逆バイア
ス電圧の印加に際して、ドリフト層２２が空乏化して耐
圧を担うものである。
【００３５】従来の単層の高抵抗ドリフト層を持つダイ
オードでは、３００Ｖクラスの耐圧とするためには、ド
リフト層の不純物濃度としては２×１０14ｃｍ-3、厚さ
４０μｍ程度必要であったが、本実施例の超接合ダイオ
ードでは、ｎドリフト領域２２ａの不純物濃度を高くし
たことと、そのことによりドリフト層２２の厚さを薄く
できたため、オン抵抗としては約５分の１に低減でき
た。
オードでは、３００Ｖクラスの耐圧とするためには、ド
リフト層の不純物濃度としては２×１０14ｃｍ-3、厚さ
４０μｍ程度必要であったが、本実施例の超接合ダイオ
ードでは、ｎドリフト領域２２ａの不純物濃度を高くし
たことと、そのことによりドリフト層２２の厚さを薄く
できたため、オン抵抗としては約５分の１に低減でき
た。
【００３６】このような製造方法をとれば、アスペクト
比の大きなトレンチを形成し、そのトレンチ内に良質の
エピタキシャル層を埋め込むという従来極めて困難であ
った技術が回避されて、極めて一般的な技術であるエピ
タキシャル成長、イオン注入および拡散により、容易に
高耐圧、低順電圧の超接合ダイオードが製造できる。
比の大きなトレンチを形成し、そのトレンチ内に良質の
エピタキシャル層を埋め込むという従来極めて困難であ
った技術が回避されて、極めて一般的な技術であるエピ
タキシャル成長、イオン注入および拡散により、容易に
高耐圧、低順電圧の超接合ダイオードが製造できる。
【００３７】更にｎドリフト領域２２ａの幅を狭くし、
不純物濃度を高くすれば、より一層の動作抵抗の低減、
および動作抵抗と耐圧とのトレードオフ関係の改善が可
能である。
不純物濃度を高くすれば、より一層の動作抵抗の低減、
および動作抵抗と耐圧とのトレードオフ関係の改善が可
能である。
【００３８】図１（ｂ）は、実施例１の変形例の超接合
ダイオードの部分断面図である。実施例１の超接合ダイ
オードと異なっている点は、ｐ仕切り領域２２ｂの深さ
ｙp がｎドリフト領域２２ａの深さｙn より深くなって
いる点である。
ダイオードの部分断面図である。実施例１の超接合ダイ
オードと異なっている点は、ｐ仕切り領域２２ｂの深さ
ｙp がｎドリフト領域２２ａの深さｙn より深くなって
いる点である。
【００３９】もし仮にｐ仕切り領域２２ｂの深さｙ
p が、ｎドリフト領域２２ａの深さｙnより浅い場合に
は、ｐ仕切り領域２２ｂの下方にｎドリフト領域２２ａ
が残ることになり、残ったｎドリフト領域２２ａが完全
に空乏化されず、耐圧が低下する恐れがある。従って、
図のようにｐ仕切り領域２２ｂの深さｙp がｎドリフト
領域２２ａの深さｙn より深くなるようにし、ｎ+ カソ
ード層２１に達するようにするのが良い。
p が、ｎドリフト領域２２ａの深さｙnより浅い場合に
は、ｐ仕切り領域２２ｂの下方にｎドリフト領域２２ａ
が残ることになり、残ったｎドリフト領域２２ａが完全
に空乏化されず、耐圧が低下する恐れがある。従って、
図のようにｐ仕切り領域２２ｂの深さｙp がｎドリフト
領域２２ａの深さｙn より深くなるようにし、ｎ+ カソ
ード層２１に達するようにするのが良い。
【００４０】但し、ｙp が極端にｙn より大きくするこ
とは無駄なので、２０％程度を目安にして、 ｙn ＜ｙp ≦１．２ｙn が成り立つ程度にする。これにより、並列ｐｎ層での耐
圧保持と、順電圧の低減とが両立する。
とは無駄なので、２０％程度を目安にして、 ｙn ＜ｙp ≦１．２ｙn が成り立つ程度にする。これにより、並列ｐｎ層での耐
圧保持と、順電圧の低減とが両立する。
【００４１】ｐ仕切り領域２２ｂの深さｙp を深くする
には、イオン注入の際の加速電圧を高くすれば良い。イ
オン注入の加速電圧を高めて、更に高耐圧のダイオード
を造ることもできる。
には、イオン注入の際の加速電圧を高くすれば良い。イ
オン注入の加速電圧を高めて、更に高耐圧のダイオード
を造ることもできる。
【００４２】なお、実施例１の超接合ダイオードでは、
ｎドリフト領域２２ｂとｐ仕切り領域２２ｂとの平面的
な配置をともにストライプ状としたが、それに限らず、
一方を格子状や網状、蜂の巣状等様々な配置とすること
ができる。これは以後の例でも同様である。
ｎドリフト領域２２ｂとｐ仕切り領域２２ｂとの平面的
な配置をともにストライプ状としたが、それに限らず、
一方を格子状や網状、蜂の巣状等様々な配置とすること
ができる。これは以後の例でも同様である。
【００４３】また全く同様にして、ｐ仕切り領域２２ａ
をエピタキシャル法により形成し、そこへドナー不純物
をイオン注入してｎドリフト領域２２ｂを形成すること
もできる。 ［実施例２］図４は、本発明の実施例２の超接合ダイオ
ードの部分断面図である。
をエピタキシャル法により形成し、そこへドナー不純物
をイオン注入してｎドリフト領域２２ｂを形成すること
もできる。 ［実施例２］図４は、本発明の実施例２の超接合ダイオ
ードの部分断面図である。
【００４４】実施例１の超接合ダイオードと異なってい
る点は、ｐ仕切り領域３２ｂの形状が異なっている点で
ある。図４において、ｐ仕切り領域３２ｂとｎドリフト
領域３２ａとの境界は、曲線（三次元的には曲面）とな
っている。
る点は、ｐ仕切り領域３２ｂの形状が異なっている点で
ある。図４において、ｐ仕切り領域３２ｂとｎドリフト
領域３２ａとの境界は、曲線（三次元的には曲面）とな
っている。
【００４５】図５は、図４中のＤ−Ｄ線に沿っての不純
物濃度分布図、である。縦軸は対数表示した不純物濃度
である。図５においては、ｐ+ アノード領域３３に続き
イオン注入された離散的な不純物源からの拡散によるｐ
仕切り領域３２ｂの濃度分布が見られ、更に低抵抗のｎ
+ カソード層３１が現れている。ｎドリフト領域３２ａ
はエピタキシャル層であるからほぼ均一な不純物濃度で
あり、実施例１の図２（ｃ）と同様の不純物分布とな
る。
物濃度分布図、である。縦軸は対数表示した不純物濃度
である。図５においては、ｐ+ アノード領域３３に続き
イオン注入された離散的な不純物源からの拡散によるｐ
仕切り領域３２ｂの濃度分布が見られ、更に低抵抗のｎ
+ カソード層３１が現れている。ｎドリフト領域３２ａ
はエピタキシャル層であるからほぼ均一な不純物濃度で
あり、実施例１の図２（ｃ）と同様の不純物分布とな
る。
【００４６】実施例２の超接合ダイオードの製造方法と
しては、図３（ｂ）の後、Ｂイオン２のイオン注入時
に、加速電圧を連続的に変えず、例えば、１００ｋｅ
Ｖ、２００ｋｅＶ、５００ｋｅＶ、１ＭｅＶ、２Ｍｅ
Ｖ、５ＭｅＶ、１０ＭｅＶというように変えて多重注入
すればよい。
しては、図３（ｂ）の後、Ｂイオン２のイオン注入時
に、加速電圧を連続的に変えず、例えば、１００ｋｅ
Ｖ、２００ｋｅＶ、５００ｋｅＶ、１ＭｅＶ、２Ｍｅ
Ｖ、５ＭｅＶ、１０ＭｅＶというように変えて多重注入
すればよい。
【００４７】この場合も、極めて一般的な技術であるエ
ピタキシャル成長、イオン注入および拡散により、容易
に高耐圧、低順電圧の超接合ダイオードが製造できる。
低耐圧の半導体装置で、ドリフト層が浅くて良いとき
は、多重イオン注入をおこなわなくても、一回のイオン
注入でドリフト層を形成できる場合もある。
ピタキシャル成長、イオン注入および拡散により、容易
に高耐圧、低順電圧の超接合ダイオードが製造できる。
低耐圧の半導体装置で、ドリフト層が浅くて良いとき
は、多重イオン注入をおこなわなくても、一回のイオン
注入でドリフト層を形成できる場合もある。
【００４８】［実施例３］図１（ｂ）のような超接合ダ
イオードを別の製造方法で造ることもできる。図６
（ａ）ないし（ｅ）は、実施例３の超接合ダイオードの
製造方法を説明するための工程順の断面図である。以下
図面に沿って説明する。
イオードを別の製造方法で造ることもできる。図６
（ａ）ないし（ｅ）は、実施例３の超接合ダイオードの
製造方法を説明するための工程順の断面図である。以下
図面に沿って説明する。
【００４９】高抵抗のｎ型ウェハに一方の表面から深い
拡散をおこないｎ+ カソード層４１を形成する。４２ｃ
は高抵抗のｎ- 高抵抗層である。［図６（ａ）］。両面
から拡散をおこなった後、一方を除去しても良い。
拡散をおこないｎ+ カソード層４１を形成する。４２ｃ
は高抵抗のｎ- 高抵抗層である。［図６（ａ）］。両面
から拡散をおこなった後、一方を除去しても良い。
【００５０】ＣＶＤ法により例えばＷ膜を厚さ約３μｍ
に堆積し、フォトリソグラフィにより第一マスク１を形
成し、りん（以下Ｐと記す）イオン３ａをイオン注入す
る［同図（ｂ）］。加速電圧は１００ｋｅＶ〜１５Ｍｅ
Ｖ間を連続的に変化させ、均等に約２×１０16ｃｍ-3に
なるようにする。３ｂは注入されたＰイオンである。
に堆積し、フォトリソグラフィにより第一マスク１を形
成し、りん（以下Ｐと記す）イオン３ａをイオン注入す
る［同図（ｂ）］。加速電圧は１００ｋｅＶ〜１５Ｍｅ
Ｖ間を連続的に変化させ、均等に約２×１０16ｃｍ-3に
なるようにする。３ｂは注入されたＰイオンである。
【００５１】第一マスク１を除去した後、同様にして第
二マスク４を形成し、Ｂイオン２ａをイオン注入する
［同図（ｃ）］。加速電圧は１００ｋｅＶ〜１０ＭｅＶ
間を連続的に変化させ、均等に約２×１０16ｃｍ-3にな
るようにする。
二マスク４を形成し、Ｂイオン２ａをイオン注入する
［同図（ｃ）］。加速電圧は１００ｋｅＶ〜１０ＭｅＶ
間を連続的に変化させ、均等に約２×１０16ｃｍ-3にな
るようにする。
【００５２】第二マスク４を除去した後、ｐ+ アノード
領域４３形成のためのＢイオン２ａを注入する［同図
（ｄ）］。加速電圧は１００ｋｅＶ、ドーズ量は３×１
０15ｃｍ-2とした。
領域４３形成のためのＢイオン２ａを注入する［同図
（ｄ）］。加速電圧は１００ｋｅＶ、ドーズ量は３×１
０15ｃｍ-2とした。
【００５３】１０００℃で１時間熱処理してイオン注入
した不純物を活性化し、欠陥をアニールし、ｎドリフト
領域４２ａ、ｐ仕切り領域４２ｂ、ｐ+ アノード領域４
３の各領域を形成する［同図（ｅ）］。ｎ- 高抵抗層４
２ｃはダイオード中央部では残らず、周縁の耐圧保持部
分のみに残ることになる。この後、カソード電極、アノ
ード電極の形成をおこないプロセスを完了する。
した不純物を活性化し、欠陥をアニールし、ｎドリフト
領域４２ａ、ｐ仕切り領域４２ｂ、ｐ+ アノード領域４
３の各領域を形成する［同図（ｅ）］。ｎ- 高抵抗層４
２ｃはダイオード中央部では残らず、周縁の耐圧保持部
分のみに残ることになる。この後、カソード電極、アノ
ード電極の形成をおこないプロセスを完了する。
【００５４】この例でも、イオン注入時の最高加速電圧
を高くし、しかも連続的に変化させたために、ｐ仕切り
領域４２ｂとｎドリフト領域４２ａとの間のｐｎ接合
は、深くて滑らかな接合面となる。そして、極めて一般
的な技術であるイオン注入および拡散により、容易に高
耐圧、低順電圧の超接合ダイオードが製造できる。
を高くし、しかも連続的に変化させたために、ｐ仕切り
領域４２ｂとｎドリフト領域４２ａとの間のｐｎ接合
は、深くて滑らかな接合面となる。そして、極めて一般
的な技術であるイオン注入および拡散により、容易に高
耐圧、低順電圧の超接合ダイオードが製造できる。
【００５５】本実施例３の超接合ダイオードにおいて
も、ｎドリフト領域４２ａとｐ仕切り領域４２ｂとは、
ほぼ同じディメンジョンと不純物濃度を持ち、逆バイア
ス電圧の印加に際して、ドリフト層４２が空乏化して耐
圧を担う。以上のようにすれば、イオン注入と熱処理を
主体にしたプロセスで、超接合半導体素子を製造でき
る。
も、ｎドリフト領域４２ａとｐ仕切り領域４２ｂとは、
ほぼ同じディメンジョンと不純物濃度を持ち、逆バイア
ス電圧の印加に際して、ドリフト層４２が空乏化して耐
圧を担う。以上のようにすれば、イオン注入と熱処理を
主体にしたプロセスで、超接合半導体素子を製造でき
る。
【００５６】図１（ａ）のようにｎドリフト領域４２ａ
とｐ仕切り領域４２ｂとをほぼ同じ深さにイオン注入し
ても良いし、また実施例２のようにイオン注入を離散的
な加速電圧でおこなうこともできる。
とｐ仕切り領域４２ｂとをほぼ同じ深さにイオン注入し
ても良いし、また実施例２のようにイオン注入を離散的
な加速電圧でおこなうこともできる。
【００５７】本実施例では、ｎ+ カソード層４１をｎ-
高抵抗領域４２ｃとなる高抵抗基板への拡散により形成
した例としたが、ｎ+ カソード層４１となる低抵抗サブ
ストレート上にエピタキシャル成長により形成したエピ
タキシャルウェハを用いても良い。 ［実施例４］図７は、本発明の実施例４の超接合ダイオ
ードの部分断面図である。
高抵抗領域４２ｃとなる高抵抗基板への拡散により形成
した例としたが、ｎ+ カソード層４１となる低抵抗サブ
ストレート上にエピタキシャル成長により形成したエピ
タキシャルウェハを用いても良い。 ［実施例４］図７は、本発明の実施例４の超接合ダイオ
ードの部分断面図である。
【００５８】図７において、５１は低抵抗のｎ+ カソー
ド層、５２はｎドリフト領域５２ａとｐ仕切り領域５２
ｂとからなるドリフト層である。表面層にはｐ+ アノー
ド領域５３が形成されている。ｐ+ アノード領域５３に
接触してアノード電極５８が、ｎ+ カソード層５１に接
触してカソード電極５７が設けられている。
ド層、５２はｎドリフト領域５２ａとｐ仕切り領域５２
ｂとからなるドリフト層である。表面層にはｐ+ アノー
ド領域５３が形成されている。ｐ+ アノード領域５３に
接触してアノード電極５８が、ｎ+ カソード層５１に接
触してカソード電極５７が設けられている。
【００５９】図１（ｂ）の断面図と同じように見える
が、製造方法が異なっているため半導体内部の構造が異
なっている。すなわち、図１（ｂ）の例では、ｎドリフ
ト領域１２ａがエピタキシャル法によるものであり、ほ
ぼ均一な不純物濃度分布を有していたのに対し、本実施
例３の超接合ダイオードでは、ｎドリフト領域３２ａが
表面からの不純物拡散による分布を有している。
が、製造方法が異なっているため半導体内部の構造が異
なっている。すなわち、図１（ｂ）の例では、ｎドリフ
ト領域１２ａがエピタキシャル法によるものであり、ほ
ぼ均一な不純物濃度分布を有していたのに対し、本実施
例３の超接合ダイオードでは、ｎドリフト領域３２ａが
表面からの不純物拡散による分布を有している。
【００６０】図８は、図７中のＥ−Ｅ線に沿った不純物
濃度分布図である。縦軸は対数表示した不純物濃度であ
る。図８において、表面層のｐ+ アノード領域５３に続
きｎドリフト領域５２ａの表面からの拡散による濃度分
布が見られ、更に低抵抗のｎ + カソード層５１が現れて
いる。
濃度分布図である。縦軸は対数表示した不純物濃度であ
る。図８において、表面層のｐ+ アノード領域５３に続
きｎドリフト領域５２ａの表面からの拡散による濃度分
布が見られ、更に低抵抗のｎ + カソード層５１が現れて
いる。
【００６１】図９（ａ）ないし（ｅ）は、本実施例４の
超接合ダイオードの製造方法を説明するための工程順の
断面図である。以下図面に沿って説明する。高抵抗のｎ
型ウェハに一方の表面から深い拡散をおこないｎ+ カソ
ード層５１を形成し、ｎ- 高抵抗層５２ｃの表面にＰイ
オン３ａを注入する［図９（ａ）］。加速電圧は１００
ｋｅＶとし、ドーズ量は約２×１０13ｃｍ-2である。
超接合ダイオードの製造方法を説明するための工程順の
断面図である。以下図面に沿って説明する。高抵抗のｎ
型ウェハに一方の表面から深い拡散をおこないｎ+ カソ
ード層５１を形成し、ｎ- 高抵抗層５２ｃの表面にＰイ
オン３ａを注入する［図９（ａ）］。加速電圧は１００
ｋｅＶとし、ドーズ量は約２×１０13ｃｍ-2である。
【００６２】１２５０℃で約１０時間の拡散をおこなっ
て、ｎ+ カソード層５１に達するようにｎドリフト領域
５２ａを形成する［同図（ｂ）］。従って、ｎ- 高抵抗
層５２ｃはダイオード中央部では残らず、周縁の耐圧保
持部分のみに残ることになる。
て、ｎ+ カソード層５１に達するようにｎドリフト領域
５２ａを形成する［同図（ｂ）］。従って、ｎ- 高抵抗
層５２ｃはダイオード中央部では残らず、周縁の耐圧保
持部分のみに残ることになる。
【００６３】ＣＶＤ法によりＷ膜を厚さ約３μｍに堆積
し、フォトリソグラフィにより第一マスク１を形成し、
Ｂイオン２ａをイオン注入する［同図（ｃ）］。加速電
圧は１００ｋｅＶ〜１０ＭｅＶ間を連続的に変化させ、
均等に約２×１０16ｃｍ-3になるようにする。
し、フォトリソグラフィにより第一マスク１を形成し、
Ｂイオン２ａをイオン注入する［同図（ｃ）］。加速電
圧は１００ｋｅＶ〜１０ＭｅＶ間を連続的に変化させ、
均等に約２×１０16ｃｍ-3になるようにする。
【００６４】第一マスク１を除去し、ｐアノード領域５
３形成のためのＢイオン２ａを選択的に注入する［同図
（ｄ）］。１０００℃で１時間熱処理し、イオン注入し
た不純物を活性化し、欠陥をアニールし、ｐ仕切り領域
５２ｂ、ｐ+ アノード領域５３の各領域を形成する［同
図（ｅ）］。この後、カソード電極、アノード電極の形
成をおこないプロセスを完了する。
３形成のためのＢイオン２ａを選択的に注入する［同図
（ｄ）］。１０００℃で１時間熱処理し、イオン注入し
た不純物を活性化し、欠陥をアニールし、ｐ仕切り領域
５２ｂ、ｐ+ アノード領域５３の各領域を形成する［同
図（ｅ）］。この後、カソード電極、アノード電極の形
成をおこないプロセスを完了する。
【００６５】例えば、３００Ｖクラスのダイオードとし
ては、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ カソード層１１の表面不純物濃度３×１０20
ｃｍ -3、拡散深さ２００μｍ、ｎドリフト領域１２ａの
幅３μｍ、表面不純物濃度１×１０17ｃｍ-3、拡散深さ
１０μｍ、ｐ仕切り領域１２ｂの幅３μｍ、平均不純物
濃度２×１０16ｃｍ-3、ｐ+ アノード領域１３の拡散深
さ１μｍ、表面不純物濃度５×１０19ｃｍ-3である。こ
の場合も極めて一般的な技術であるイオン注入および拡
散により、容易に高耐圧、低順電圧の超接合ダイオード
が製造できる。
ては、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ カソード層１１の表面不純物濃度３×１０20
ｃｍ -3、拡散深さ２００μｍ、ｎドリフト領域１２ａの
幅３μｍ、表面不純物濃度１×１０17ｃｍ-3、拡散深さ
１０μｍ、ｐ仕切り領域１２ｂの幅３μｍ、平均不純物
濃度２×１０16ｃｍ-3、ｐ+ アノード領域１３の拡散深
さ１μｍ、表面不純物濃度５×１０19ｃｍ-3である。こ
の場合も極めて一般的な技術であるイオン注入および拡
散により、容易に高耐圧、低順電圧の超接合ダイオード
が製造できる。
【００６６】全く同様にして、ｐ仕切り領域５２ｂを拡
散により形成し、そこへドナー不純物をイオン注入して
ｎドリフト領域５２ａを形成することもできる。ｎ- 高
抵抗領域５２ｃは、ｎ+ カソード層５１となる低抵抗サ
ブストレート上にエピタキシャル成長により形成したエ
ピタキシャルウェハを用いても良い。
散により形成し、そこへドナー不純物をイオン注入して
ｎドリフト領域５２ａを形成することもできる。ｎ- 高
抵抗領域５２ｃは、ｎ+ カソード層５１となる低抵抗サ
ブストレート上にエピタキシャル成長により形成したエ
ピタキシャルウェハを用いても良い。
【００６７】図１（ａ）のようにｎドリフト領域５２ａ
とｐ仕切り領域５２ｂとをほぼ同じ深さにイオン注入し
ても良いし、また実施例２のようにイオン注入を離散的
な加速電圧でおこなうこともできる。
とｐ仕切り領域５２ｂとをほぼ同じ深さにイオン注入し
ても良いし、また実施例２のようにイオン注入を離散的
な加速電圧でおこなうこともできる。
【００６８】［実施例５］図１０は、本発明の実施例５
の超接合ダイオードの部分断面図である。図１０におい
て、６１は低抵抗のｎ+ カソード層である。ｎドリフト
領域６２ａとｐ仕切り領域６２ｂとからなるドリフト層
６２の表面層にはｐ+ アノード領域６３が形成されてい
る。ｐ+ アノード領域６３に接触してアノード電極６８
が、ｎ+ カソード層６１に接触してカソード電極６７が
設けられている。
の超接合ダイオードの部分断面図である。図１０におい
て、６１は低抵抗のｎ+ カソード層である。ｎドリフト
領域６２ａとｐ仕切り領域６２ｂとからなるドリフト層
６２の表面層にはｐ+ アノード領域６３が形成されてい
る。ｐ+ アノード領域６３に接触してアノード電極６８
が、ｎ+ カソード層６１に接触してカソード電極６７が
設けられている。
【００６９】図１（ｂ）の断面図と同じように見える
が、製造方法が異なっているため半導体内部の構造が異
なっている。すなわち、本実施例５の超接合ダイオード
では、ｎドリフト領域６２ａおよびｐ仕切り領域６２ｂ
が共に表面からの不純物拡散による分布を有している。
が、製造方法が異なっているため半導体内部の構造が異
なっている。すなわち、本実施例５の超接合ダイオード
では、ｎドリフト領域６２ａおよびｐ仕切り領域６２ｂ
が共に表面からの不純物拡散による分布を有している。
【００７０】図１１は、図１０中のＥ−Ｅ線に沿っての
不純物濃度分布図である。縦軸は対数表示した不純物濃
度である。図１１においては、表面からの拡散によるｐ
+ アノード領域６３に続き表面からの不純物拡散で形成
されたｐ仕切り領域６２ｂの濃度分布が見られ、更に低
抵抗のｎ+ カソード層６１が現れている。ｎドリフト領
域６２ａ内の不純物濃度分布は示してないがｐ仕切り領
域６２ｂの濃度分布とほぼ同様である。
不純物濃度分布図である。縦軸は対数表示した不純物濃
度である。図１１においては、表面からの拡散によるｐ
+ アノード領域６３に続き表面からの不純物拡散で形成
されたｐ仕切り領域６２ｂの濃度分布が見られ、更に低
抵抗のｎ+ カソード層６１が現れている。ｎドリフト領
域６２ａ内の不純物濃度分布は示してないがｐ仕切り領
域６２ｂの濃度分布とほぼ同様である。
【００７１】図１２（ａ）ないし（ｅ）は、実施例５の
超接合ダイオードの製造方法を説明するための工程順の
断面図である。以下図面に沿って説明する。高抵抗のｎ
型ウェハに一方の表面から深い拡散をおこないｎ+ カソ
ード層６１を形成する。６２ｃは高抵抗のｎ- 高抵抗層
である。［図１２（ａ）］。
超接合ダイオードの製造方法を説明するための工程順の
断面図である。以下図面に沿って説明する。高抵抗のｎ
型ウェハに一方の表面から深い拡散をおこないｎ+ カソ
ード層６１を形成する。６２ｃは高抵抗のｎ- 高抵抗層
である。［図１２（ａ）］。
【００７２】そのｎ- 高抵抗層６２ｃの表面に酸化膜の
第一マスク５を形成し、Ｂイオン２ａを注入する［同図
（ｂ）］。２ｂは注入されたＢ原子である。加速電圧は
１００ｋｅＶ、ドーズ量は７×１０12ｃｍ-2である。
第一マスク５を形成し、Ｂイオン２ａを注入する［同図
（ｂ）］。２ｂは注入されたＢ原子である。加速電圧は
１００ｋｅＶ、ドーズ量は７×１０12ｃｍ-2である。
【００７３】１２００℃で３０時間熱処理した後、酸化
膜の第二マスク６を形成し、Ｐイオン３ａを注入する
［同図（ｃ）］。３ｂは注入されたＰ原子である。加速
電圧は１００ｋｅＶ、ドーズ量は７×１０12ｃｍ-2であ
る。不純物のドーピング方法は必ずしもイオン注入に限
らず、ガスドーピングでも良い。但し拡散係数の遅い不
純物を先におこなって熱処理する。
膜の第二マスク６を形成し、Ｐイオン３ａを注入する
［同図（ｃ）］。３ｂは注入されたＰ原子である。加速
電圧は１００ｋｅＶ、ドーズ量は７×１０12ｃｍ-2であ
る。不純物のドーピング方法は必ずしもイオン注入に限
らず、ガスドーピングでも良い。但し拡散係数の遅い不
純物を先におこなって熱処理する。
【００７４】１２００℃で約５０時間熱処理して、ｎ+
カソード層６１に達するようにｎドリフト領域６２ａお
よびｐ仕切り領域６２ｂを形成する。従って、ｎ- 高抵
抗層６２ｃはダイオード中央部では残らず、周縁の耐圧
保持部分のみに残ることになる。その後、ｐアノード領
域６３形成のためのＢイオン２ａを注入する［同図
（ｄ）］。
カソード層６１に達するようにｎドリフト領域６２ａお
よびｐ仕切り領域６２ｂを形成する。従って、ｎ- 高抵
抗層６２ｃはダイオード中央部では残らず、周縁の耐圧
保持部分のみに残ることになる。その後、ｐアノード領
域６３形成のためのＢイオン２ａを注入する［同図
（ｄ）］。
【００７５】１０００℃で１時間熱処理し、イオン注入
した不純物を活性化し、欠陥をアニールし、ｎドリフト
領域６２ａ、ｐ仕切り領域６２ｂ、ｐ+ アノード領域６
３の各領域を形成する［同図（ｅ）］。この後、カソー
ド電極、アノード電極の形成をおこないプロセスを完了
する。このような極めて一般的な技術であるエピタキシ
ャル成長、イオン注入および拡散により、容易に高耐
圧、低順電圧の超接合ダイオードが製造できる。
した不純物を活性化し、欠陥をアニールし、ｎドリフト
領域６２ａ、ｐ仕切り領域６２ｂ、ｐ+ アノード領域６
３の各領域を形成する［同図（ｅ）］。この後、カソー
ド電極、アノード電極の形成をおこないプロセスを完了
する。このような極めて一般的な技術であるエピタキシ
ャル成長、イオン注入および拡散により、容易に高耐
圧、低順電圧の超接合ダイオードが製造できる。
【００７６】ＢはＰより遅い拡散係数をもつので、上記
のような工程としたが、別のドナー不純物とアクセプタ
不純物との組み合わせでもよく、その場合には拡散時間
を変える必要がある。 ［実施例６］これまでの実施例は、最も簡単な構造のダ
イオードとしたが、図１３は、本発明の実施例６の超接
合ショットキーバリアダイオード（ＳＢＤ）の部分断面
図である。
のような工程としたが、別のドナー不純物とアクセプタ
不純物との組み合わせでもよく、その場合には拡散時間
を変える必要がある。 ［実施例６］これまでの実施例は、最も簡単な構造のダ
イオードとしたが、図１３は、本発明の実施例６の超接
合ショットキーバリアダイオード（ＳＢＤ）の部分断面
図である。
【００７７】図１３において、７１は低抵抗のｎ+ カソ
ード層、７２は、ｎドリフト領域７２ａ、ｐ仕切り領域
７２ｂからなるドリフト層である。表面には、ｎドリフ
ト領域７２ａとｐ仕切り領域７２ｂが露出していて、ｎ
ドリフト領域７２ａとショツトキーバリアを形成するシ
ョットキー電極７８が設けられる。ｎ+ カソード層７１
の裏面側にオーミック接触するカソード電極７７が設け
られている。
ード層、７２は、ｎドリフト領域７２ａ、ｐ仕切り領域
７２ｂからなるドリフト層である。表面には、ｎドリフ
ト領域７２ａとｐ仕切り領域７２ｂが露出していて、ｎ
ドリフト領域７２ａとショツトキーバリアを形成するシ
ョットキー電極７８が設けられる。ｎ+ カソード層７１
の裏面側にオーミック接触するカソード電極７７が設け
られている。
【００７８】本実施例６の超接合ショットキーダイオー
ドにおいても、ｎドリフト領域７２ａ、ｐ仕切り領域７
２ｂは、ほぼ同じディメンジョンと不純物濃度を持ち、
逆バイアス電圧の印加に際して、ドリフト層７２が空乏
化して耐圧を負担するものである。例えば上に述べた実
施例１と同様のプロセスで並列ｐｎ層を形成した後、シ
ョットキー電極７８、カソード電極７７の形成をおこな
う。勿論実施例２〜実施例５のいずれかの方法によって
も良い。
ドにおいても、ｎドリフト領域７２ａ、ｐ仕切り領域７
２ｂは、ほぼ同じディメンジョンと不純物濃度を持ち、
逆バイアス電圧の印加に際して、ドリフト層７２が空乏
化して耐圧を負担するものである。例えば上に述べた実
施例１と同様のプロセスで並列ｐｎ層を形成した後、シ
ョットキー電極７８、カソード電極７７の形成をおこな
う。勿論実施例２〜実施例５のいずれかの方法によって
も良い。
【００７９】逆バイアス時には、図１の実施例１のダイ
オードと同様に空乏層が並列ｐｎ層に広がり、空乏化す
ることにより、耐圧を保持できる。順バイアス時には、
ｎドリフト領域７２ａにドリフト電流が流れる。ｎドリ
フト領域７２ａ、ｐ仕切り領域７２ｂの幅および深さ等
については、実施例１と同様である。
オードと同様に空乏層が並列ｐｎ層に広がり、空乏化す
ることにより、耐圧を保持できる。順バイアス時には、
ｎドリフト領域７２ａにドリフト電流が流れる。ｎドリ
フト領域７２ａ、ｐ仕切り領域７２ｂの幅および深さ等
については、実施例１と同様である。
【００８０】図１４は、実施例１と同様のプロセスでド
リフト層７２を形成した３００Ｖクラスの超接合ショッ
トキーダイオードの順電圧−電流特性図である。横軸は
順電圧（ＶF ）、縦軸は単位面積当たりの順電流
（ＩF ）である。ショットキー電極７８としては、モリ
ブデンを用いた。比較のため従来の均一なドリフト層を
もつショットキーバリアダイオードの特性も同図に示し
た。図から、同耐圧クラスの順方向電圧（ＶF ）は、従
来のショットキーバリアダイオードより大幅に低減可能
であることがわかる。
リフト層７２を形成した３００Ｖクラスの超接合ショッ
トキーダイオードの順電圧−電流特性図である。横軸は
順電圧（ＶF ）、縦軸は単位面積当たりの順電流
（ＩF ）である。ショットキー電極７８としては、モリ
ブデンを用いた。比較のため従来の均一なドリフト層を
もつショットキーバリアダイオードの特性も同図に示し
た。図から、同耐圧クラスの順方向電圧（ＶF ）は、従
来のショットキーバリアダイオードより大幅に低減可能
であることがわかる。
【００８１】ｎ埋め込み領域７２ｂ、ｐ埋め込み領域７
２ｃは容易に空乏化されるため、不純物濃度を高くでき
ることと、そのことによりドリフト層７２の厚さを薄く
できることにより、順電圧の大幅な低減、順電圧と耐圧
とのトレードオフ特性の改善が可能となる。
２ｃは容易に空乏化されるため、不純物濃度を高くでき
ることと、そのことによりドリフト層７２の厚さを薄く
できることにより、順電圧の大幅な低減、順電圧と耐圧
とのトレードオフ特性の改善が可能となる。
【００８２】このようにショットキーバリアダイオード
においても極めて一般的な技術であるイオン注入と不純
物の拡散により、容易に高耐圧、低順電圧の超接合ショ
ットキーバリアダイオードを製造できる。 ［実施例７］図１５は、本発明の実施例７にかかる超接
合ＭＯＳＦＥＴの部分断面図である。
においても極めて一般的な技術であるイオン注入と不純
物の拡散により、容易に高耐圧、低順電圧の超接合ショ
ットキーバリアダイオードを製造できる。 ［実施例７］図１５は、本発明の実施例７にかかる超接
合ＭＯＳＦＥＴの部分断面図である。
【００８３】図１５において、８１は低抵抗のｎ+ ドレ
イン層、８２はｎドリフト領域８２ａ、ｐ仕切り領域８
２ｂとからなる並列ｐｎ層のドリフト層である。表面層
には、ｎドリフト領域８２ａに接続してｎチャネル領域
８２ｄが、ｐ仕切り領域８２ｂに接続してｐウェル領域
８３ａがそれぞれ形成されている。ｐウェル領域８３ａ
の内部にｎ+ ソース領域８４が形成されている。ｎ+ ソ
ース領域８４とｎチャネル領域８２ｄとに挟まれたｐウ
ェル領域８３ａの表面上には、ゲート絶縁膜８５を介し
てゲート電極層８６が、また、ｎ+ ソース領域８４とｐ
ウェル領域７３ａの表面に共通に接触するソース電極８
７が設けられている。ｎ+ ドレイン層８１の裏面にはド
レイン電極８８が設けられている。８９は表面保護およ
び安定化のための絶縁膜であり、例えば、熱酸化膜と燐
シリカガラス（ＰＳＧ）からなる。ソース電極８７は、
図のように絶縁膜８９を介してゲート電極層８６の上に
延長されることが多い。ドリフト層８２のうちドリフト
電流が流れるのは、ｎドリフト領域８２ａである。
イン層、８２はｎドリフト領域８２ａ、ｐ仕切り領域８
２ｂとからなる並列ｐｎ層のドリフト層である。表面層
には、ｎドリフト領域８２ａに接続してｎチャネル領域
８２ｄが、ｐ仕切り領域８２ｂに接続してｐウェル領域
８３ａがそれぞれ形成されている。ｐウェル領域８３ａ
の内部にｎ+ ソース領域８４が形成されている。ｎ+ ソ
ース領域８４とｎチャネル領域８２ｄとに挟まれたｐウ
ェル領域８３ａの表面上には、ゲート絶縁膜８５を介し
てゲート電極層８６が、また、ｎ+ ソース領域８４とｐ
ウェル領域７３ａの表面に共通に接触するソース電極８
７が設けられている。ｎ+ ドレイン層８１の裏面にはド
レイン電極８８が設けられている。８９は表面保護およ
び安定化のための絶縁膜であり、例えば、熱酸化膜と燐
シリカガラス（ＰＳＧ）からなる。ソース電極８７は、
図のように絶縁膜８９を介してゲート電極層８６の上に
延長されることが多い。ドリフト層８２のうちドリフト
電流が流れるのは、ｎドリフト領域８２ａである。
【００８４】なお、ｎドリフト領域８２ａとｐ仕切り領
域８２ｂとの平面的な配置をともにストライプ状とした
が、それに限らず、一方を格子状や網状、蜂の巣状等様
々な配置とすることができる。
域８２ｂとの平面的な配置をともにストライプ状とした
が、それに限らず、一方を格子状や網状、蜂の巣状等様
々な配置とすることができる。
【００８５】また、表面層のｐウェル領域８３ａとｐ仕
切り領域８２ｂとは平面的な形状が同様でなければなら
ない訳ではなく、接続が保たれていれば、全く異なるパ
ターンとしても良い。例えば、両者をストライプ状とし
た場合に、それらが互いに直交するストライプ状とする
こともできる。
切り領域８２ｂとは平面的な形状が同様でなければなら
ない訳ではなく、接続が保たれていれば、全く異なるパ
ターンとしても良い。例えば、両者をストライプ状とし
た場合に、それらが互いに直交するストライプ状とする
こともできる。
【００８６】本実施例７の超接合ＭＯＳＦＥＴにおいて
も、ｎドリフト領域８２ａ、ｐ仕切り領域８２ｂは、ほ
ぼ同じディメンジョンと不純物濃度を持ち、逆バイアス
電圧の印加に際して空乏化して耐圧を負担するものであ
る。
も、ｎドリフト領域８２ａ、ｐ仕切り領域８２ｂは、ほ
ぼ同じディメンジョンと不純物濃度を持ち、逆バイアス
電圧の印加に際して空乏化して耐圧を負担するものであ
る。
【００８７】その製造方法としては、次のような工程を
取る。実施例１〜実施例５のいずれかと同様にして、ｎ
+ ドレイン層８１、ｎドリフト領域８２ａ、ｐ仕切り領
域８２ｂを形成する。
取る。実施例１〜実施例５のいずれかと同様にして、ｎ
+ ドレイン層８１、ｎドリフト領域８２ａ、ｐ仕切り領
域８２ｂを形成する。
【００８８】エピタキシャル法により、ｎチャネル領域
８２ｄを成長させる。通常の縦型ＭＯＳＦＥＴと同様に
して、不純物イオンの選択的な注入および熱処理によ
り、表面層にｐウェル領域８３ａ、ｎ+ ソース領域８４
を形成する。
８２ｄを成長させる。通常の縦型ＭＯＳＦＥＴと同様に
して、不純物イオンの選択的な注入および熱処理によ
り、表面層にｐウェル領域８３ａ、ｎ+ ソース領域８４
を形成する。
【００８９】この後、熱酸化によりゲート絶縁膜８５を
形成し、減圧ＣＶＤ法により多結晶シリコン膜を堆積
し、フォトリソグラフィによりゲート電極層８６とす
る。更に絶縁膜８９を堆積し、フォトリソグラフィによ
り窓開けをおこない、アルミニウム合金の堆積、パター
ン形成によりソース電極８７、ドレイン電極８８および
図示されないゲート電極の形成を経て図１５のような超
接合ＭＯＳＦＥＴが完成する。
形成し、減圧ＣＶＤ法により多結晶シリコン膜を堆積
し、フォトリソグラフィによりゲート電極層８６とす
る。更に絶縁膜８９を堆積し、フォトリソグラフィによ
り窓開けをおこない、アルミニウム合金の堆積、パター
ン形成によりソース電極８７、ドレイン電極８８および
図示されないゲート電極の形成を経て図１５のような超
接合ＭＯＳＦＥＴが完成する。
【００９０】図１５の超接合ＭＯＳＦＥＴの動作は、次
のようにおこなわれる。ゲート電極層８６に所定の正の
電圧が印加されると、ゲート電極層８６直下のｐウェル
領域８３ａの表面層に反転層が誘起され、ｎ+ ソース領
域８４から反転層を通じてｎチャネル領域８２ｄに注入
された電子が、ｎドリフト領域８２ａを通じてｎ+ ドレ
イン層８１に達し、ドレイン電極８８、ソース電極８７
間が導通する。
のようにおこなわれる。ゲート電極層８６に所定の正の
電圧が印加されると、ゲート電極層８６直下のｐウェル
領域８３ａの表面層に反転層が誘起され、ｎ+ ソース領
域８４から反転層を通じてｎチャネル領域８２ｄに注入
された電子が、ｎドリフト領域８２ａを通じてｎ+ ドレ
イン層８１に達し、ドレイン電極８８、ソース電極８７
間が導通する。
【００９１】ゲート電極層８６への正の電圧が取り去ら
れると、ｐウェル領域８３ａの表面層に誘起された反転
層が消滅し、ドレイン・ソース間が遮断される。更に、
逆バイアス電圧を大きくすると、各ｐ仕切り領域８２ｂ
はｐウェル領域８３ａを介してソース電極８７で連結さ
れているので、ｐウェル領域８３ａとｎチャネル領域８
２ｄとの間のｐｎ接合Ｊａ、ｐ仕切り領域８２ｂとｎド
リフト領域８２ａとのｐｎ接合Ｊｂおよび図示されない
ｐ仕切り領域８２ｂとｎチャネル領域８２ｄとの間のｐ
ｎ接合からそれぞれ空乏層がｎチャネル領域８２ｄ、ｎ
ドリフト領域８２ａ、ｐ仕切り領域８２ｂ内に広がって
これらが空乏化される。
れると、ｐウェル領域８３ａの表面層に誘起された反転
層が消滅し、ドレイン・ソース間が遮断される。更に、
逆バイアス電圧を大きくすると、各ｐ仕切り領域８２ｂ
はｐウェル領域８３ａを介してソース電極８７で連結さ
れているので、ｐウェル領域８３ａとｎチャネル領域８
２ｄとの間のｐｎ接合Ｊａ、ｐ仕切り領域８２ｂとｎド
リフト領域８２ａとのｐｎ接合Ｊｂおよび図示されない
ｐ仕切り領域８２ｂとｎチャネル領域８２ｄとの間のｐ
ｎ接合からそれぞれ空乏層がｎチャネル領域８２ｄ、ｎ
ドリフト領域８２ａ、ｐ仕切り領域８２ｂ内に広がって
これらが空乏化される。
【００９２】例えば、３００ＶクラスのＭＯＳＦＥＴと
しては、ｎドリフト領域８２ａおよびｐ仕切り領域８２
ｂの寸法は、図１と同様とする。その他の各部の寸法お
よび不純物濃度等は次のような値をとる。ｎ+ ドレイン
層８１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、
ｎ- 高抵抗層８２ｃの比抵抗１０Ω・ｃｍ、ｐウェル領
域８３ａの拡散深さ１μｍ、表面不純物濃度３×１０18
ｃｍ-3、ｎ+ ソース領域８４の拡散深さ０．３μｍ、表
面不純物濃度１×１０20ｃｍ-3である。
しては、ｎドリフト領域８２ａおよびｐ仕切り領域８２
ｂの寸法は、図１と同様とする。その他の各部の寸法お
よび不純物濃度等は次のような値をとる。ｎ+ ドレイン
層８１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、
ｎ- 高抵抗層８２ｃの比抵抗１０Ω・ｃｍ、ｐウェル領
域８３ａの拡散深さ１μｍ、表面不純物濃度３×１０18
ｃｍ-3、ｎ+ ソース領域８４の拡散深さ０．３μｍ、表
面不純物濃度１×１０20ｃｍ-3である。
【００９３】従来の単層の高抵抗ドリフト層を持つ縦型
ＭＯＳＦＥＴでは、３００Ｖクラスの耐圧とするために
は、ドリフト層１２の不純物濃度としては２×１０14ｃ
ｍ-3、厚さ４０μｍ程度必要であったが、本実施例の超
接合ＭＯＳＦＥＴでは、ｎドリフト領域８２ａの不純物
濃度を高くしたことと、そのことによりドリフト層８２
の厚さを薄くできたため、オン抵抗としては約５分の１
に低減できた。
ＭＯＳＦＥＴでは、３００Ｖクラスの耐圧とするために
は、ドリフト層１２の不純物濃度としては２×１０14ｃ
ｍ-3、厚さ４０μｍ程度必要であったが、本実施例の超
接合ＭＯＳＦＥＴでは、ｎドリフト領域８２ａの不純物
濃度を高くしたことと、そのことによりドリフト層８２
の厚さを薄くできたため、オン抵抗としては約５分の１
に低減できた。
【００９４】数μｍの厚さのエピタキシャル成長とイオ
ン注入で導入された不純物の拡散による埋め込み領域の
形成は、極めて一般的な技術であり、容易にオン抵抗と
耐圧とのトレードオフ特性が改善された超接合ＭＯＳＦ
ＥＴを製造できる。
ン注入で導入された不純物の拡散による埋め込み領域の
形成は、極めて一般的な技術であり、容易にオン抵抗と
耐圧とのトレードオフ特性が改善された超接合ＭＯＳＦ
ＥＴを製造できる。
【００９５】更にｎドリフト領域８２ａの幅を狭くし、
不純物濃度を高くすれば、より一層のオン抵抗の低減、
およびオン抵抗と耐圧とのトレードオフ関係の改善が可
能である。
不純物濃度を高くすれば、より一層のオン抵抗の低減、
およびオン抵抗と耐圧とのトレードオフ関係の改善が可
能である。
【００９６】超接合ＭＯＳＦＥＴの変形例の断面図を図
１６に示す。この例では、ｎドリフト領域８２ａ、ｐ仕
切り領域８２ｂの下方に、ｎ- 高抵抗層８２ｃがある。
１６に示す。この例では、ｎドリフト領域８２ａ、ｐ仕
切り領域８２ｂの下方に、ｎ- 高抵抗層８２ｃがある。
【００９７】ｐ仕切り領域８２ｂの深さが、十分にあれ
ばこのようにその下方に、ｎ- 高抵抗層８２ｃがあって
もよい。但し、ｎドリフト領域８２ａとｎ+ ドレイン層
８１との間に、ｎ- 高抵抗層８２ｃが残ると、オン抵抗
が増すことになる。またｐ仕切り領域８２ｂから広がる
空乏層が電流経路を狭めるＪＦＥＴ効果が起きるので、
ｎ- 高抵抗層８２ｃの厚さは余り厚くならないようにす
る方が良い。少なくともｐ仕切り領域８２ｂの厚さｙp
より薄くする方が良い。
ばこのようにその下方に、ｎ- 高抵抗層８２ｃがあって
もよい。但し、ｎドリフト領域８２ａとｎ+ ドレイン層
８１との間に、ｎ- 高抵抗層８２ｃが残ると、オン抵抗
が増すことになる。またｐ仕切り領域８２ｂから広がる
空乏層が電流経路を狭めるＪＦＥＴ効果が起きるので、
ｎ- 高抵抗層８２ｃの厚さは余り厚くならないようにす
る方が良い。少なくともｐ仕切り領域８２ｂの厚さｙp
より薄くする方が良い。
【００９８】超接合ＭＯＳＦＥＴの別の変形例の断面図
を図１７に示す。ｐウェル領域８３ａ内の表面層に高濃
度のｐ+ コンタクト領域８３ｂを形成したものである。
ｎ+ ソース領域８４間にｐ+ コンタクト領域８３ｂを配
置することにより、ｐウェル領域８３ａとソース電極８
７との接触抵抗が低減される。またｐ+ コンタクト領域
８３ｂの拡散深さをｎ+ ソース領域８４の深さより浅く
することによりｐｎ分割層の空乏化を妨げずに済むこと
になる。
を図１７に示す。ｐウェル領域８３ａ内の表面層に高濃
度のｐ+ コンタクト領域８３ｂを形成したものである。
ｎ+ ソース領域８４間にｐ+ コンタクト領域８３ｂを配
置することにより、ｐウェル領域８３ａとソース電極８
７との接触抵抗が低減される。またｐ+ コンタクト領域
８３ｂの拡散深さをｎ+ ソース領域８４の深さより浅く
することによりｐｎ分割層の空乏化を妨げずに済むこと
になる。
【００９９】以上のような本発明にかかる超接合構造
は、実施例に示したダイオード、ショットキーバリアダ
イオード、ＭＯＳＦＥＴに限らず、バイポーラトランジ
スタ、ＩＧＢＴ、ＪＦＥＴ、サイリスタ、ＭＥＳＦＥ
Ｔ、ＨＥＭＴ等の殆ど総ての半導体素子に適用可能であ
る。また、導電型は逆導電型に適宜変更できる。
は、実施例に示したダイオード、ショットキーバリアダ
イオード、ＭＯＳＦＥＴに限らず、バイポーラトランジ
スタ、ＩＧＢＴ、ＪＦＥＴ、サイリスタ、ＭＥＳＦＥ
Ｔ、ＨＥＭＴ等の殆ど総ての半導体素子に適用可能であ
る。また、導電型は逆導電型に適宜変更できる。
【０１００】
【発明の効果】以上説明したように本発明は、第一と第
二の主面と、それぞれの主面に設けられた電極と、第一
と第二の主面間に、オン状態では電流を流すとともにオ
フ状態では空乏化する第一導電型ドリフト領域と第二導
電型仕切り領域とを交互に配置した並列ｐｎ層を備える
超接合半導体素子の製造方法において、第一導電型ドリ
フト領域と第二導電型仕切り領域のうち少なくとも一方
をイオン注入、特に加速電圧を連続的に変えたイオン注
入や多重注入と熱処理により形成することを特徴として
いる。
二の主面と、それぞれの主面に設けられた電極と、第一
と第二の主面間に、オン状態では電流を流すとともにオ
フ状態では空乏化する第一導電型ドリフト領域と第二導
電型仕切り領域とを交互に配置した並列ｐｎ層を備える
超接合半導体素子の製造方法において、第一導電型ドリ
フト領域と第二導電型仕切り領域のうち少なくとも一方
をイオン注入、特に加速電圧を連続的に変えたイオン注
入や多重注入と熱処理により形成することを特徴として
いる。
【０１０１】他の一方の領域となる層は、エピタキシャ
ル成長や、表面からの拡散層とすることができ、また、
両方の領域をイオン注入により形成することもできる。
従って、次の効果を奏する。
ル成長や、表面からの拡散層とすることができ、また、
両方の領域をイオン注入により形成することもできる。
従って、次の効果を奏する。
【０１０２】従来のアスペクト比の大きいトレンチを形
成し、そのトレンチ内に良質のエピタキシャル層を埋め
込むという極めて困難であった技術に比して、イオン注
入と熱処理という一般的な方法を主として容易に特徴あ
る並列ｐｎ層構造を実現できた。
成し、そのトレンチ内に良質のエピタキシャル層を埋め
込むという極めて困難であった技術に比して、イオン注
入と熱処理という一般的な方法を主として容易に特徴あ
る並列ｐｎ層構造を実現できた。
【０１０３】そしてその結果、並列ｐｎ層の不純物濃度
の高濃度化を可能にしたこと、およびそのことにより並
列ｐｎ層の厚さを薄くできることにより、順電圧やオン
抵抗或いはオン電圧の大幅な低減、順電圧やオン抵抗と
耐圧とのトレードオフ特性の改善を可能にした。
の高濃度化を可能にしたこと、およびそのことにより並
列ｐｎ層の厚さを薄くできることにより、順電圧やオン
抵抗或いはオン電圧の大幅な低減、順電圧やオン抵抗と
耐圧とのトレードオフ特性の改善を可能にした。
【０１０４】本発明は、特に電力用の半導体素子におい
て電力損失の劇的な低減を可能にした革新的な素子を実
現するものである。
て電力損失の劇的な低減を可能にした革新的な素子を実
現するものである。
【図１】（ａ）は本発明実施例１の超接合ダイオードの
部分断面図、（ｂ）は変形例の超接合ダイオードの部分
断面図
部分断面図、（ｂ）は変形例の超接合ダイオードの部分
断面図
【図２】（ａ）は図１の実施例１の超接合ダイオードの
Ａ−Ａ線に沿った不純物濃度分布図、（ｂ）はＢ−Ｂ線
に沿った不純物濃度分布図、（ｃ）はＣ−Ｃ線に沿った
不純物濃度分布図
Ａ−Ａ線に沿った不純物濃度分布図、（ｂ）はＢ−Ｂ線
に沿った不純物濃度分布図、（ｃ）はＣ−Ｃ線に沿った
不純物濃度分布図
【図３】（ａ）ないし（ｄ）は実施例１の超接合ダイオ
ードの製造工程順に示した主な工程ごとの部分断面図
ードの製造工程順に示した主な工程ごとの部分断面図
【図４】本発明実施例２の超接合ダイオードの部分断面
図
図
【図５】図４の実施例２の超接合ダイオードのＤ−Ｄ線
に沿った不純物濃度分布図
に沿った不純物濃度分布図
【図６】（ａ）ないし（ｅ）は実施例３の超接合ダイオ
ードの製造工程順に示した主な工程ごとの部分断面図
ードの製造工程順に示した主な工程ごとの部分断面図
【図７】本発明実施例４の超接合ダイオードの部分断面
図、
図、
【図８】図７の実施例４の超接合ダイオードのＥ−Ｅ線
に沿った不純物濃度分布図
に沿った不純物濃度分布図
【図９】（ａ）ないし（ｅ）は実施例４の超接合ダイオ
ードの製造工程順に示した主な工程ごとの部分断面図
ードの製造工程順に示した主な工程ごとの部分断面図
【図１０】本発明実施例５の超接合ダイオードの部分断
面図、
面図、
【図１１】実施例５の超接合ダイオードのＦ−Ｆ線に沿
った不純物濃度分布図
った不純物濃度分布図
【図１２】（ａ）ないし（ｅ）は実施例５の超接合ダイ
オードの製造工程順に示した主な工程ごとの部分断面図
オードの製造工程順に示した主な工程ごとの部分断面図
【図１３】本発明実施例６の超接合ショットキーバリア
ダイオードの部分断面図
ダイオードの部分断面図
【図１４】本発明実施例６の超接合ショットキーバリア
ダイオードの順電圧−順電流特性図
ダイオードの順電圧−順電流特性図
【図１５】本発明実施例７の超接合ＭＯＳＦＥＴの部分
断面図
断面図
【図１６】超接合ＭＯＳＦＥＴの変形例の部分断面図
【図１７】超接合ＭＯＳＦＥＴの別の変形例の部分断面
図
図
【図１８】従来の超接合ＭＯＳＦＥＴの部分断面図
１ 第一マスク ２ａ ほう素イオン ２ｂ ほう素原子 ３ａ 燐イオン ３ｂ 燐原子 ４ 第二マスク ５ 第一マスク ６ 第二マスク １１、８１ ｎ+ ドレイン層 １２、２２、３２、４２、５２、６２、７２、８２ ド
リフト層 １２ａ、２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７
２ａ、８２ａ ｎドリフト領域 １２ｂ、２２ｂ、３２ｂ、４２ｂ、５２ｂ、６２ｂ、７
２ｂ、８２ｂ ｐ仕切り領域 １３ａ、８３ａ ｐウェル領域 １４、８４ ｎ+ ソース領域 １５、８５ ゲート絶縁膜 １６、８６ ゲート電極層 １７、８７ ソース電極 １８、８８ ドレイン電極 １９、８９ 絶縁膜 ２１、３１、４１、５１、６１、７１ ｎ+ カソード層 ２３、３３、４３、５３、６３ ｐ+ アノード領域 ２７、３７、４７、５７、６７、７７ カソード電極 ２８、３８、４８、５８、６８ アノード電極 ５２ｃ、６２ｃ、８２ｃ ｎ- 高抵抗層 ７８ ショットキー電極 ８２ｄ ｎチャネル領域 ８３ｂ ｐ+ コンタクト領域
リフト層 １２ａ、２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７
２ａ、８２ａ ｎドリフト領域 １２ｂ、２２ｂ、３２ｂ、４２ｂ、５２ｂ、６２ｂ、７
２ｂ、８２ｂ ｐ仕切り領域 １３ａ、８３ａ ｐウェル領域 １４、８４ ｎ+ ソース領域 １５、８５ ゲート絶縁膜 １６、８６ ゲート電極層 １７、８７ ソース電極 １８、８８ ドレイン電極 １９、８９ 絶縁膜 ２１、３１、４１、５１、６１、７１ ｎ+ カソード層 ２３、３３、４３、５３、６３ ｐ+ アノード領域 ２７、３７、４７、５７、６７、７７ カソード電極 ２８、３８、４８、５８、６８ アノード電極 ５２ｃ、６２ｃ、８２ｃ ｎ- 高抵抗層 ７８ ショットキー電極 ８２ｄ ｎチャネル領域 ８３ｂ ｐ+ コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ａ 29/91 Ｄ
Claims (12)
- 【請求項１】第一と第二の主面と、それぞれの主面に設
けられた電極と、第一と第二の主面間に低抵抗層と、オ
ン状態では電流を流すとともにオフ状態では空乏化する
第一導電型ドリフト領域と第二導電型仕切り領域とを交
互に配置した並列ｐｎ層とを備える超接合半導体素子の
製造方法において、第一導電型ドリフト領域と第二導電
型仕切り領域のうち少なくとも一方をイオン注入および
熱処理により形成することを特徴とする超接合半導体素
子の製造方法。 - 【請求項２】前記イオン注入は、加速電圧を変えた多重
イオン注入であることを特徴とする請求項１記載の超接
合半導体素子の製造方法。 - 【請求項３】前記イオン注入は、加速電圧を連続的に変
えておこなうことを特徴とする請求項２記載の超接合半
導体素子の製造方法。 - 【請求項４】第一導電型ドリフト領域と第二導電型仕切
り領域のうちの一方の領域となる層をエピタキシャル成
長により形成した後、そのエピタキシャル成長により形
成した層にイオン注入および熱処理により、他方の領域
を形成することを特徴とする請求項１ないし３のいずれ
かに記載の超接合半導体素子の製造方法。 - 【請求項５】第一導電型ドリフト領域と第二導電型仕切
り領域のうちの一方の領域となる層を表面への不純物導
入と熱拡散により形成した後、その拡散層へのイオン注
入により他方の領域を形成することを特徴とする請求項
１ないし３のいずれかに記載の超接合半導体素子の製造
方法。 - 【請求項６】第一と第二の主面と、それぞれの主面に設
けられた電極と、第一と第二の主面間に低抵抗層と、オ
ン状態では電流を流すとともにオフ状態では空乏化する
第一導電型ドリフト領域と第二導電型仕切り領域とを交
互に配置した並列ｐｎ層とを備える超接合半導体素子の
製造方法において、第一導電型ドリフト領域と第二導電
型仕切り領域との双方を表面層の近接した部分に不純物
を導入し、熱拡散によりその両者の中間に接合を形成す
ることを特徴とする超接合半導体素子の製造方法。 - 【請求項７】第一導電型ドリフト領域および第二導電型
仕切り領域の双方の接合深さｙが、幅ｘより大きいこと
を特徴とする請求項１ないし６のいずれかの製造方法に
より製造された超接合半導体素子。 - 【請求項８】第二導電型仕切り領域の接合深さｙp が第
一導電型ドリフト領域の接合深さｙn より深いことを特
徴とする請求項７に記載の超接合半導体素子。 - 【請求項９】第二導電型仕切り領域の接合深さｙp が第
一導電型ドリフト領域の接合深さｙn の１．２倍以下で
あることを特徴とする請求項８に記載の超接合半導体素
子。 - 【請求項１０】第二導電型仕切り領域の下方に不純物濃
度の低い第一導電型低不純物濃度層を有することを特徴
とする請求項９に記載の超接合半導体素子。 - 【請求項１１】第一導電型低不純物濃度層の厚さｔn が
第二導電型仕切り領域の接合深さｙp より小さいことを
特徴とする請求項１０に記載の超接合半導体素子。 - 【請求項１２】主面が（１１０）面であることを特徴と
する請求項７ないし１０のいずれかに記載の超接合半導
体素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00417699A JP4447065B2 (ja) | 1999-01-11 | 1999-01-11 | 超接合半導体素子の製造方法 |
| DE10000754A DE10000754B4 (de) | 1999-01-11 | 2000-01-11 | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US09/481,242 US6673679B1 (en) | 1999-01-11 | 2000-01-11 | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| DE10066412A DE10066412B4 (de) | 1999-01-11 | 2000-01-11 | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US10/419,658 US6815766B2 (en) | 1999-01-11 | 2003-04-21 | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00417699A JP4447065B2 (ja) | 1999-01-11 | 1999-01-11 | 超接合半導体素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006348361A Division JP4710822B2 (ja) | 2006-12-25 | 2006-12-25 | 超接合半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208527A true JP2000208527A (ja) | 2000-07-28 |
| JP4447065B2 JP4447065B2 (ja) | 2010-04-07 |
Family
ID=11577417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00417699A Expired - Lifetime JP4447065B2 (ja) | 1999-01-11 | 1999-01-11 | 超接合半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6673679B1 (ja) |
| JP (1) | JP4447065B2 (ja) |
| DE (2) | DE10066412B4 (ja) |
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003202A1 (fr) * | 1999-07-02 | 2001-01-11 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Dispositif semi-conducteur vertical et procede de fabrication correspondant |
| JP2001210823A (ja) * | 2000-01-21 | 2001-08-03 | Denso Corp | 半導体装置 |
| JP2002076370A (ja) * | 2000-09-05 | 2002-03-15 | Fuji Electric Co Ltd | 超接合ショットキーダイオード |
| US6521954B1 (en) | 2001-12-21 | 2003-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2003069040A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2004022716A (ja) * | 2002-06-14 | 2004-01-22 | Fuji Electric Holdings Co Ltd | 半導体素子 |
| US6878989B2 (en) | 2001-05-25 | 2005-04-12 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| JP2005260199A (ja) * | 2004-02-09 | 2005-09-22 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2005340465A (ja) * | 2004-05-26 | 2005-12-08 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法および半導体装置 |
| US6995426B2 (en) | 2001-12-27 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type |
| JP2006222444A (ja) * | 2006-03-27 | 2006-08-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2006245082A (ja) * | 2005-03-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
| JP2006287127A (ja) * | 2005-04-04 | 2006-10-19 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007012858A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体素子及びその製造方法 |
| US7224022B2 (en) | 2001-09-19 | 2007-05-29 | Kabushiki Kaisha Toshiba | Vertical type semiconductor device and method of manufacturing the same |
| JP2008091450A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体素子 |
| JP2008205431A (ja) * | 2006-12-21 | 2008-09-04 | Infineon Technologies Austria Ag | ２つの電極間にドリフト経路を有する電荷補償部材とその製造方法 |
| JP2009507378A (ja) * | 2005-09-02 | 2009-02-19 | インターシル アメリカズ インク | 空乏可能コレクタ列を備えた改良されたｂｖｃｅｏ／ｒｃｓ相殺を有するバイポーラ構造 |
| JP2009059764A (ja) * | 2007-08-30 | 2009-03-19 | Panasonic Corp | ショットキーバリアダイオードおよびその製造方法 |
| US7535059B2 (en) | 2005-11-28 | 2009-05-19 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US7682954B2 (en) | 2004-03-25 | 2010-03-23 | Panasonic Corporation | Method of impurity introduction, impurity introduction apparatus and semiconductor device produced with use of the method |
| USRE41181E1 (en) | 1999-06-28 | 2010-03-30 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
| US7755138B2 (en) | 2008-10-16 | 2010-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2011142339A (ja) * | 2011-03-17 | 2011-07-21 | Fuji Electric Co Ltd | 半導体素子 |
| JP2011233670A (ja) * | 2010-04-27 | 2011-11-17 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| JP5462261B2 (ja) * | 2009-07-07 | 2014-04-02 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタ |
| US8860171B2 (en) | 2009-12-15 | 2014-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device having diode characteristic |
| US9093474B2 (en) | 2012-02-27 | 2015-07-28 | Kabushiki Kaisha Toshiba | Electric power semiconductor device and manufacturing method of the same |
| JP2016004935A (ja) * | 2014-06-18 | 2016-01-12 | 富士電機株式会社 | 半導体装置 |
| JP2016530712A (ja) * | 2013-07-26 | 2016-09-29 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 炭化ケイ素への制御されたイオン注入 |
| JPWO2017119066A1 (ja) * | 2016-01-05 | 2018-04-19 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| WO2018139557A1 (ja) * | 2017-01-25 | 2018-08-02 | ローム株式会社 | 半導体装置 |
| JP2022029547A (ja) * | 2020-08-05 | 2022-02-18 | 日清紡マイクロデバイス株式会社 | 半導体装置 |
| WO2024052952A1 (ja) * | 2022-09-05 | 2024-03-14 | 三菱電機株式会社 | 半導体装置、半導体装置の制御方法、および半導体装置の製造方法 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094094A (ja) | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| DE10052170C2 (de) * | 2000-10-20 | 2002-10-31 | Infineon Technologies Ag | Mittels Feldeffekt steuerbares Halbleiterbauelement |
| EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
| DE10239312B4 (de) * | 2002-08-27 | 2006-08-17 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Driftzone und einer Feldstoppzone und Halbleiterbauelement mit einer Driftzone und einer Feldstoppzone |
| DE10346838A1 (de) * | 2002-10-08 | 2004-05-13 | International Rectifier Corp., El Segundo | Superjunction-Bauteil |
| DE10309400B4 (de) * | 2003-03-04 | 2009-07-30 | Infineon Technologies Ag | Halbleiterbauelement mit erhöhter Spannungsfestigkeit und/oder verringertem Einschaltwiderstand |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| KR100994719B1 (ko) * | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| JP2005243716A (ja) * | 2004-02-24 | 2005-09-08 | Sanyo Electric Co Ltd | 半導体装置 |
| EP1696490A1 (en) * | 2005-02-25 | 2006-08-30 | STMicroelectronics S.r.l. | Charge compensation semiconductor device and relative manufacturing process |
| EP1710843B1 (en) * | 2005-04-04 | 2012-09-19 | STMicroelectronics Srl | Integrated power device |
| US7238577B1 (en) * | 2005-05-18 | 2007-07-03 | National Semiconductor Corporation | Method of manufacturing self-aligned n and p type stripes for a superjunction device |
| EP1742259A1 (en) * | 2005-07-08 | 2007-01-10 | STMicroelectronics S.r.l. | Semiconductor power device with multiple drain structure and corresponding manufacturing process |
| EP1742250A1 (en) | 2005-07-08 | 2007-01-10 | STMicroelectronics S.r.l. | Power field effect transistor and manufacturing method thereof |
| US7473976B2 (en) * | 2006-02-16 | 2009-01-06 | Fairchild Semiconductor Corporation | Lateral power transistor with self-biasing electrodes |
| US7923771B2 (en) * | 2006-12-07 | 2011-04-12 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7777257B2 (en) * | 2007-02-14 | 2010-08-17 | Freescale Semiconductor, Inc. | Bipolar Schottky diode and method |
| US8928077B2 (en) * | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| JP5571306B2 (ja) * | 2008-12-17 | 2014-08-13 | ローム株式会社 | 半導体装置 |
| US7939850B2 (en) * | 2009-03-12 | 2011-05-10 | Infineon Technologies Austria Ag | Semiconductor device and method for producing a semiconductor device |
| DE102009018971A1 (de) * | 2009-04-25 | 2010-11-04 | Secos Halbleitertechnologie Gmbh | Konstruktion einer Schottkydiode mit verbessertem Hochstromverhalten und Verfahren zu deren Herstellung |
| CN102439727B (zh) * | 2009-07-15 | 2015-05-20 | 富士电机株式会社 | 超结半导体器件 |
| CN102569427A (zh) * | 2010-12-21 | 2012-07-11 | 上海华虹Nec电子有限公司 | 电压控制变容器及其制备方法 |
| US8664734B2 (en) * | 2011-01-11 | 2014-03-04 | Himax Imaging, Inc. | Hole-based ultra-deep photodiode in a CMOS image sensor and a process thereof |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) * | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8785306B2 (en) * | 2011-09-27 | 2014-07-22 | Alpha And Omega Semiconductor Incorporated | Manufacturing methods for accurately aligned and self-balanced superjunction devices |
| JP6197294B2 (ja) * | 2013-01-16 | 2017-09-20 | 富士電機株式会社 | 半導体素子 |
| KR20150076768A (ko) * | 2013-12-27 | 2015-07-07 | 삼성전기주식회사 | 전력 반도체 소자 |
| US9093568B1 (en) * | 2014-04-16 | 2015-07-28 | Infineon Technologies Ag | Semiconductor diode |
| CN104183652A (zh) * | 2014-09-17 | 2014-12-03 | 中航（重庆）微电子有限公司 | 超结pin器件及制备方法 |
| CN107768245A (zh) * | 2016-08-16 | 2018-03-06 | 北大方正集团有限公司 | Pin二极管的制作方法与pin二极管 |
| US10333005B2 (en) | 2017-09-06 | 2019-06-25 | Semiconductor Components Industries, Llc | Merged P-intrinsic-N (PIN) Schottky diode |
| DE102017131274B3 (de) * | 2017-12-22 | 2019-05-09 | Infineon Technologies Dresden Gmbh | Transistoranordnung und verfahren zu deren herstellung |
| CN108198865B (zh) * | 2017-12-25 | 2020-07-28 | 中国科学院微电子研究所 | 一种垂直结构的氮化镓功率二极管器件及其制作方法 |
| CN108574016A (zh) * | 2018-04-13 | 2018-09-25 | 华中科技大学 | 一种超结结构的碳化硅dsrd器件及脉冲功率发生器 |
| CN111326567A (zh) * | 2020-03-06 | 2020-06-23 | 上海瞻芯电子科技有限公司 | 超级结的制造方法及其超级结肖特基二极管 |
| EP3940788A1 (en) * | 2020-07-16 | 2022-01-19 | Infineon Technologies AG | Semiconductor device with complementarily doped regions and method of manufacturing |
| KR102820903B1 (ko) * | 2021-02-25 | 2025-06-13 | 주식회사 디비하이텍 | 소스 영역 면적이 감소된 슈퍼정션 반도체 소자 및 제조방법 |
| US20230011246A1 (en) * | 2021-07-09 | 2023-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of low and high voltage devices on substrate |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940303B2 (ja) | 1977-07-20 | 1984-09-29 | 株式会社日立製作所 | 半導体スイツチング素子 |
| GB2089119A (en) | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
| JP2632322B2 (ja) | 1987-10-02 | 1997-07-23 | 財団法人 半導体研究振興会 | 電力用半導体素子 |
| JPH01272158A (ja) | 1988-04-23 | 1989-10-31 | Matsushita Electric Works Ltd | 半導体装置およびその製法 |
| US5182626A (en) * | 1989-09-20 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of manufacturing the same |
| JPH0750791B2 (ja) | 1989-09-20 | 1995-05-31 | 株式会社日立製作所 | 半導体整流ダイオード及びそれを使つた電源装置並びに電子計算機 |
| JP3105975B2 (ja) | 1990-11-28 | 2000-11-06 | 株式会社豊田中央研究所 | 硬化鋼部材用光沢化学研磨処理液および該材の化学研磨処理方法 |
| US5141889A (en) * | 1990-11-30 | 1992-08-25 | Motorola, Inc. | Method of making enhanced insulated gate bipolar transistor |
| CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
| US5183769A (en) * | 1991-05-06 | 1993-02-02 | Motorola, Inc. | Vertical current flow semiconductor device utilizing wafer bonding |
| JPH05347413A (ja) * | 1992-06-12 | 1993-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| GB2309336B (en) | 1996-01-22 | 2001-05-23 | Fuji Electric Co Ltd | Semiconductor device |
| JPH09266311A (ja) * | 1996-01-22 | 1997-10-07 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| DE59707158D1 (de) | 1996-02-05 | 2002-06-06 | Infineon Technologies Ag | Durch feldeffekt steuerbares halbleiterbauelement |
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| JP3938964B2 (ja) | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
| US6081009A (en) * | 1997-11-10 | 2000-06-27 | Intersil Corporation | High voltage mosfet structure |
| KR100363530B1 (ko) * | 1998-07-23 | 2002-12-05 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP3988262B2 (ja) | 1998-07-24 | 2007-10-10 | 富士電機デバイステクノロジー株式会社 | 縦型超接合半導体素子およびその製造方法 |
| DE19839970C2 (de) * | 1998-09-02 | 2000-11-02 | Siemens Ag | Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung |
| US6677626B1 (en) * | 1998-11-11 | 2004-01-13 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| US6291856B1 (en) * | 1998-11-12 | 2001-09-18 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| DE69833743T2 (de) * | 1998-12-09 | 2006-11-09 | Stmicroelectronics S.R.L., Agrate Brianza | Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen |
| US6475864B1 (en) * | 1999-10-21 | 2002-11-05 | Fuji Electric Co., Ltd. | Method of manufacturing a super-junction semiconductor device with an conductivity type layer |
| JP4765012B2 (ja) * | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-01-11 JP JP00417699A patent/JP4447065B2/ja not_active Expired - Lifetime
-
2000
- 2000-01-11 US US09/481,242 patent/US6673679B1/en not_active Expired - Lifetime
- 2000-01-11 DE DE10066412A patent/DE10066412B4/de not_active Expired - Lifetime
- 2000-01-11 DE DE10000754A patent/DE10000754B4/de not_active Expired - Lifetime
-
2003
- 2003-04-21 US US10/419,658 patent/US6815766B2/en not_active Expired - Lifetime
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41181E1 (en) | 1999-06-28 | 2010-03-30 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
| US6700175B1 (en) | 1999-07-02 | 2004-03-02 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Vertical semiconductor device having alternating conductivity semiconductor regions |
| WO2001003202A1 (fr) * | 1999-07-02 | 2001-01-11 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Dispositif semi-conducteur vertical et procede de fabrication correspondant |
| JP2001210823A (ja) * | 2000-01-21 | 2001-08-03 | Denso Corp | 半導体装置 |
| JP2002076370A (ja) * | 2000-09-05 | 2002-03-15 | Fuji Electric Co Ltd | 超接合ショットキーダイオード |
| US7226841B2 (en) | 2001-05-25 | 2007-06-05 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| US6878989B2 (en) | 2001-05-25 | 2005-04-12 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| JP2003069040A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| US7224022B2 (en) | 2001-09-19 | 2007-05-29 | Kabushiki Kaisha Toshiba | Vertical type semiconductor device and method of manufacturing the same |
| US6521954B1 (en) | 2001-12-21 | 2003-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US6995426B2 (en) | 2001-12-27 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type |
| JP2004022716A (ja) * | 2002-06-14 | 2004-01-22 | Fuji Electric Holdings Co Ltd | 半導体素子 |
| JP2005260199A (ja) * | 2004-02-09 | 2005-09-22 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7682954B2 (en) | 2004-03-25 | 2010-03-23 | Panasonic Corporation | Method of impurity introduction, impurity introduction apparatus and semiconductor device produced with use of the method |
| JP2005340465A (ja) * | 2004-05-26 | 2005-12-08 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法および半導体装置 |
| JP2006245082A (ja) * | 2005-03-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
| US8431992B2 (en) | 2005-03-01 | 2013-04-30 | Kabushiki Kaisha Toshiba | Semiconductor device including first and second semiconductor regions with increasing impurity concentrations from a substrate surface |
| JP2006287127A (ja) * | 2005-04-04 | 2006-10-19 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007012858A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体素子及びその製造方法 |
| USRE44140E1 (en) | 2005-09-02 | 2013-04-09 | Intersil Americas Inc. | Bipolar method and structure having improved BVCEO/RCS trade-off made with depletable collector columns |
| JP2009507378A (ja) * | 2005-09-02 | 2009-02-19 | インターシル アメリカズ インク | 空乏可能コレクタ列を備えた改良されたｂｖｃｅｏ／ｒｃｓ相殺を有するバイポーラ構造 |
| US8138542B2 (en) | 2005-11-28 | 2012-03-20 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US7535059B2 (en) | 2005-11-28 | 2009-05-19 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| JP2006222444A (ja) * | 2006-03-27 | 2006-08-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008091450A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体素子 |
| JP2008205431A (ja) * | 2006-12-21 | 2008-09-04 | Infineon Technologies Austria Ag | ２つの電極間にドリフト経路を有する電荷補償部材とその製造方法 |
| JP2009059764A (ja) * | 2007-08-30 | 2009-03-19 | Panasonic Corp | ショットキーバリアダイオードおよびその製造方法 |
| US7755138B2 (en) | 2008-10-16 | 2010-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP5462261B2 (ja) * | 2009-07-07 | 2014-04-02 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタ |
| US9768248B2 (en) | 2009-12-15 | 2017-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device having diode characteristic |
| US8860171B2 (en) | 2009-12-15 | 2014-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device having diode characteristic |
| US9590030B2 (en) | 2009-12-15 | 2017-03-07 | Kabushiki Kaisha Toshiba | Semiconductor device having diode characteristic |
| JP2011233670A (ja) * | 2010-04-27 | 2011-11-17 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| JP2011142339A (ja) * | 2011-03-17 | 2011-07-21 | Fuji Electric Co Ltd | 半導体素子 |
| US9093474B2 (en) | 2012-02-27 | 2015-07-28 | Kabushiki Kaisha Toshiba | Electric power semiconductor device and manufacturing method of the same |
| US9136351B2 (en) | 2012-02-27 | 2015-09-15 | Kabushiki Kaisha Toshiba | Electric power semiconductor device and manufacturing method of the same |
| JP2016530712A (ja) * | 2013-07-26 | 2016-09-29 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 炭化ケイ素への制御されたイオン注入 |
| JP2016004935A (ja) * | 2014-06-18 | 2016-01-12 | 富士電機株式会社 | 半導体装置 |
| JPWO2017119066A1 (ja) * | 2016-01-05 | 2018-04-19 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| WO2018139557A1 (ja) * | 2017-01-25 | 2018-08-02 | ローム株式会社 | 半導体装置 |
| JPWO2018139557A1 (ja) * | 2017-01-25 | 2019-11-14 | ローム株式会社 | 半導体装置 |
| JP7032331B2 (ja) | 2017-01-25 | 2022-03-08 | ローム株式会社 | 半導体装置 |
| US12027579B2 (en) | 2017-01-25 | 2024-07-02 | Rohm Co., Ltd. | Semiconductor device having a carrier trapping region including crystal defects |
| JP2022029547A (ja) * | 2020-08-05 | 2022-02-18 | 日清紡マイクロデバイス株式会社 | 半導体装置 |
| WO2024052952A1 (ja) * | 2022-09-05 | 2024-03-14 | 三菱電機株式会社 | 半導体装置、半導体装置の制御方法、および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4447065B2 (ja) | 2010-04-07 |
| US20030207536A1 (en) | 2003-11-06 |
| US6673679B1 (en) | 2004-01-06 |
| DE10000754A1 (de) | 2000-07-13 |
| US6815766B2 (en) | 2004-11-09 |
| DE10066412B4 (de) | 2012-12-06 |
| DE10000754B4 (de) | 2009-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4447065B2 (ja) | 超接合半導体素子の製造方法 | |
| JP3988262B2 (ja) | 縦型超接合半導体素子およびその製造方法 | |
| US20210098568A1 (en) | Power semiconductor devices having gate trenches and buried edge terminations and related methods | |
| US7462909B2 (en) | Semiconductor device and method of fabricating the same | |
| US7723783B2 (en) | Semiconductor device | |
| JP4564510B2 (ja) | 電力用半導体素子 | |
| JP2022022449A (ja) | 半導体装置 | |
| KR0124495B1 (ko) | 반도체 장치 | |
| JP2001015752A (ja) | 超接合半導体素子およびその製造方法 | |
| JP7403401B2 (ja) | 半導体装置 | |
| JP2002134748A (ja) | 超接合半導体素子 | |
| CN111009470A (zh) | 具有SiC半导体本体的半导体器件和制造半导体器件的方法 | |
| JP2003101022A (ja) | 電力用半導体素子 | |
| EP4441793A1 (en) | Edge termination for power semiconductor devices and related fabrication methods | |
| JP2019216223A (ja) | 半導体装置 | |
| KR20240165400A (ko) | 트렌치형 반도체 디바이스들을 위한 지원 차폐 구조들 | |
| CN104282537A (zh) | 半导体器件及制造方法 | |
| JP4844371B2 (ja) | 縦型超接合半導体素子 | |
| JP4710822B2 (ja) | 超接合半導体素子 | |
| JP2009130106A (ja) | 半導体装置及びその製造方法 | |
| JP2023042402A (ja) | 半導体装置 | |
| JP2022136894A (ja) | 超接合炭化珪素半導体装置の製造方法 | |
| JP4765104B2 (ja) | 超接合半導体素子の製造方法 | |
| JP7710688B2 (ja) | 超接合半導体装置 | |
| JP2025107491A (ja) | 超接合半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040628 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061225 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070327 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091221 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100120 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |