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KR0124495B1 - 반도체 장치 - Google Patents

반도체 장치

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Publication number
KR0124495B1
KR0124495B1 KR1019930003159A KR930003159A KR0124495B1 KR 0124495 B1 KR0124495 B1 KR 0124495B1 KR 1019930003159 A KR1019930003159 A KR 1019930003159A KR 930003159 A KR930003159 A KR 930003159A KR 0124495 B1 KR0124495 B1 KR 0124495B1
Authority
KR
South Korea
Prior art keywords
gate
channel
impurity layer
layer
low concentration
Prior art date
Application number
KR1019930003159A
Other languages
English (en)
Other versions
KR930020679A (ko
Inventor
다다시 마쯔다
Original Assignee
사또 후미오
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또 후미오, 가부시끼가이샤 도시바 filed Critical 사또 후미오
Publication of KR930020679A publication Critical patent/KR930020679A/ko
Application granted granted Critical
Publication of KR0124495B1 publication Critical patent/KR0124495B1/ko

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Abstract

본 발명은 고 드레인 전압하에서도 노말 오프 상태를 유지하고, 또 저온 저항, 저온 전압, 고 hFS, 고내압, 고속 스위칭 동작을 실현하는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은 n+형 실리콘 기판(11)상에 고저항의 n-형 저농도 불순물층(12)가 형성되고, 그 표면측에 제1채널 영역을 사이에 두고 대향하는 게이트(13a 및 13b)가 형성된다. 상기 제1채널 영역 상에 n-형 저농도 불순물층(14), p 채널층(15) 및 n+형 소스(16)을 형성한 후, 양측에 凹홈이 형성된다. 상기 홈의 저면에는 각 게이트(13a 및 13b)의 제1게이트 전극(21a 및 21b)가 형성되고, 측벽에는 게이트 산화막(18)을 통해 제2게이트 전극(19a 및 19b)가 형성되는 구조의 전력용 등으로 이용되는 반도체 장치이다.

Description

반도체 장치
제1도(a) 및 (b)는 본 발명에 의한 제1실시예의 반도체 장치의 구조를 도시한 단면도.
제2도(a) 내지 (d)는 제1도에 도시한 제1실시예의 반도체 장치의 제조 공정의 전반부를 도시한 도면.
제3도(a) 내지 (c)는 제2도에 이어 제1실시예의 반도체 장치의 제조 공정의 후반부를 도시한 도면.
제4도는 본 발명의 제2실시예의 반도체 장치의 구조를 도시한 단면도.
제5도는 제1도에 도시한 제1게이트 전극의 구체적 구조의 한예를 도시한 도면.
제6도는 제1도에 도시한 제1게이트 전극의 구체적 구조의 한예를 도시한 도면.
제7도는 제1도에 도시한 제1게이트 전극의 구체적 구조의 한예를 도시한 도면.
제8도는 제1의 종래예가 되는 BSIT의 기본적인 구조를 도시한 도면.
제9도는 제2의 종래예가 되는 BSIT의 기본적인 구조를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : n+형 실리콘 기판
2, 12, 14 : n-형 저농도 불순물층
3a, 3b, 13a, 13b : 게이트 4 : 소스
5 : n-형 채널 영역 6, 17 : 열 산화막
8 : 전극 9, 23 : 드레인 전극
10 : p형 채널 영역 12a : 제1채널 영역
13 : p+ 게이트층 15 : p 채널층
16 : n+형 소스 18a, 18b : 게이트 산화막
19a, 19b : 게이트 전극 24 : 산화막
25 : 절단 경계부 26 : 영역
본 발명은 전력용 등으로 이용되는 반도체 장치에 관한 것으로, 특히 고 인가 전압하에서 노말 오프하고, 고내압, 고속 스위칭 동작에 적당한 반도체 장치에 관한 것이다.
일반적으로, 전력용 등으로 이용되는 반도체 장치의 고성능화에 따라 저 온(on) 전압화, 저 온(on) 저항화, 고속화, 고내압화가 요구되고 있다.
이와 같은 전력용 반도체 소자로서는 유니폴라 구조의 정적 유도 트랜지스터(Static Induction Transistor ; 이하, SIT라 칭함)을 바이폴라 모드로 동작시키는 바이폴라 모드 정적 유도 트랜지스터(이하, BSIT라 칭함)가 공지되어 있다.
제1종래예로서, 제8도에 BSIT의 기본적인 구조를 도시하여 설명한다. 여기에서, 설명을 간략화하기 위해 N 채널형을 예로 한다.
BSIT는 n+형 실리콘 기판(1)의 한 주요면에 고저항 n-형 저농도 불순물층(2)가 형성되고, 그 상층에 전기적으로 분리되도록(p+형) 게이트(3a 및 3b) 및 (n+형)소스(4)가 형성된다. 이 소스(4)의 바로 아래에서 상기 게이트(3)에 포위된 영역이 n-형 채널 영역(5)가 된다. 또, 상기 게이트(3a 와 3b)의 간격을 채널 폭으로 한다. 그리고, 그 실리콘 기판(1)상에 열산화막(6)을 형성해서 각각의 게이트소스에 전극(8)을 형성한다.
한편, 상기 실리콘 기판(1)의 다른 주요면측에는 드레인 전극(9)를 설치한다.
여기에서, BSIT의 오프 상태(저지 상태)란 일반적인 MOSFET와 마찬가지로 PN 접합의 애벌랜치 브레이크다운(avalanche breakdown)에 의해 결정되는 저지 전압(내압)외에 게이트에 걸리는 전압이 “0″V일때(0게이트 전압시)에 소스·드레인 사이에 흐르는 리크 전류에 의해 정의되는 저지 전압(내압)이 있다.
제8도에 도시한 BSIT를 노말 오프로 이용하기 위해서는 채널 폭을, 예를 들면 2㎛ 정도로 좁게 해두고, 상기 0게이트 전압시에 있어서 공핍층(파선)이 채널 영역(5)내에서 완전히 핀치 오프해서 소스(4)의 전자에 대해 전위 장벽이 생기도록 구성되어 있다. 즉, BSIT는 구조적으로 전류 통로에 노말 오프시키는 PN 접합 구조를 가지고 있지 않지만, 전위 장벽에 의해 오프 상태를 유지시키는 것이다. 상기 전위 장벽은 주로 채널폭, 게이트 길이, 게이트 불순물 농도, 채널의 불순물 농도로 지배되지만, 이들의 파라메터 뿐만 아니라 인가되는 드레인 전압으로도 크게 영향을 받는다.
이러한 구조에서, 상기 드레인 전압이 비교적 낮은 경우에는 전위 장벽의 높이가 충분히 높고, 상기 소스(4)의 전자가 열적으로 전위 장벽을 초월할 확률은 적다. 그러나, 이러한 BSIT에 상기 드레인 전압이 수백볼트나 되는 고 드레인 전압이 인가되면 전위 장벽의 높이가 크게 감소해서 상기 소스(4)의 전자가 열적으로 전위 장벽을 초월할 확률이 증가한다. 따라서, 고 드레인 전압에 따라 리크 전류가 증대해서 노말 오프를 유지할 수 없게 된다.
제2의 종래예로서, 상기 제1종래예의 문제점을 개선한 제9도에 도시한 바와 같은 BSIT의 채널 영역에 PN 접합 구조를 이용한, 예를 들면 n형 채널 영역에 p형의 비교적 저불순물 농도층을 부설시킴으로써 전위 장벽의 높이를 높혀서 리크 전류를 저감시키는 구조의 BSIT를 도시한다. 여기에서, 제9도에 도시한 구성부재에서 제8도에 도시한 구성 부재와 동등한 부재에는 동일 참조 부호를 붙이고 그 설명을 생략한다.
BSIT는 제1종래예의 n-형 채널 영역(5)의 상방에 p형 채널 영역(10)을 설치한 구조이다. BSIT의 내압값은 채널 영역의 사양과 n-형 저농도 불순물층(2)의 불순물 농도 및 두께에 의해 결정된다.
종래예 2의 BSIT에 있어서, 인가되는 드레인 전압이, 예를 들어, 600V이면, 채널폭이 2㎛, p형 불순물층의 표면 농도가 5×1015㎝-3, 깊이가 3㎛인 채널영역을 형성하면 된다.
이러한 채널 영역은 부설되는 불순물 농도층(10)의 농도가 충분히 낮고, 스위칭 턴 오프시에 완전히 공핍화되는 경우에는 이 영역에 캐리어가 존재하지 않는 상태로 되고, 종래예 1의 기본적인 BSIT와 마찬가지로 고속 스위칭 특성을 갖는다.
그러나, 상술한 종래의 전력용 반도체 소자(BSIT)는 수백 볼트나 되는 고 드레인 전압이 인가된 상태에서 리크 전류를 완전히 차단하고 노말 오프를 실현하기 위해서는 채널 영역과는 역도전형인 불순물층(10)의 불순물 농도를 높이던가 또 채널폭을 좁게 할 필요가 있다.
그런데 상기 채널 영역은 역도전형 불순물층(10)의 불순물 농도가 상승하면 완전히는 공핍화되지 않고 게이트 영역(3)에 비해 저항이 높기 때문에, 스위칭 턴오프시에 채널 영역과는 역도전형인 불순물층(10) 바로 아래에 존재하는 소수 캐리어의 축적 효과에 의해 고속 스위칭 동작이 지연된다는 문제점이 있다. 또, 채널영역은 역도전형인 불순물층(10)의 불순물 밀도가 상승하면, 특성이 바이폴라 트랜지스터에 가깝고, hFS(소스 전극을 접지로 하여 측정한 DC Current Gain) 가 저하한다는 문제점이 있다.
또, 채널폭을 좁게 하는 것은 드레인 전류의 주전류를 구성하는 소스 영역(4)의 전자의 전류 경로를 좁게 해서 온 저항, hFS가 저하해 버리는 문제점이 있다.
그러므로, 본 발명은 고 드레인 전압하에서도 노말 오프 상태를 유지하고, 또 저온 저항, 저온 전압, 고 hFS, 고내압, 고속 스위칭 동작을 실현하는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해, 제1도전형 반도체 기판과, 이 반도체 기판의 한 주요면 상에 형성된 제1도전형의 제1저농도 불순물층과, 제1저농도 불순물층 표면에 소정폭의 제1채널 영역을 사이에 두고 대향해서 형성된 적어도 한쌍의 제2도전형 고농도 불순물층으로 이루어지는 제1게이트와, 상기 채널영역상 및 상기 제1게이트 상에 형성된 제1도전형의 제2저농도 불순물층과, 상기 제2저농도 불순물층상에 형성된 제2도전형의 저농도 불순물층으로 이루어지는 제2채널과, 상기 제2채널 상에 대향 배치되어 그 중심이 상기 제1게이트의 중심과 동일축상에 합치하도록 형성된 적어도 1쌍의 제1도전형의 고불순물 농도층으로 이루어지는 소스와, 상기 제1게이트에 오믹 접촉(ohmic contact)하고, 기판 최상층까지 형성되는 적어도 1쌍의 제1게이트 전극과, 상기 제2채널에서 제2저농도 불순물층을 거쳐 제1게이트까지를 사이에 두고 대향해서 형성되는 게이트 산화막과, 상기 게이트 산화막 상에 형성된 적어도 1쌍의 제2게이트 전극과, 상기 소스 및 제2채널에 오믹 접촉하는 소스 전극과, 상기 반도체 기판의 다른 주요면 상에 오믹 접촉하도록 형성된 드레인 전극으로 구성된 반도체 장치를 제공한다.
이상과 같은 구성의 본 발명의 반도체 장치는, 드레인 전극에 정 전압이 인가되면 게이트와 n-형 저농도 불순물층에 의해 형성되는 PN 접합이 역 바이어스 상태로 되어 공핍층이 성장하기 시작해서 어떤 드레인 전압에 도달할 때, 중앙에서 공핍층이 번성하여 상기 불순물층이 모두 공핍층으로 덮혀 버려서 고 드레인 전압의 인가시에도 노말 오프 상태가 유지된다. 또, 제1주요면 凸부 돌기 영역내에서 설치된 MOSFET에 의해 상기 공핍층이 번성할 때까지의 드레인 전압을 노말 오프 상태로 하는 저지 능력을 갖는다.
또 채널 영역에, 이 채널 영역과는 역도전형인 불순물층을 부설했기 때문에, 드레인 전류를 주로 구성하는 전자가 흐르는 유통 경로에는 전혀 PN 접합이 존재하지 않아서 소수 캐리어의 축적 효과가 매우 작고 매우 고속 스위칭 턴오프로 된다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도(a) 및 (b)는 본 발명에 의한 제1실시예의 반도체 장치의 구조를 도시한 단면도이다. 여기에서, 설명을 간략화하기 위해 제1도(b)에 도시한 바와 같이 실제로는 반도체 기판상에 열상(列狀)으로 형성되는 복수의 반도체 장치(소자)들중 하나에 주목해서 제1도(a)에 도시한 바와 같이 추출해서 n형 채널을 이용한 경우를 실시예로서 설명한다.
제1도(a)에 도시한 반도체 장치의 구조에 있어서, n+형 실리콘 기판(11)상에 고저항의 n-형 저농도 불순물층(이하, 불순물층이하 칭함)(12)가 형성되고, 이 불순물층(12)의 표면측에 부분적으로 제1채널 영역(12a)를 사이에 두고 대향하도록 p+형 게이트 (13a 및 13b)가 형성된다. 본 실시예에서는 상기 제1채널 영역(12a)의 채널폭 a를, 예를 들면 2-10㎛로 설정했지만, 부재의 종류나 용도에 따라 설정값이 변경되는 것으로 이것에 한정되는 것은 아니다.
또, 상기 제1채널 영역 상에 n-형 저농도 불순물층(이하, 불순물층이라 칭함)(14)를 형성하고, 그 상층에는 p 채널층(15) 및 n+형 소스(16)을 형성한 후, 열산화막(17)을 형성한다.
다음에 기판(11)의 표면[열산화막(17)에서 상기 게이트(13a 및 13b)가 노출하도록 선택적으로 RIE등을 에칭해서 복수열의 홈(도면에서는 대표적으로 하나를 도시함)이 형성된다.
홈내의 저면에는 각 게이트(13a 및 13b)와 오믹 접촉한 제1게이트 전극(21a 및 21b)가 형성되고, 측벽에는 게이트 산화막(18a 및 18b)를 통해 다결정 실리콘을 이루어지는 게이트 전극(19a 및 19b)(이하, 제2게이트 전극이라 칭함)가 형성된다.
또, 凸부에 형성된 돌기 영역 표면에는 상기 p 채널층(15)와 n+형 소스(16)의 양쪽에는 오믹 접촉한 소스전극(22)가 형성되고, n+형 실리콘 기판(11) 저면(제2주요면)에는 상기 기판(11)과 오믹 접촉되는 드레인 전극(23)이 형성된다. 또, 후술하는 바와 같이 제2게이트 전극(19)는 임의의 장소에서 인출된다.
다음에 제2도 및 제3도를 참조하여 제1실시예의 반도체 장치 제조 공정의 한 예를 설명한다.
제1공정으로서, 제2도(a)에 도시한 바와 같이, n+형 실리콘 기판(11)상에 에피택셜 성장을 이용해서, 예를 들면 비저항이 20Ω 이상인 고저항의 불순물층(12)를 막두께 60㎛ 정도 형성한다.
다음에, 불순물층(12)의 표면에 열산화막(17)을 형성하고 리소그래피 기술을 이용하여 후술하는 p+게이트층(13)을 확산 형성할 개공부(17a)를 형성한다.
제2공정으로서, 제2도(b)에 도시한 바와 같이 상기 개공부(17a)에서, 예를 들면 붕소 등의 p+형 불순물을 이온 임플랜테이션 또는 사전 피착법(pre-deposition)을 이용해서 상기 불순물층(12)의 소정 영역으로 도입하여, 예를 들면 불순물 농도가 1×1019㎝-3인 p+형 게이트(13a 및 13b)를 형성해서 상기 열산화막(17)을 모두 제거한다. 그 후, 2회째 에피택셜 성장을 위해서, 예를 들면 비저항 20Ω 이상인 불순물층(14)를 막두께 10㎛ 정도로 형성한다. 또, 상기 불순물층(12)와 상기 불순물층(14)의 비저항을 반드시 일치시킬 필요는 없다.
제3공정으로서, 제2도(c)에 도시한 바와 같이, 상기 불순물층(14)상에 전면에, 예를 들면 붕소 등의 p-형의 불순물을 도입해서 열처리한 후, 예를 들면 표면 농도가 1×1017-5×1017㎝-3, 깊이가 3㎛ 정도인 p 채널층(15)를 형성한다.
다음에 상기 p 채널층(15)상에 산화막(24)를 형성하고, 리소그래피 기술을 이용해서 소스를 설치할 영역에 불순물을 확산할 수 있도록 형성한다. 그리고 이온주입 등에 의해 p 채널 영역(15)에, 예를 들면 표면 농도가 1×1020㎝-3에서 깊이가 0.2㎛ 정도인 n+형 소스(16a 및 16b)를 형성한다.
제4공정으로서, 제2도(d)에 도시한 바와 같이, 상기 열산화막(24)에서 p+형 게이트층(13)에 도달할 때까지의 양측면의 소정 영역을 리소그래피 기술과 에칭을 이용해서 제거한다. 실제로는 이 반도체 기판에 홈을 파서 복수의 반도체 장치의 열을 형성한다. 도면에서는, 凸형상으로 형성된 소자의 양측 홈의 1/2을 도시하고 있어서 L자형으로 나타난다.
따라서, 이 홈은 p 채널층(15) 및 불순물층(14)를 관통하여 凹형상 홈의 저면이 p+게이트층(13)까지 도달한다.
제5공정으로서, 제3도(a)에 도시한 바와 같이, 상기 홈의 내면을 덮도록 막두께 1000Å 정도인 게이트산화막(18)을 형성하고, 그 후 인 등의 n+형 불순물이 고농도로 첨가된 다결정 실리콘(19)를 상기 홈을 채우도록 형성한다.
제6공정으로서, 제3도(b)에 도시한 바와 같이, 반응성 에칭에 의해 상기 다결정 실리콘(19)가 불필요한 영역을 제거한 후, CVD(Chemical Vapor Deposition)법에 의해 층간 절연막으로서 실리콘 산화막(21)을 2μm 정도 형성한다.
제7공정으로서, 제3도(c)에 도시한 바와 같이 전극 형성 영역의 상기 다결정 실리콘(19)에서 상기 p 채널층(15), 각 소스(16a 및 16b) 및 각 게이트(13a 및 13b)를 에칭에 의해 노출시킨 후, 알루미늄 등의 금속으로 이루어지는 소스 전극(22), 제1게이트 전극(21)을 형성한다.
또, 상기 실리콘 기판(11)의 이면측에는 오믹 접촉되는 드레인 전극(23)을 형성한다.
다음에, 제1도 및 제3도(c)를 참조해서 본 발명의 반도체 장치의 동작에 대해서 설명한다. 먼저, 소스전극(22) 및 제1게이트 전극(21), 제2게이트 전극(19)가 접지되고, 드레인 전극(23)에 정(＋)의 전압이 인가된 저지 상태에 대하여 설명한다.
상기 드레인 전극(23)에 정의 전압이 인가되면, 각 게이트(13a 및 13b)와 각 n-형 저농도 불순물층(이하, 불순물층이라 칭함)(12 및 14)에 의해 형성되는 pn 접합은 역 바이어스 상태로 되어 공핍층이 신장되기 시작한다.
또, p 채널층(15)와 상기 불순물층(14)로 형성된 pn 접합도 역 바이어스 상태로 되어 공핍층이 신장한다. 그리고 어떤 드레인 전압에 도달할 때 제3도(c)에 도시한 바와 같이, 이 양자의 공핍층은 번성해서 상기 불순물층(14)가 모두 공핍층으로 덮히는 상태로 된다 .또, 제1주요면 凸부 돌기 영역내에 설치된 MOSFET는 상기 양자의 공핍층이 이어질 때까지의 드레인 전압을 만족할 만큼의 저지 능력을 갖도록 형성된다. 또, 드레인 전압이 상승하면 공핍층이 불순물층(12)측으로 뻗어서 최종적으로는 애벌랜치 브레이크 다운에 이른다.
또, 종래의 BSIT의 경우에 드레인·소스 사이의 리크 전류에 의해 정의되어 있는 저지 전압(내압)은 본 발명의 반도체의 경우, 제1주요면 凸부 돌기 영역내에 설치된 MOSFET부의 p 채널층(15)의 불순물 농도로 결정된다.
그런데, 본 발명의 반도체 장치에서는 드레인·소스 간의 리크 전류가 흐르는 것은 제1주요면 凸부 돌기 영역내의 p 채널층(15)가 완전히 공핍화되어 버려서, 공핍층이 소스(16a 및 16b)까지 도달한 때이다. 그러나, 상기 p 채널(15)는 상기 불순물층(12 및 14)에 비교하면 훨씬 불순물 농도가 높기 때문에 p 채널층(15)의 공핍화가 발생하지 않고, 공핍층이 상기 불순물층(12 및 14)로 뻗어 있다.
이 때문에, 상기 p 채널층(15)가 완전히 공핍화되어 리크 전류가 흐르는 것보다도 애벌랜치 브레이크다운이 먼저 일어나게 된다. 따라서, 본 발명의 반도체 장치는 드레인·소스간의 리크 전류에 의해 정의되는 저지 전압을 전혀 고려하지 않고, 고 드레인 전압하에서도 노말 오프를 실현할 수 있게 된다.
또, 본 발명의 반도체 장치에서는 제1주요면 凸부 돌기 영역내에 형성된 MOSFET에 고전계가 인가되지 않도록 공핍층에서 제1채널을 핀치 오프하면 되므로, 상기 게이트(13a)와 게이트(13b)의 간격(이하, 제1채널폭이라 칭함)을 종래의 BSIT와 같이 좁게 형성할 필요가 없다.
또, 제1채널폭을 넓게 하는 것은 도통 상태에서 때때로 드레인 전류를 주로해서 구성하는 전자의 통로를 확장하게 되기 때문에 매우 높은 전류 밀도를 실현할 수 있어서 유리하다.
다음에, 본 발명의 반도체 장치의 도통 상태에 대해서 설명한다.
본 발명의 반도체 장치의 도통 상태는 제1게이트 전극(21) 및 제2게이트 전극(19)의 정의 전압을 인가함으로써 실현된다.
먼저, 상기 제2게이트 전극(19)에 정의 전압이 인가되면, p 채널층(15)의 게이트 산화막(18)에 접한 영역이 n형으로 반전하고, 소스(16)과 불순물층(14)는 도통 상태로 되어 소스(16)내의 전자가 유출된다.
다음에, 제1게이트 전극(21)에 정의 전압이 인가되면, p+게이트층(13)에서 불순물층(12 및 14)로 소수캐리어인 정공이 주입된다. 상기 p+게이트층(13)에서 불순물층(12 및 14)로 주입된 정공의 수가 이 불순물층(12 및 14)의 다수 캐리어인 전자의 수를 초과하면 전하 중성 조건을 만족하고자 다수 캐리어인 전자의 수가 증가하도록 소스층(16)에서 전자의 인출이 촉진된다.
그 결과, 소자 내부의 저항은 매우 낮은 상태로 되어 높은 전류 밀도를 나타내게 되기 때문에 저온 전압, 저온 저항이 실현된다.
다음에, 본 발명의 반도체 장치의 스위칭 특성(스위칭 턴 오프)에 대해서 설명한다.
제1게이트 전극(21) 및 제2게이트 전극(19)에 정의 전압이 인가된 도통 상태를 턴오프하기 위해서는 제1게이트 전극(212) 및 제2게이트 전극(19)로 부(-)의 전압을 인가함으로써 실현된다.
그리고, 상기 제2게이트 전극(19)에 부의 전압이 인가되면 p 채널층(15)내의 p형으로 반전해 있던 영역은 p형으로 돌아와서 소스(16)에서의 전자 공급이 차단된다.
다음에, 제1게이트 전극(21)로 부의 전압이 인가되면 p+게이트층(제1게이트)(13)과 불순물층(12 및 14)로 형성된 pn 접합이 역 바이어스 상태로 된다. 이때, 상기 불순물층(14)는 완전히 공핍화되어 캐리어가 전혀 존재하지 않는 상태로 된다. 또, 상기 불순물층(12)에 주입되어 있던 소스 캐리어인 정공은 제1게이트 전극(21)에서 나온다.
이상에서, 본 발명의 반도체 장치에서는 제1게이트(13)과 소스(16)사이에 n-형 저농도 불순물층(14) 및 p 채널층(15)가 형성되어 있어서, 종래의 BSIT 보다도 제1게이트(13), 소스(16)의 층간 내압을 크게 할 수 있고, 제1게이트 전극(21)에 큰 역 바이어스를 인가할 수 있다.
또, 종래의 제9도에 도시한 바와 같은 채널 영역에 이 채널 영역과는 역 도전형 불순물층을 부설한 BSIT는 드레인 전류를 주로 하여 구성하는 전자가 흐르는 유통 경로에는 전혀 PN 접합이 존재하지 않으므로, 소수 캐리어의 축적 효과가 매우 작아서 대단히 고속한 스위칭 턴 오프가 가능하다.
다음에, 제4도에 본 발명의 제2실시예를 도시하고 설명한다. 여기에서, 제2실시예의 구성 부재에서 제1실시예의 구성 부재와 동등한 부재에는 동일 참조 부호를 붙이고 설명을 생략한다.
상술한 제1실시예의 경우에는 제1주요면의 凹부 홈 저부에 제1게이트 전극(21)을 형성하고 있기 때문에, 비교적 홈 저부의 폭을 넓게 형성할 필요가 있다.
한편, 제4도에 도시한 제2실시예는 제1주요면 凹부 홈 전역이 다결정 실리콘으로 이루어지는 제2게이트 전극(19)만이 형성되어 있다. 이 때문에, 홈 저부의 폭을 좁게 할 수 있고, 단일 소자 폭을 작게 할 수 있기 때문에, 집적도가 향상되고, 전류 밀도를 높일 수 있다.
이와 같은 제1게이트 전극(21)의 실시예로서 제5도 내지 제7도에 구체적인 구조를 도시하고 설명한다.
제5도에 도시한 구조의 경우는 제1게이트 전극(21) 형성용 절단 경계부(25)가 형성되고, 게이트(13)이 노출하는 장소에 제1게이트 전극(21)이 형성된 것이다. 그러나, 이 경우 상기 절단 경계부(25) 측면부의 n- 저농도 불순물층(14)가 부유 전위상태이고, 온 특성, 내압 특성에 악영향을 주는 경우가 있다.
또, 제6도에 도시한 구조인 경우에는 게이트(13)과 동일 도전형 영역(16)을 상기 게이트(13)과 접속하도록 기판의 표면측에서 불순물을 확산해서 영역(26)을 형성한 것이다. 그리고, 상기 영역(26)상에 제1게이트 전극(21)을 형성한 것이다. 본 실시예에서는 기판의 표면측이 평탄화되기 때문에 제1게이트 전극(21)의 형성이 비교적 용이하다. 그러나, 이 경우도 영역(26)에 인접하는 n- 저농도 불순물층(14)가 부유 전위 상태이다.
또, 제7도에 도시한 구조는 제6도의 경우와 동일한 공정으로 영역(26)을 형성하고, 영역(26)상에 제1게이트 전극(21)을 형성한 것이다. 상기 영역(26)을 형성할 때에 불순물 확산이 게이트막(18)에까지 도달하도록 형성하고, n- 저농도 불순물층(14)의 부유 전극 상태를 완전히 해소하도록 영역(26)을 형성하여, 온 특성, 내압 특성에의 영향을 제거한 것이다.
또, 제4도에 도시한 바와 같이, 제1게이트 전극(21) 및 제2게이트 전극(19)는 반도체 주요면(1)의 임의의 장소에서 취출된다. 따라서, 제4도는 제3도에 비하면 전류 밀도는 향상되지만 게이트(13)과 제1게이트 전극(21)의 접촉 면적이 제3도에 비해 작기 때문에, 제1게이트의 게이트 저항이 커져 버려서 스위칭 특성은 저하한다.
또, 본 실시예의 제1게이트(13a 및 13b)는 채널 영역을 대향해서 형성되는 1쌍의 고농도 불순물층이었지만, 소정 폭의 채널 영역을 확보할 수 있으면 좋고, 1쌍이라도 좋다.
이상 상술한 바와 같이, 본 발명의 반도체 장치는 수백 볼트에 이르는 고 드레인 전압이 드레인 전극으로 인가되면, 게이트와 n-형 저농도 불순물층에 의해 형성되는 pn 접합이 역 바이어스 상태로 되고, 불순물층이 모두 공핍층으로 덮혀서 노말 오프 상태로 된다. 비교적 낮은 드레인 전압을 인가할 때는 제1주요면 凸부 돌기 영역내에 설치된 MOSFET에 의해 상기 공핍층이 번성할 때까지 노말 오프 상태로 할 수 있다. 또, 채널 영역에, 이 채널 영역과는 역도전형인 불순물층을 부설했기 때문에, 드레인 전류를 주로해서 구성하는 전자가 흐르는 유통 경로에는 전혀 PN 접합이 존재하지 않아서 소수 캐리어의 축적 효과가 매우 작고, 매우 고속인 스위칭 오프가 가능하여 리크 전류가 거의 흐르지 않아서 본 발명의 반도체 장치는 노말 오프의 저온 저항, 저온 전압, 고 hFS, 고내압, 고속 스위칭 특성을 겸비한다.
또, 본 발명은 상술한 실시예로 한정되는 것이 아니고 본 발명의 요지를 이탈하지 않는 범위내에서 다양한 변형 및 응용이 가능한 것은 물론이다.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 것은 아니다.
이상 상술한 바와 같이 본 발명에 따르면, 수백 볼트에 이르는 고 드레인 전압하에서도 노말 오프 상태를 유지하고, 또 저온(on) 저항, 저온(on) 전압, 고 hFS, 고내압, 고속 스위칭 동작을 실현하는 반도체 장치를 제공할 수 있다.

Claims (1)

  1. 제1도전형 반도체 기판(11), 상기 반도체 기판의 한 주요면 상에 형성된 제1도전형의 제1저농도 불순물층(12), 상기 제1저농도 불순물층의 표면에 소정폭의 제1채널 영역(12a)를 사이에 두고 대향하여 형성된 적어도 한쌍의 제2도전형의 고농도 불순물로 이루어지는 제1게이트(13a 및 13b), 상기 채널 영역 및 상기 제1게이트 상에 형성된 제1도전형의 제2저농도 불순물층(14), 상기 제2저농도 불순물층 상에 형성된 제2도전형의 저농도 불순물층으로 이루어지는 제2채널(15), 상기 제2채널 상에 대향하여 배치되고, 그 중심이 상기 제1게이트의 중심과 동일축 상에 합치하도록 형성된 적어도 한쌍의 제1도전형의 고 불순물 농도층으로 이루어지는 소스(16a 및 16b), 상기 제1게이트에 오믹 접촉하고 기판 최상층까지 형성되는 적어도 한쌍의 제1게이트 전극(21a, 21b : 21), 상기 제2채널에서 제2저농도 불순물층을 거쳐 제1게이트까지를 사이에 두고 대향해서 형성되는 게이트 산화막(18a 및 18b), 상기 게이트 산화막 상에 형성된 적어도 한쌍의 제2게이트 전극(19a 및 19b), 상기 소스 및 제2채널에 오믹 접촉하는 소스 전극(22) 및 상기 반도체 기판의 다른 주요면 상에, 오믹 접촉하도록 형성된 드레인 전극(23)을 구비하는 것을 특징으로 하는 반도체 장치.
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