JP2003069040A - 炭化珪素半導体装置およびその製造方法 - Google Patents
炭化珪素半導体装置およびその製造方法Info
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- H10D62/8325—Silicon carbide
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Abstract
(57)【要約】
【課題】より設計の自由度を増すことができる炭化珪素
半導体装置およびその製造方法を提供する。 【解決手段】Ｎ型のＳｉＣ基板１の上に、Ｎ-ドリフト
層２とＰ+型の第１のゲート層３とＮ+ソース層４とが順
に積層されるとともに、ソース層４と第１のゲート層３
とを貫通してドリフト層２に達するトレンチ５が形成さ
れ、さらに、このトレンチ５の内壁にＮ-型チャネル層
６とＰ+型の第２のゲート層７が形成されている。ドリ
フト層２内にスーパージャンクション構造とするための
Ｐ型不純物領域３０が並設され、深さ方向において濃度
が異なるとともに横方向の幅が深さ方向において異なっ
ている。
半導体装置およびその製造方法を提供する。 【解決手段】Ｎ型のＳｉＣ基板１の上に、Ｎ-ドリフト
層２とＰ+型の第１のゲート層３とＮ+ソース層４とが順
に積層されるとともに、ソース層４と第１のゲート層３
とを貫通してドリフト層２に達するトレンチ５が形成さ
れ、さらに、このトレンチ５の内壁にＮ-型チャネル層
６とＰ+型の第２のゲート層７が形成されている。ドリ
フト層２内にスーパージャンクション構造とするための
Ｐ型不純物領域３０が並設され、深さ方向において濃度
が異なるとともに横方向の幅が深さ方向において異なっ
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置およびその製造方法に関するものである。
置およびその製造方法に関するものである。
【０００２】
【従来の技術】特開２００１−１４４２９２号公報に
は、スーパージャンクションを具備する炭化珪素半導体
装置が開示されている。詳しくは、図１４に示すよう
に、Ｎ+型ＳｉＣ基板１００の上にＮ型層１０１が形成
されるとともに、Ｎ型層１０１の表層部にはＰ型ベース
領域１０２ａ，１０２ｂ、Ｎ型ソース領域１０３、Ｎ型
チャネル層１０４が形成され、さらに、基板の上面には
ゲート酸化膜１０５を介してゲート電極１０６が配置さ
れている。一方、Ｎ型層１０１の内部にＰ型領域１０７
が並設され、Ｎ型領域１０１ａとＰ型領域１０７を横方
向に交互に埋設してスーパージャンクションとしてい
る。このスーパージャンクションにより高耐圧とするこ
とができる。しかしながら、スーパージャンクションの
設計をフレキシブルに行いたいという要求がある。
は、スーパージャンクションを具備する炭化珪素半導体
装置が開示されている。詳しくは、図１４に示すよう
に、Ｎ+型ＳｉＣ基板１００の上にＮ型層１０１が形成
されるとともに、Ｎ型層１０１の表層部にはＰ型ベース
領域１０２ａ，１０２ｂ、Ｎ型ソース領域１０３、Ｎ型
チャネル層１０４が形成され、さらに、基板の上面には
ゲート酸化膜１０５を介してゲート電極１０６が配置さ
れている。一方、Ｎ型層１０１の内部にＰ型領域１０７
が並設され、Ｎ型領域１０１ａとＰ型領域１０７を横方
向に交互に埋設してスーパージャンクションとしてい
る。このスーパージャンクションにより高耐圧とするこ
とができる。しかしながら、スーパージャンクションの
設計をフレキシブルに行いたいという要求がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような背
景のもとになされたものであり、その目的は、より設計
の自由度を増すことができる炭化珪素半導体装置および
その製造方法を提供することにある。
景のもとになされたものであり、その目的は、より設計
の自由度を増すことができる炭化珪素半導体装置および
その製造方法を提供することにある。
【０００４】
【課題を解決するための手段】請求項１に記載の発明で
は、スーパージャンクションでの不純物領域は、深さ方
向において濃度が異なっていることを特徴としている。
このように、深さ方向における濃度勾配を所望にできる
ことにより設計の自由度が増す。
は、スーパージャンクションでの不純物領域は、深さ方
向において濃度が異なっていることを特徴としている。
このように、深さ方向における濃度勾配を所望にできる
ことにより設計の自由度が増す。
【０００５】請求項２に記載の発明では、スーパージャ
ンクションでの不純物領域は、横方向の幅が深さ方向に
おいて異なっていることを特徴としている。このよう
に、深さ方向において幅を所望に変化させることができ
ることにより設計の自由度が増す。
ンクションでの不純物領域は、横方向の幅が深さ方向に
おいて異なっていることを特徴としている。このよう
に、深さ方向において幅を所望に変化させることができ
ることにより設計の自由度が増す。
【０００６】請求項３に記載の発明では、スーパージャ
ンクションでの不純物領域は、深さ方向において濃度が
異なるとともに、横方向の幅が深さ方向において異なっ
ていることを特徴としている。このように、深さ方向に
おける濃度勾配を所望にできること、および、深さ方向
において幅を所望に変化させることができることにより
設計の自由度が増す。
ンクションでの不純物領域は、深さ方向において濃度が
異なるとともに、横方向の幅が深さ方向において異なっ
ていることを特徴としている。このように、深さ方向に
おける濃度勾配を所望にできること、および、深さ方向
において幅を所望に変化させることができることにより
設計の自由度が増す。
【０００７】製造方法として、請求項５に記載のよう
に、エピタキシャル成長により第１導電型のＳｉＣ基板
の上に第１導電型のドリフト層を形成する。そして、ド
リフト層に対しマスクを用いて一回目のイオン注入を行
って、マスク開口部の下方におけるドリフト層での所定
の深さに第２導電型の不純物領域を埋設する。さらに、
ドリフト層に対し別のマスクを用いて二回目のイオン注
入を行って、マスク開口部の下方におけるドリフト層で
の所定の深さに第２導電型の不純物領域を一回目のイオ
ン注入による第２導電型の不純物領域とつながる状態で
埋設する。
に、エピタキシャル成長により第１導電型のＳｉＣ基板
の上に第１導電型のドリフト層を形成する。そして、ド
リフト層に対しマスクを用いて一回目のイオン注入を行
って、マスク開口部の下方におけるドリフト層での所定
の深さに第２導電型の不純物領域を埋設する。さらに、
ドリフト層に対し別のマスクを用いて二回目のイオン注
入を行って、マスク開口部の下方におけるドリフト層で
の所定の深さに第２導電型の不純物領域を一回目のイオ
ン注入による第２導電型の不純物領域とつながる状態で
埋設する。
【０００８】これにより請求項１，２，３に記載の炭化
珪素半導体装置を製造することが可能となる。
珪素半導体装置を製造することが可能となる。
【０００９】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１には本実施の形態
における炭化珪素半導体装置の縦断面図を示す。
の形態を図面に従って説明する。図１には本実施の形態
における炭化珪素半導体装置の縦断面図を示す。
【００１０】図１において、ドレイン領域となるＮ+型
（第１導電型）のＳｉＣ基板１の上に、エピタキシャル
層よりなるＮ-型（低濃度な第１導電型）のドリフト層
２と、エピタキシャル層よりなるＰ+型（第２導電型）
の第１のゲート層３と、エピタキシャル層よりなるＮ+
型（第１導電型）のソース層４とが順に積層されてい
る。ソース層４と第１のゲート層３とを貫通してドリフ
ト層２に達するトレンチ５が形成されている。さらに、
このトレンチ５の内壁にエピタキシャル層よりなるＮ-
型（第１導電型）のチャネル層６が形成されるととも
に、その内方にエピタキシャル層よりなるＰ+型（第２
導電型）の第２のゲート層７が形成されている。
（第１導電型）のＳｉＣ基板１の上に、エピタキシャル
層よりなるＮ-型（低濃度な第１導電型）のドリフト層
２と、エピタキシャル層よりなるＰ+型（第２導電型）
の第１のゲート層３と、エピタキシャル層よりなるＮ+
型（第１導電型）のソース層４とが順に積層されてい
る。ソース層４と第１のゲート層３とを貫通してドリフ
ト層２に達するトレンチ５が形成されている。さらに、
このトレンチ５の内壁にエピタキシャル層よりなるＮ-
型（第１導電型）のチャネル層６が形成されるととも
に、その内方にエピタキシャル層よりなるＰ+型（第２
導電型）の第２のゲート層７が形成されている。
【００１１】また、基板上面には絶縁膜（ＬＴＯ膜）８
が形成され、この絶縁膜８に設けたコンタクトホールを
通して第１ゲート電極１１，１２が第１のゲート層３
と、第２ゲート電極９，１０が第２のゲート層７と、ソ
ース電極１３がＮ+ソース層４と、それぞれ接続されて
いる。電極材９，１１にはアルミを、電極材１０，１２
にはニッケルを用いている。なお、Ｎ型ＳｉＣ層と接触
する場合には金属材９，１１は不要である。また、基板
１の裏面（下面）にはドレイン電極１４が全面に形成さ
れている。
が形成され、この絶縁膜８に設けたコンタクトホールを
通して第１ゲート電極１１，１２が第１のゲート層３
と、第２ゲート電極９，１０が第２のゲート層７と、ソ
ース電極１３がＮ+ソース層４と、それぞれ接続されて
いる。電極材９，１１にはアルミを、電極材１０，１２
にはニッケルを用いている。なお、Ｎ型ＳｉＣ層と接触
する場合には金属材９，１１は不要である。また、基板
１の裏面（下面）にはドレイン電極１４が全面に形成さ
れている。
【００１２】トランジスタ動作としては、第１および第
２のゲート端子への電圧によって両ゲート層３，７に挟
まれたチャネル層６において空乏層の幅を調整すること
によりチャネル幅を変えてドレイン電流を調整する。
２のゲート端子への電圧によって両ゲート層３，７に挟
まれたチャネル層６において空乏層の幅を調整すること
によりチャネル幅を変えてドレイン電流を調整する。
【００１３】さらに、トランジスタセル形成領域の外周
部（チップ外周部）にはソース層４と第１のゲート層３
とを貫通してドリフト層２に達するトレンチ２０が形成
されている。このトレンチ２０の内壁にはＰ+型のＳｉ
Ｃ層２１が形成され、Ｐ+型ＳｉＣ層２１がガードリン
グとして機能する。Ｐ+型ＳｉＣ層２１（チップ外周
部）の上面は絶縁膜（ＬＴＯ膜）８にて覆われている。
部（チップ外周部）にはソース層４と第１のゲート層３
とを貫通してドリフト層２に達するトレンチ２０が形成
されている。このトレンチ２０の内壁にはＰ+型のＳｉ
Ｃ層２１が形成され、Ｐ+型ＳｉＣ層２１がガードリン
グとして機能する。Ｐ+型ＳｉＣ層２１（チップ外周
部）の上面は絶縁膜（ＬＴＯ膜）８にて覆われている。
【００１４】一方、トランジスタセル形成領域でのドリ
フト層２においてその内部にＰ型（第２導電型）の不純
物領域３０を並設しており、これにより、ドリフト層２
にＮ型（第１導電型）の不純物領域とＰ型の不純物領域
３０を横方向に交互に埋設してスーパージャンクション
としている。
フト層２においてその内部にＰ型（第２導電型）の不純
物領域３０を並設しており、これにより、ドリフト層２
にＮ型（第１導電型）の不純物領域とＰ型の不純物領域
３０を横方向に交互に埋設してスーパージャンクション
としている。
【００１５】ここで、本実施の形態においては埋設した
Ｐ型不純物領域３０に関して、深さ方向において濃度が
異なるとともに、横方向の幅が深さ方向において異なっ
ている。詳しくは、濃度については、深さ方向において
３段階の濃度を有し、最も深い領域３１においては最も
薄く（Ｐ-）、中間の深さの領域３２においては中間の
濃度であり（Ｐ）、最も浅い領域３２においては最も濃
く（Ｐ+）なっている。一方、横方向の幅については、
最も深い領域３１においては最も広く、中間の深さの領
域３２においては中間の幅であり、最も浅い領域３２に
おいては最も狭くなっている。
Ｐ型不純物領域３０に関して、深さ方向において濃度が
異なるとともに、横方向の幅が深さ方向において異なっ
ている。詳しくは、濃度については、深さ方向において
３段階の濃度を有し、最も深い領域３１においては最も
薄く（Ｐ-）、中間の深さの領域３２においては中間の
濃度であり（Ｐ）、最も浅い領域３２においては最も濃
く（Ｐ+）なっている。一方、横方向の幅については、
最も深い領域３１においては最も広く、中間の深さの領
域３２においては中間の幅であり、最も浅い領域３２に
おいては最も狭くなっている。
【００１６】各領域３１，３２，３３の濃度について
は、不純物にアルミを用いた場合、例えば、Ｐ-領域３
１が５×１０16〜１×１０18ａｔｍｓ／ｃｍ3で、Ｐ領
域３２が５×１０17〜１×１０19ａｔｍｓ／ｃｍ3で、
Ｐ+領域３３が５×１０18〜５×１０20ａｔｍｓ／ｃｍ3
である。
は、不純物にアルミを用いた場合、例えば、Ｐ-領域３
１が５×１０16〜１×１０18ａｔｍｓ／ｃｍ3で、Ｐ領
域３２が５×１０17〜１×１０19ａｔｍｓ／ｃｍ3で、
Ｐ+領域３３が５×１０18〜５×１０20ａｔｍｓ／ｃｍ3
である。
【００１７】このように、スーパージャンクションでの
不純物領域３０に関して、深さ方向における濃度勾配を
所望にできること、および、深さ方向において幅を所望
に変化させることにより、スーパージャンクションの設
計の自由度が増す。
不純物領域３０に関して、深さ方向における濃度勾配を
所望にできること、および、深さ方向において幅を所望
に変化させることにより、スーパージャンクションの設
計の自由度が増す。
【００１８】なお、スーパージャンクションを構成する
Ｐ型不純物領域３０の電位はフローティングとしても、
ソースと共にグランド電位としてもよい。図１にはフロ
ーティングとした場合を、また、図２にはグランド電位
とした場合を示す。
Ｐ型不純物領域３０の電位はフローティングとしても、
ソースと共にグランド電位としてもよい。図１にはフロ
ーティングとした場合を、また、図２にはグランド電位
とした場合を示す。
【００１９】一方、トランジスタセルの外周部（チップ
外周部）におけるガードリング部にはＰ型不純物領域３
０によるスーパージャンクションは形成されていない。
つまり、トランジスタセルの形成領域においてのみスー
パージャンクション構造を採り、トランジスタセルの形
成領域の外周部においてはスーパージャンクション構造
を採らないようにしている。これにより耐圧が下がるの
を防ぐことができる。
外周部）におけるガードリング部にはＰ型不純物領域３
０によるスーパージャンクションは形成されていない。
つまり、トランジスタセルの形成領域においてのみスー
パージャンクション構造を採り、トランジスタセルの形
成領域の外周部においてはスーパージャンクション構造
を採らないようにしている。これにより耐圧が下がるの
を防ぐことができる。
【００２０】次に、製造方法を説明する。図３（ａ）に
示すように、Ｎ+型のＳｉＣ基板１の上に、エピタキシ
ャル成長によりＮ-ドリフト層２を形成する。そして、
Ｎ-ドリフト層２の上にパーニングしたマスク４０を配
置する。つまり、開口部４１を有するマスク４０を形成
する。この状態でアルミのイオン注入を行う。このイオ
ン注入は、高い注入エネルギー（例えば４００ｋｅＶ）
で、しかも低い注入量で行う。その結果、スーパージャ
ンクションの最も深く、かつ低濃度なＰ型領域（Ｐ-領
域）３１が形成される。
示すように、Ｎ+型のＳｉＣ基板１の上に、エピタキシ
ャル成長によりＮ-ドリフト層２を形成する。そして、
Ｎ-ドリフト層２の上にパーニングしたマスク４０を配
置する。つまり、開口部４１を有するマスク４０を形成
する。この状態でアルミのイオン注入を行う。このイオ
ン注入は、高い注入エネルギー（例えば４００ｋｅＶ）
で、しかも低い注入量で行う。その結果、スーパージャ
ンクションの最も深く、かつ低濃度なＰ型領域（Ｐ-領
域）３１が形成される。
【００２１】引き続き、図３（ｂ）に示すように、マス
ク４０の上にパーニングしたマスク４２を配置する。こ
のとき、マスク４０の開口部４１がマスク４２にて塞が
れるとともに当該領域に開口部４１よりも面積の小さい
開口部４３が形成される。開口部４１の中心と開口部４
２の中心は一致している。この状態でアルミのイオン注
入を行う。このイオン注入は、中程度の注入エネルギー
（例えば２００ｋｅＶ）で、しかも中程度の注入量で行
う。その結果、スーパージャンクションの中間の深さ
で、かつ中程度の濃度のＰ型領域３２が形成される。
ク４０の上にパーニングしたマスク４２を配置する。こ
のとき、マスク４０の開口部４１がマスク４２にて塞が
れるとともに当該領域に開口部４１よりも面積の小さい
開口部４３が形成される。開口部４１の中心と開口部４
２の中心は一致している。この状態でアルミのイオン注
入を行う。このイオン注入は、中程度の注入エネルギー
（例えば２００ｋｅＶ）で、しかも中程度の注入量で行
う。その結果、スーパージャンクションの中間の深さ
で、かつ中程度の濃度のＰ型領域３２が形成される。
【００２２】引き続き、図４（ａ）に示すように、マス
ク４２の上にパーニングしたマスク４４を配置する。こ
のとき、マスク４２の開口部４３がマスク４４にて塞が
れるとともに当該領域に開口部４３よりも面積の小さい
開口部４５が形成される。開口部４３の中心と開口部４
５の中心は一致している。この状態でアルミのイオン注
入を行う。このイオン注入は、低い注入エネルギー（例
えば１００ｋｅＶ）で、しかも高い注入量で行う。その
結果、スーパージャンクションの最も浅く、かつ高濃度
なＰ型領域（Ｐ+領域）３３が形成される。
ク４２の上にパーニングしたマスク４４を配置する。こ
のとき、マスク４２の開口部４３がマスク４４にて塞が
れるとともに当該領域に開口部４３よりも面積の小さい
開口部４５が形成される。開口部４３の中心と開口部４
５の中心は一致している。この状態でアルミのイオン注
入を行う。このイオン注入は、低い注入エネルギー（例
えば１００ｋｅＶ）で、しかも高い注入量で行う。その
結果、スーパージャンクションの最も浅く、かつ高濃度
なＰ型領域（Ｐ+領域）３３が形成される。
【００２３】その後、図４（ｂ）に示すように、Ｎ-ド
リフト層２の上に、連続エピタキシャル成長により、第
１のゲート層（Ｐ+層）３とＮ+ソース層４を形成する。
そして、図５（ａ）に示すように、ソース層４と第１の
ゲート層３とを貫通してドリフト層２に達するトレンチ
５，２０を形成する。
リフト層２の上に、連続エピタキシャル成長により、第
１のゲート層（Ｐ+層）３とＮ+ソース層４を形成する。
そして、図５（ａ）に示すように、ソース層４と第１の
ゲート層３とを貫通してドリフト層２に達するトレンチ
５，２０を形成する。
【００２４】その後、図５（ｂ）に示すように、トレン
チ５，２０内を含む基板上に、エピタキシャル成長によ
り、Ｎ-型エピタキシャル層６を形成する。そして、図
６（ａ）に示すように、トランジスタセル形成領域の外
周部におけるＮ-型エピ層６をＲＩＥにより所定量ｔ１
だけエッチングして薄くする。さらに、図６（ｂ）に示
すように、熱拡散によりＮ-型エピ層６の表層部にＰ+層
７を形成する。これにより、トランジスタセル形成領域
の外周部におけるガードリング形成領域では全てＰ+層
７となる。なお、熱拡散によりＰ+層７を形成したが、
エピタキシャル成長あるいはイオン注入にてＰ+層７を
形成してもよい。
チ５，２０内を含む基板上に、エピタキシャル成長によ
り、Ｎ-型エピタキシャル層６を形成する。そして、図
６（ａ）に示すように、トランジスタセル形成領域の外
周部におけるＮ-型エピ層６をＲＩＥにより所定量ｔ１
だけエッチングして薄くする。さらに、図６（ｂ）に示
すように、熱拡散によりＮ-型エピ層６の表層部にＰ+層
７を形成する。これにより、トランジスタセル形成領域
の外周部におけるガードリング形成領域では全てＰ+層
７となる。なお、熱拡散によりＰ+層７を形成したが、
エピタキシャル成長あるいはイオン注入にてＰ+層７を
形成してもよい。
【００２５】引き続き、図７（ａ）に示すように、トラ
ンジスタセル形成領域におけるソースコンタクト領域Ａ
１のＮ-型エピ層６およびＰ+層７をＲＩＥにより除去す
る。さらに、図７（ｂ）に示すように、トランジスタセ
ル形成領域における第１のゲートコンタクト領域Ａ２の
ソース層４をＲＩＥにより除去する。
ンジスタセル形成領域におけるソースコンタクト領域Ａ
１のＮ-型エピ層６およびＰ+層７をＲＩＥにより除去す
る。さらに、図７（ｂ）に示すように、トランジスタセ
ル形成領域における第１のゲートコンタクト領域Ａ２の
ソース層４をＲＩＥにより除去する。
【００２６】その後、図１に示すように、絶縁膜８のデ
ポおよびコンタクトホールの形成を行った後、ゲート電
極９，１０とゲート電極１１，１２とソース電極１３を
形成する。また、基板の裏面にドレイン電極１４を形成
する。
ポおよびコンタクトホールの形成を行った後、ゲート電
極９，１０とゲート電極１１，１２とソース電極１３を
形成する。また、基板の裏面にドレイン電極１４を形成
する。
【００２７】このようにして、図３（ａ）のドリフト層
２に対しマスク４０を用いて一回目のイオン注入を行っ
て、マスク開口部４１の下方におけるドリフト層２での
所定の深さにＰ-型の不純物領域３１を埋設する工程
と、図３（ｂ）のドリフト層２に対し別のマスク４２を
用いて二回目のイオン注入を行って、マスク開口部４３
の下方におけるドリフト層２での所定の深さにＰ型の不
純物領域３２を一回目のイオン注入によるＰ型不純物領
域３１とつながる状態で埋設する工程とを備え（二回目
のイオン注入に対する三回目のイオン注入も同様）、一
回目のイオン注入でのマスク開口部４１と二回目のイオ
ン注入でのマスク開口部４３とは中心が同じあって、そ
の面積と、一回目のイオン注入での注入エネルギーと二
回目のイオン注入での注入エネルギーと、イオンの注入
量をともに異ならせた。その結果、不純物領域３０につ
いて、深さ方向において濃度を異ならせることができる
とともに、横方向の幅を深さ方向において異ならせるこ
とができる。
２に対しマスク４０を用いて一回目のイオン注入を行っ
て、マスク開口部４１の下方におけるドリフト層２での
所定の深さにＰ-型の不純物領域３１を埋設する工程
と、図３（ｂ）のドリフト層２に対し別のマスク４２を
用いて二回目のイオン注入を行って、マスク開口部４３
の下方におけるドリフト層２での所定の深さにＰ型の不
純物領域３２を一回目のイオン注入によるＰ型不純物領
域３１とつながる状態で埋設する工程とを備え（二回目
のイオン注入に対する三回目のイオン注入も同様）、一
回目のイオン注入でのマスク開口部４１と二回目のイオ
ン注入でのマスク開口部４３とは中心が同じあって、そ
の面積と、一回目のイオン注入での注入エネルギーと二
回目のイオン注入での注入エネルギーと、イオンの注入
量をともに異ならせた。その結果、不純物領域３０につ
いて、深さ方向において濃度を異ならせることができる
とともに、横方向の幅を深さ方向において異ならせるこ
とができる。
【００２８】図１に代わる別の例として図８に示すよう
に、横方向の幅に関して、最も深いＰ-領域５１におい
ては最も狭く、中間の深さのＰ領域５２においては中間
の幅であり、最も浅いＰ+領域５２においては最も広く
してもよい。
に、横方向の幅に関して、最も深いＰ-領域５１におい
ては最も狭く、中間の深さのＰ領域５２においては中間
の幅であり、最も浅いＰ+領域５２においては最も広く
してもよい。
【００２９】製造の際には、図９（ａ），（ｂ），
（ｃ）に示すようにマスク６０，６２，６４の開口部６
１，６３，６５の幅を狭くしつつイオン注入する際に、
注入エネルギーと注入量を調整すればよい。
（ｃ）に示すようにマスク６０，６２，６４の開口部６
１，６３，６５の幅を狭くしつつイオン注入する際に、
注入エネルギーと注入量を調整すればよい。
【００３０】また、図１においてはＪＦＥＴに適用した
が、これに限ることなく、図１０に示すようにＭＯＳＦ
ＥＴに適用してもよい。つまり、Ｎ+型ＳｉＣ基板７０
の上にＮ型エピ層７１が形成されるとともに、Ｎ型エピ
層７１の表層部にＰ型ベース領域７２，７３、Ｎ+型ソ
ース領域７４、Ｎ-型チャネル層７５が形成され、さら
に、基板の上面にはゲート酸化膜７６を介してゲート電
極７７が配置されている。ソース電極７８はＮ+ソース
領域７４とＰ+ベース領域７３に接している。基板７０
の裏面にはドレイン電極７９が形成されている。このＭ
ＯＳＦＥＴにおいて、Ｎ型ドリフト層７１の内部に、Ｐ
-領域３１とＰ領域３２とＰ+領域３３とを積層したＰ型
領域３０を並べて埋設する。製造方法としては、図１１
に示すように、Ｎ+型ＳｉＣ基板７０の上にＮ型エピ層
７１を所定の厚さだけ成長させた後、Ｐ型領域３０をイ
オン注入により形成し、その後に、Ｎ型エピ層７１を引
き続き成長させればよい。
が、これに限ることなく、図１０に示すようにＭＯＳＦ
ＥＴに適用してもよい。つまり、Ｎ+型ＳｉＣ基板７０
の上にＮ型エピ層７１が形成されるとともに、Ｎ型エピ
層７１の表層部にＰ型ベース領域７２，７３、Ｎ+型ソ
ース領域７４、Ｎ-型チャネル層７５が形成され、さら
に、基板の上面にはゲート酸化膜７６を介してゲート電
極７７が配置されている。ソース電極７８はＮ+ソース
領域７４とＰ+ベース領域７３に接している。基板７０
の裏面にはドレイン電極７９が形成されている。このＭ
ＯＳＦＥＴにおいて、Ｎ型ドリフト層７１の内部に、Ｐ
-領域３１とＰ領域３２とＰ+領域３３とを積層したＰ型
領域３０を並べて埋設する。製造方法としては、図１１
に示すように、Ｎ+型ＳｉＣ基板７０の上にＮ型エピ層
７１を所定の厚さだけ成長させた後、Ｐ型領域３０をイ
オン注入により形成し、その後に、Ｎ型エピ層７１を引
き続き成長させればよい。
【００３１】さらに、図１においては、不純物領域３０
は深さ方向において濃度が異なるとともに横方向の幅が
深さ方向において異なっていたが、これに限ることな
く、図１２に示すように不純物領域３０は横方向の幅が
深さ方向において同一で、深さ方向において濃度が異な
っていたり、あるいは、図１３に示すように、不純物領
域３０は深さ方向において濃度が同一で、横方向の幅が
深さ方向において異なっているようにしてもよい。
は深さ方向において濃度が異なるとともに横方向の幅が
深さ方向において異なっていたが、これに限ることな
く、図１２に示すように不純物領域３０は横方向の幅が
深さ方向において同一で、深さ方向において濃度が異な
っていたり、あるいは、図１３に示すように、不純物領
域３０は深さ方向において濃度が同一で、横方向の幅が
深さ方向において異なっているようにしてもよい。
【００３２】さらには、図１ではトレンチ５は側面が斜
状となっていたが、垂直であってもよい。また、図３に
おいて、一回目のイオン注入でのマスク開口部４１と二
回目のイオン注入でのマスク開口部４３とは中心が同じ
あって、その面積と、一回目のイオン注入での注入エネ
ルギーと二回目のイオン注入での注入エネルギーと、イ
オンの注入量の全てを異ならせたが、これに限ることな
く少なくともいずれかを異ならせるようにすればよい
（二回目のイオン注入に対する三回目のイオン注入も同
様）。
状となっていたが、垂直であってもよい。また、図３に
おいて、一回目のイオン注入でのマスク開口部４１と二
回目のイオン注入でのマスク開口部４３とは中心が同じ
あって、その面積と、一回目のイオン注入での注入エネ
ルギーと二回目のイオン注入での注入エネルギーと、イ
オンの注入量の全てを異ならせたが、これに限ることな
く少なくともいずれかを異ならせるようにすればよい
（二回目のイオン注入に対する三回目のイオン注入も同
様）。
【図面の簡単な説明】
【図１】実施の形態における炭化珪素半導体装置の縦断
面図。
面図。
【図２】炭化珪素半導体装置の縦断面図。
【図３】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。
の縦断面図。
【図４】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。
の縦断面図。
【図５】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。
の縦断面図。
【図６】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。
の縦断面図。
【図７】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。
の縦断面図。
【図８】別例の炭化珪素半導体装置の縦断面図。
【図９】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。
の縦断面図。
【図１０】別例の炭化珪素半導体装置の縦断面図。
【図１１】別例の炭化珪素半導体装置の製造工程を説明
するための縦断面図。
するための縦断面図。
【図１２】別例の炭化珪素半導体装置の縦断面図。
【図１３】別例の炭化珪素半導体装置の縦断面図。
【図１４】従来技術を説明するための炭化珪素半導体装
置の縦断面図。
置の縦断面図。
１…Ｎ+型ＳｉＣ基板、２…Ｎ-ドリフト層、３…第１の
ゲート層（Ｐ+層）、４…Ｎ+ソース層、５…トレンチ、
６…Ｎ-チャネル層、７…第２のゲート層（Ｐ +層）、３
０…Ｐ型不純物領域、３１…Ｐ-領域、３２…Ｐ領域、
３３…Ｐ+領域。
ゲート層（Ｐ+層）、４…Ｎ+ソース層、５…トレンチ、
６…Ｎ-チャネル層、７…第２のゲート層（Ｐ +層）、３
０…Ｐ型不純物領域、３１…Ｐ-領域、３２…Ｐ領域、
３３…Ｐ+領域。
フロントページの続き
(72)発明者 小島 淳
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F102 GB04 GB05 GC05 GC07 GC09
GD04 GJ02 GL02 GR07 GS01
GT02 HC07
Claims (6)
- 【請求項１】 ドレイン領域となる第１導電型のＳｉＣ
基板（１）の上にＳｉＣよりなる低濃度な第１導電型の
ドリフト層（２）が形成されるとともに、当該ドリフト
層（２）の上またはドリフト層（２）の表層部にＳｉＣ
よりなる第１導電型のソース層（４）を配し、さらに、
ドリフト層（２）の内部に第２導電型の不純物領域（３
０）を並設することにより、ドリフト層（２）に第１導
電型の不純物領域と第２導電型の不純物領域を横方向に
交互に埋設してスーパージャンクションとした炭化珪素
半導体装置において、 前記不純物領域（３０）は、深さ方向において濃度が異
なっていることを特徴とする炭化珪素半導体装置。 - 【請求項２】 ドレイン領域となる第１導電型のＳｉＣ
基板（１）の上にＳｉＣよりなる低濃度な第１導電型の
ドリフト層（２）が形成されるとともに、当該ドリフト
層（２）の上またはドリフト層（２）の表層部にＳｉＣ
よりなる第１導電型のソース層（４）を配し、さらに、
ドリフト層（２）の内部に第２導電型の不純物領域（３
０）を並設することにより、ドリフト層（２）に第１導
電型の不純物領域と第２導電型の不純物領域を横方向に
交互に埋設してスーパージャンクションとした炭化珪素
半導体装置において、 前記不純物領域（３０）は、横方向の幅が深さ方向にお
いて異なっていることを特徴とする炭化珪素半導体装
置。 - 【請求項３】 ドレイン領域となる第１導電型のＳｉＣ
基板（１）の上にＳｉＣよりなる低濃度な第１導電型の
ドリフト層（２）が形成されるとともに、当該ドリフト
層（２）の上またはドリフト層（２）の表層部にＳｉＣ
よりなる第１導電型のソース層（４）を配し、さらに、
ドリフト層（２）の内部に第２導電型の不純物領域（３
０）を並設することにより、ドリフト層（２）に第１導
電型の不純物領域と第２導電型の不純物領域を横方向に
交互に埋設してスーパージャンクションとした炭化珪素
半導体装置において、 前記不純物領域（３０）は、深さ方向において濃度が異
なるとともに、横方向の幅が深さ方向において異なって
いることを特徴とする炭化珪素半導体装置。 - 【請求項４】 トランジスタセルの形成領域においての
み前記スーパージャンクション構造を採り、トランジス
タセルの形成領域の外周部においてはスーパージャンク
ション構造を採らないようにしたことを特徴とする請求
項１〜３のいずれか１項に記載の炭化珪素半導体装置。 - 【請求項５】 ドレイン領域となる第１導電型のＳｉＣ
基板（１）の上にＳｉＣよりなる低濃度な第１導電型の
ドリフト層（２）が形成されるとともに、当該ドリフト
層（２）の上またはドリフト層（２）の表層部にＳｉＣ
よりなる第１導電型のソース層（４）を配し、さらに、
ドリフト層（２）の内部に第２導電型の不純物領域（３
０）を並設することにより、ドリフト層（２）に第１導
電型の不純物領域と第２導電型の不純物領域を横方向に
交互に埋設してスーパージャンクションとした炭化珪素
半導体装置の製造法であって、 エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上に低濃度な第１導電型のドリフト層（２）を
形成する工程と、 ドリフト層（２）に対しマスク（４０）を用いて一回目
のイオン注入を行って、マスク開口部（４１）の下方に
おけるドリフト層（２）での所定の深さに第２導電型の
不純物領域（３１）を埋設する工程と、 ドリフト層（２）に対し別のマスク（４２）を用いて二
回目のイオン注入を行って、マスク開口部（４３）の下
方におけるドリフト層（２）での所定の深さに第２導電
型の不純物領域（３２）を一回目のイオン注入による第
２導電型の不純物領域（３１）とつながる状態で埋設す
る工程と、を含むことを特徴とする炭化珪素半導体装置
の製造法。 - 【請求項６】 一回目のイオン注入でのマスク開口部
（４１）と二回目のイオン注入でのマスク開口部（４
３）とは中心が同じあって、その面積と、一回目のイオ
ン注入での注入エネルギーと二回目のイオン注入での注
入エネルギーと、イオンの注入量のうちの、少なくとも
いずれかが異なっていることを特徴とする請求項５に記
載の炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259995A JP3994703B2 (ja) | 2001-08-29 | 2001-08-29 | 炭化珪素半導体装置およびその製造方法 |
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| JP2001259995A JP3994703B2 (ja) | 2001-08-29 | 2001-08-29 | 炭化珪素半導体装置およびその製造方法 |
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|---|---|
| JP2003069040A true JP2003069040A (ja) | 2003-03-07 |
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-
2001
- 2001-08-29 JP JP2001259995A patent/JP3994703B2/ja not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050905 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3994703 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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