[go: up one dir, main page]

DE69305012T2 - Chipträger mit einer Schutzschicht für die Schaltungsoberfläche - Google Patents

Chipträger mit einer Schutzschicht für die Schaltungsoberfläche

Info

Publication number
DE69305012T2
DE69305012T2 DE69305012T DE69305012T DE69305012T2 DE 69305012 T2 DE69305012 T2 DE 69305012T2 DE 69305012 T DE69305012 T DE 69305012T DE 69305012 T DE69305012 T DE 69305012T DE 69305012 T2 DE69305012 T2 DE 69305012T2
Authority
DE
Germany
Prior art keywords
chip carrier
encapsulation
chip
composition
encapsulant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69305012T
Other languages
English (en)
Other versions
DE69305012D1 (de
Inventor
Brenda Diane Frey
Charles Arnold Joseph
Francis John Olshefski
James Warren Wilson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE69305012D1 publication Critical patent/DE69305012D1/de
Application granted granted Critical
Publication of DE69305012T2 publication Critical patent/DE69305012T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Epoxy Resins (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Dicing (AREA)
  • Paints Or Removers (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

  • Die Erfindung betrifft allgemein Chipträger und spezieller, einen Chipträger mit einer Schaltungsoberfläche, die zumindest teilweise mit einer, durch ultraviolette (UV) Bestrahlung ausgehärteten, Schutzschicht bedeckt ist.
  • Ein Typ einer Halbleiterchippackungseinheit enthält einen oder mehrere Halbleiterchips, die auf einer Schaltungsoberfläche eines Substrates, wie zum Beispiel einem Keramiksubstrat oder einem Plastiksubstrat, montiert sind. Solch eine Halbleiterchippackungseinheit, die üblicherweise als ein Chipträger bezeichnet wird, ist gewöhnlicherweise dafür vorgesehen, auf einer gedruckten Schaltungskarte oder einer gedruckten Schaltungsplatte befestigt zu werden. Wenn zum Beispiel eine Oberflächenbefestigung angewandt wird, enthält der Chipträger üblicherweise eine Leiterplatte oder eine Randklammer (edge clip), die mechanisch oder elektrisch an elektrische Kontaktflächen, die um die Peripherie der chiptragenden Schaltungsoberfläche des Substrates gebildet werden, angeschlossen werden.
  • Eine relativ hohe Dichte an Chipanschlüssen wird bereits durch eine Befestigung eines oder mehrerer Halbleiterchips auf der Schaltungsoberfläche eines Chipträgersübstrates im der sogenannten Flip-Chip-Konfiguration erreicht. In dieser Konfiguration werden die oder wird der Chip kopfüber auf lötbaren Metallkissen auf dem Substrat mittels Lötkugeln aufgebracht. Der thermische Ausdehnungskoeffizient (TAK) zum Beispiel eines Siliziumchips ist jedoch deutlich unterschiedlich zu dem TAK eines Keramiksubstrates oder eines Plastiksubstrates. Daraus resultiert, daß, wenn ein Chipträger einer thermischen veränderung ausgesetzt ist, die Lötkugelverbindungen deutlichen Belastungen ausgesetzt werden, die dazu beitragen, daß die Lötkugelverbindungen geschwächt und deren Ermüdungszeit reduziert wird. Bedeutenderweise wurde dieses Problem bereits durch ein Verkapseln der Lötkugeln in einer Verkapselung mit einem TAK, der innerhalb von 30 % des TAK der Lötkugeln liegt, überwunden. Solche anwendbaren Verkapselungsmaterialien haben eine Zusammensetzung, die zum Beispiel einen Epoxydbinder, z. B. einen cycloaliphatischen Epoxydbinder, und ein Füllmittel, z. B. hochreines, geschmolzenes oder amorphes Quarz, wie in US-A-4,999,699 offenbart, enthalten. Wie in diesem Patent angeführt wird, sollte der Binder eine Viskosität bei Zimmertemperatur haben, die nicht größer als ungefähr 1000 Centipoise ist, und das Füllmittel sollte eine maximale Partikelgröße haben, die nicht größer als 31 microns ist. Darüberhinaus sollte der Binder ungefähr 60 bis ungefähr 25 Gewichtsprozent der Gesamtheit von Binder und Füllmittel ausmachen, während das Füllmittel etwa 40 bis ungefähr 75 Gewichtsprozent des Gesamten ausmachen sollte.
  • Die Schaltung auf der Schaltungsoberfläche eines Chipträgersübstrates und, in einem geringeren Ausmaße, der oder die, in einer Flip-Chip-Konfiguration befestigten Chips müssen von mechanischen und umweltbedingten Einflüssen geschützt werden. Eine übliche Technik, um solch einen Schutz zu erreichen, ist ein Keramikkappe über den oder die Chips und zumindest einen Teil der Schaltung auf der Schaltungsoberfläche zu montieren. Obwohl die Verwendung solch einer Keramikkappe wirkungsvoll ist um einen mechanischen Schutz und Schutz vor Umwelteinflüssen zu erreichen, läßt deren Verwendung deutlich die Kosten des Chipträgers ansteigen. Darüberhinaus schließt die Anwesenheit der Keramikkappe die Möglichkeit einer unmittelbaren Befestigung eines Kühlblechs auf dem oder den Chips, um die von dem oder den Chips erzeugte Wärme abzuführen, aus. Das Kühlblech ist eher notwendigerweise auf der Keramikkappe befestigt und eine thermische Schmierung muß zwischen der oberen Oberfläche jedes Chips und der Keramikkappe angebracht werden, um einen guten thermischen Kontakt zwischen dem oder den Chips und dem Kühlblech zu erreichen. Obgleich diese Prozedur wirkungsvoll ist, um Wärme abzuleiten, wäre es bequemer, wenn das Kühlblech direkt auf dem Chip oder den Chips moniert werden könnte.
  • Es wurde vorgeschlagen, daß die Schaltung auf der Schaltungsoberfläche auf dem Chipträgersubstrat mit einer Schicht bedeckt werden könnte, die eine Zusammensetzung hat, die einen Epoxydbinder und ein Füllmittel enthält, um mechanischen und umwelteinwirkungsbedingten Schutz für die Schaltung bei relativ geringen Kosten zu bewirken. Solche gefüllten Epoxydschichten wurden an den oberen (keine Schaltung tragenden) Oberflächen des Chips angewandt und haben sich als nützlich erwiesen. Es wurde jedoch erkannt, daß, um verwendbar als eine Schutzschicht für die Schaltung auf der Schaltungsoberfläche eines Chipträgers zu sein, solch eine gefüllte Epoxydschicht:
  • (1) fähig sein müßte, einen standardisierten beschleunigten thermischen Alterungstest zu bestehen, in dem die Schicht thermisch, bei einer Frequenz von drei Zyklen pro Stunde für mindestens 2.000 Zyklen, zwischen ºC und 100 ºC hin und herbewegt wird, ohne innere Risse oder Risse an dem Übergang mit der Lötkugelverkapselung zu zeigen, deren Risse unerwünscht sind, da sie Wasser und anderen unerwünschten Chemikalien erlauben einzudringen und die Schaltung zu korrodieren;
  • (2) hydrophob sein müßte, wegen der gleichen genannten Gründe;
  • (3) fähig sein müßte, einen zweiten standardisierten thermischen Zyklustest, der üblicherweise als 'Transportschocktest' bezeichnet wird, zu bestehen, in dem die Schicht thermisch, bei einer Frequenz von einem Zyklus pro Stunde für mindestens 10 Zyklen, zwischen -40 ºC und +65 ºC hin und herbewegt wird, ohne Risse zu zeigen oder von dem Chipträgersubstrat sich abzulösen;
  • (4) eine geringe Ionenkonzentration aufweisen müßte, was typischerweise dadurch erreicht wird, daß sichergestellt wird, daß die Konzentration von Chlorionen geringer als zehn Teile pro Millionen ist, um eine Korrosion der Schaltung und eine Leitermigration zu verhindern, wobei das letztere Phänomen zu unerwünschten Kurzschlüssen führt; und
  • (5) relativ schnell und auf diese Weise bequem härten müßte.
  • Es ist wichtig zu erwähnen, daß, wenn gefüllte Epoxydschichten von dem oben angeführten Typ, von der oberen Oberfläche von Chips auf den Schaltungsoberflächen von Chipträgern auf die Schaltung auf den Schaltungsoberflächen der Chipträgersubstrate von bedeutender Größe, zum Beispiel 36 mm x 36 mm, ausgedehnt wurden, sich diese Schichten als nicht brauchbar erwiesen haben. Das liegt darin, daß wenn diese Schichten dem beschleunigten thermischen Alterungstest, wie oben beschrieben, ausgesetzt wurden, sie ausnahmslos innere Risse oder Risse an dem Übergang zu den Lötkugelverkapselungen gezeigt hatten. Außerdem sind diese Schichten im allgemeinen hydrophob. Darüberhinaus, wenn die Schichten dem 'Transportschocktest', wie oben beschrieben, ausgesetzt werden, zeigten die Schichten ausnahmslos Risse oder lösten sich von dem Chipträgersübstrat. Weiterhin werden diese Schichten in einem Ofen für einen bedeutend langen Zeitraum, zum Beispiel drei Stunden, gebacken, was zeitaufwendig und ungünstig ist.
  • Auf diese Weise haben die in der Entwicklung von Chipträgern Beteiligten, bislang ohne Erfolg, Schutzschichten für Schaltungen auf Schaltungsoberflächen von Chipträgern gesucht, die:
  • (1) relativ billig sind;
  • (2) in der Lage sind, standardisierten thermischen Zyklentests, ohne zu brechen und ohne sich abzulösen, zu bestehen, um einen wirksamen mechanischen und umwelteinwirkungsbedingten Schutz für die Schaltung darzustellen;
  • (3) hydrophob sind;
  • (4) eine geringe lonenkonzentration zeigen, exemplarisch durch die Konzentration von Chlorionen, die geringer als zehn Teile pro Millionen ist;
  • (5) relativ schnell und deshalb günstig trocknen; und
  • (6) es erlauben, daß Kühlbleche direkt auf den Chips angebracht werden können.
  • Die vorliegende Erfindung bezieht die Erkenntnis mit ein, daß die bislang vorgeschlagenen Epoxydschichten für die Schaltung auf den Schaltungsoberflächen von Chipträgern alle relativ hohe Elastizitätsmodule, das heißt, Elastizitätsmodule größer als ungefähr 69 x 10&sup6; N / m² (10.000 psi) bei Raumtemperatur (25 ºC), aufweisen. Daraus ergibt sich, daß diesen Schichten die Flexibilität fehlt, die benötigt wird, um den Beanspruchungen zu widerstehen, die mit den thermischen Zyklentests, wie oben beschrieben, verbunden sind und so zu Rißbildung und Ablösung führten.
  • EP-A-340492 betrifft einen Chipträger entsprechend dem Oberbegriff des Anspruchs 1 und EP-A-335019 betrifft einen weiteren Chipträger.
  • Die Erfindung bezieht auch die Erkenntnis mit ein, daß Zusammensetzungen, die geeignet gewählte und geeignete relative Anteile von Acrylurethanoligomeren, Acrylmonomeren und Photoinitiatoren enthalten, relativ schnell trocknen, zum Beispiel innerhalb von 5 Sekunden, wobei eine UV Bestrahlung angewandt wird um relativ günstige, hydrophobe Schichten mit einem Elastizitätsmodul gleich oder weniger als ungefähr 69 x N / m² bei Raumtemperatur, zu erzielen. Daraus resultiert, daß diese Schichten leicht thermischen Zyklentests widerstehen, ohne zu brechen oder sich abzulösen. Zusätzlich zeigen diese Schichten Chlorionenkonzentrationen, die geringer als 10 Teile pro Millionen sind und daher nicht zu einer Ionen-induzierten Korrosion oder Migration führen. Wenn diese Schichten darüberhinaus nicht an den oberen Oberflächen von Chips auf den Schaltungsoberflächen verwendet werden, können Kühlbleche leicht direkt auf den Chips angebracht werden.
  • Die Erfindung wird mit Bezug auf die einzige begleitende Zeichnung beschrieben, die eine Querschnittsansicht darstellt einer bevorzugten Ausführungsform eines Chipträgers mit einer Schutzschicht, die zumindest Teile der Schaltungsoberfläche des Chipträgers, entsprechend der Erfindung, bedeckt.
  • Die Erfindung betrifft einen Chipträger, der ein Chipträgersubstrat enthält, zum Beispiel ein Keramiksubstrat oder ein Plastiksubstrat, das eine Schaltungsoberfläche aufweist, auf der mindestens ein Halbleiterchip in einer Flip- Chip-Anordnung befestigt ist. Die Lötkugelverbindungen zwischen dem mindestens einen Halbleiterchip und dem Chipträgersubstrat sind in einer Verkapselung mit einer Zusammensetzung, die, zum Beispiel, ein Epoxyd enthält und einen TAK hat, der innerhalb von 30 Prozent des TAK der Lötkugeln liegt, verkapselt. Zusätzlich ist zumindest ein Teil der Schaltung auf der Schaltungsoberfläche mit einer relativ billigen Schutzschicht bedeckt, die eine 69 x 10&sup6; N / m² Zusammensetzung hat, die entsprechend der Erfindung so gewählt wird, daß die Schicht:
  • (1) leicht den thermischen Zyklentests, wie oben beschrieben, widersteht, ohne irgendwelche inneren Risse oder Übergangsrisse an dem Schicht/Lötkugelverkapselungs- Übergang zeigt und sich nicht, bei einer Betrachtung unter einem zehnfachen optischen Mikroskop, ablöst;
  • (2) hydrophob ist;
  • (3) eine Chlorionenkonzentration aufweist, die geringer als zehn Teile pro Millionen ist;
  • (4) relativ schnell und günstig trocknet bei Verwendung einer UV Bestrahlung; und
  • (5) es erlaubt, daß Kühlbleche direkt auf Chips montiert werden können.
  • Wie in der einzigen begleitenden Zeichnung gezeigt, enthält eine bevorzugte Ausführungsform eines Chipträgers 10 entsprechend der Erfindung ein Substrat 20, zum Beispiel ein Keramiksubstrat wie ein Aluminiumsubstrat, oder ein Plastiksubstrat. Dieses Substrat 20 hat eine Schaltungsoberfläche 30, die (nicht gezeigte) Schaltungsbahnen und elektrische Kontaktflächen 40, zum Beispiel aus Kupfer, enthält. Zumindest ein Halbleiterchip 50, zum Beispiel ein Siliziumchip, ist auf der Schaltungsoberfläche 30 in einer Flip-Chip-Anordnung angebracht, die Lötkugeln 60 verwendet, die eine Zusammensetzung haben, die, zum Beispiel, drei Prozent (Gewichtsprozent) Zinn und siebenundneunzig Prozent (Gewichtsprozent) Blei enthält. Zur Stärkung und dadurch zur Erhöhung der Ermüdungszeit der Lötkugelverbindungen 60 zwischen dem Chip 50 und dem Substrat 20, sind die Lötkugeln 60 in einer Verkapselung 70 verkapselt, die einen TAK hat, der innerhalb von 30 Prozent des TAK der Lötkugeln 60 liegt. Die Zusammensetzung der Lötkugelverkapselung 70 enthält, zum Beispiel, einen Epoxydbinder wie beispielsweise einen cycloaliphatischen Polyepoxydbinder, und einem Füllmittel wie zum Beispiel hochreines, geschmolzenes oder amorphes Quarz, wie es in der US-A-4,999,699 offenbart wird.
  • Der Chipträger 10 enthält auch eine metallische Leiterplatte oder Randklammer 80 aus, zum Beispiel, Kupfer, die mechanisch und elektrisch an die Kontaktflächen 40 angeschlossen ist. Vorzugsweise, wie in der U.S. Anmeldung mit der Seriennummer 07/838,613 offenbart, die von S. R. Engle et al. am 18. Februar 1992 angemeldet wurde, enthält jede der mechanischen/elektrischen Verbindungen zwischen der Leiterplatte oder der Randklammer 80 und den Kontaktflächen 40 eine Region aus Lötzinn 90, die eine Zusammensetzung hat, die, zum Beispiel, zehn Prozent (Gewichtsprozent) Zinn und neunzig Prozent (Gewichtsprozent) Blei enthält. Zusätzlich ist jede Lötverbindung zwischen einer Kontaktfläche 40 und der Leiterplatte oder der Randklammer 80 zumindest teilweise, und vorzugsweise völlig, in einer Materialregion 100 verkapselt. Es ist wichtig, daß, entsprechend der Lehre aus der 07/838,613 Patentanmeldung, die Zusammensetzung der Materialregion 100 so gewählt wird, daß, nachdem die Kombination aus der Region aus Lötzinn 90 und der Materialregion 100 einem sinusförmigen thermischen Zyklus zwischen 0 ºC und 100 ºC, bei einer Frequenz von drei Zyklen pro Stunde, für mindestens 2.000 Zyklen ausgesetzt wird, die Region aus Lötzinn 90 einen Anstieg im elektrischen Widerstand kleiner als 200 Milliohm zeigt. Dies wird, entsprechend der Lehre der Patentanmeldung 07/838,613, durch Verwendung einer Materialregion 100 erreicht, die einen zumindest teilweise gefüllten Epoxydharz mit einem TAK, der innerhalb +/- 30 Prozent des TAK der Region aus Lötzinn 90 liegt, aufweist. Ein solcher, verwendbarer Epoxydharz ist beispielsweise ein Cyclohexyldiepoxidharz, der teilweise mit Quarzfüllmaterial gefüllt ist, und unter dem Handelsname Hysol FP0045 der Dexter Corporation of California, U.S.A. verkauft wird.
  • Entsprechend der Lehre der vorliegenden Erfindung, wird, mit Ausnahme der Kontaktflächen 40, zumindest ein Teil der, und vorzugsweise die gesamte, Schaltung auf der Schaltungsoberfläche 30 außerhalb der verkapselten Lötkugeln 60 bedeckt mit, und dadurch verkapselt in, einer Schicht 110, die dazu dient, die bedeckte Schaltung vor mechanischen und umweltbedingten Einflüssen zu schützen. Die Schicht 110 verbindet auch, und umgibt zumindest teilweise, die Verkapselung 70, die die Lötkugeln 60 verkapselt. Wie weiter unter genauer diskutiert wird, wird die Zusammensetzung, um die Schicht 110 zu bilden, auf der Schaltungsoberfläche mit einer Spritze verteilt und fließt bereitwillig über diese Oberfläche, um die exponierte Schaltung zu bedecken, nachdem sie verteilt wurde.
  • Außerdem ist die Zusammensetzung anschließend relativ schnell und günstig, unter Verwendung von UV Bestrahlung, zu trocknen. Die Zusammensetzung, die verteilt wird um die Schicht 110 zu bilden, enthält, entsprechend der vorliegenden Erfindung, drei Komponenten:
  • (1) ein Acrylurethanoligomer;
  • (2) ein Acrylmonomer; und
  • (3) einen Photoinitiator.
  • Die Anwesenheit des Acrylurethanoligomers dient, unter anderem, dazu, die entsprechende Schicht 100 hydrophob zu machen. Der Acrylmonomer dient als ein Verdünnungsmittel für den Acrylurethanoligomer und geht mit diesem Verbindungen ein, wenn die verteilte Zusammensetzung der UV Bestrahlung ausgesetzt wird. Die Anwesenheit des Photoinitiators macht solche Verbindungen unter dem Einfluß der UV Bestrahlung möglich.
  • Eine Vielzahl von Acrylurethanoligomeren, Acrylmonomeren und Photoinitiatoren können für die Erfindung verwendet werden. In diesem Bezug hat es sich gezeigt, daß es vorwiegend die Kombination von Oligomer und Monomer ist, die die Elastizität der dementsprechenden Schicht 110 bestimmt. Es hat sich außerdem gezeigt, daß anwendbare Elastizität-erzeugende Kombinationen von Acrylurethanoligoner und Acrylmonomer leicht empirisch durch die Bildung von Kompositionen solcher Oligomere und Monomere (und Photoinitiatoren) gefunden werden können, wobei diese Kompositionen unter Verwendung von UV Bestrahlung getrocknet werden und danach das Elastizitätsmodul der resultierenden Schicht 110 bei Zimmertemperatur gemessen wird, wobei, zum Beispiel, ein konventioneller Dehnungstest angewendet wird. Wenn das gemessene Elastizitätsmodul gleich oder kleiner als ungefähr 69 x 10&sup6; N / m² ist, ist die entsprechende Kombination aus Oligomer und Monomer erfindungsgemäß verwendbar, zumindest insoweit, um eine Schicht 110 zu ergeben, die verwendbare elastische Eigenschaften hat.
  • Es hat sich weiter gezeigt, daß es die Kombination aus Oligomer, Monomer und Photoinitiator ist, die die Konzentration der Chlorionen in der daraus resultierenden Schicht 110 und dadurch den Grad von Ionen-induzierter Korrosion und Migration, bestimmt. Darüberhinaus können Kombinationen aus Oligomer, Monomer und Photoinitiator leicht empirisch gefunden werden, indem entsprechende Kompositionen auf Schaltungsoberflächen auf Chipträgern gebildet werden, diese Kompositionen mittels UV Bestrahlung getrocknet werden und dann die Fähigkeit der resultierenden Schicht, Korrosion zu verhindern, gemessen wird. Das heißt, die Korrosionseigenschaft wird dadurch ermittelt, daß die schichtbedeckte Schaltungsoberfläche einer Luftumgebung von 85 ºC, bei 80 Prozent relativer Luftfeuchtigkeit für 1.000 Stunden ausgesetzt wird. Ein Anstieg des elektrischen Gleichstrom- (DC) Widerstands irgendeiner Schaltungsbahn um 100 Prozent oder mehr ist ein Anzeichen von deutlicher Korrosionsaktivität und wird als nicht akzeptabel für die Zwecke der Erfindung betrachtet. Die Migrationseigenschaften werden dadurch festgestellt, daß die schichtbedeckte Schaltungsoberfläche einer Luftumgebung von 85 ºC, bei 80 Prozent relativer Luftfeuchtigkeit für 1.000 Stunden unter dem kontinuierlichen Einfluß einer 10 Volt Vorspannung ausgesetzt wird. Ein elektrischer DC-Widerstand zwischen zwei benachbarten Schaltungsbahnen kleiner als zehn Megaohm ist ein Anzeichen von deutlichen Nigrationsverhalten und wird als nicht akzeptabel für die Zwecke der Erfindung betrachtet.
  • Zusätzlich zu den Anforderungen an Ionen-induzierter Korrosion und Migration, muß es ein Photoinitiator, um für die vorliegende Erfindung anwendbar zu sein, den anwendbaren Acrylurethanoligomeren erlauben, im wesentlichen vollständige Verbindungen mit den anwendbaren Acrylmonomeren unter dem Einfluß von UV Bestrahlung, mit den Intensitäten und für Zeiträume wie unten diskutiert werden wird, einzugehen. Solche anwendbaren Photoinitiatoren können leicht empirisch gefunden werden, indem ein Photoinitiator anfänglich zu einer Komposition, die einen anwendbaren Acrylurethanoligomer und einen anwendbaren Acrylmononer enthält, hinzugegeben wird, und die daraus resultierende Komposition einer UV Bestrahlung ausgesetzt wird, die die Intensitäten hat und für die Zeitdauern, wie unten spezifiziert werden wird, um ein erstes Schichtmuster zu erzeugen. Die Bruchbeanspruchung, die von diesem ersten Schichtmuster gezeigt wird und ein Maß des Bindungsgrades ist, wird gegen, zum Beispiel, einen konventionellen Dehnungstest gemessen. Ein zweites dieser Schichtmuster wird dann hergestellt, indem eine andere Komposition, die denselben Oligomer, Monomer und Photoinitiator enthält, dieselbe Zeit der UV Bestrahlung ausgesetzt wird, bei derselben Intensität aber für eine längere Bestrahldauer, oder, bei einer höheren Intensität aber derselben Bestrahldauer.
  • Wenn die gemessene Bruchbeanspruchung des zweiten Schichtmusters größer als die des ersten Schichtmusters ist, zeigt dies an, daß das zweite Schichtmuster zusätzliche Bindungen eingegangen ist. Wenn, auf der anderen Seite, die Bruchbeanspruchung des zweiten Schichtmusters unverändert ist, wird angenommen, daß das erste Schichtmuster vollständige, oder im wesentlichen vollständige Bindungen erreicht hat. Angenommen, daß die UV Intensität und Bestrahldauer, die benötigt wird um solch vollständigen Bindungen zu erreichen, innerhalb der Grenzen wie unten angeführt werden wird, liegt, dann ist der entsprechende Photoinitiator für die vorliegende Erfindung anwendbar. Andernfalls ist der Photoinitiator für die vorliegende Erfindung nicht anwendbar.
  • Unter den anwendbaren Acrylurethanoligomeren, die mittels der oben beschriebenen Prozedur gefunden wurden, befinden sich die Acrylurethanoligomere, die unter dem Handelsnamen ZL2196 und ZL1365 der Morton International, Inc., aus Chicago, Illionois verkauft werden. Analog dazu hat es sich gezeigt, daß die Acrylmonomere Isobornylacrylat und 2-Hydropropylacrylat für die Erfindung, in Kombination mit entweder ZL2196 oder ZL1365 Acrylurethanoligomer, anwendbar sind. Darüberhinaus hat sich gezeigt, daß die folgenden drei Photoinitiatoren mit irgendeiner Kombination der oben genannten Oligomere und Monomere anwendbar sind:
  • 1) 2-methyl-1-(4-(methylthio)-phenyl)-2-morpholinopropanone;
  • 2) Isopropylthioxanthone; und
  • 3) 2-hydroxy-2-methyl-1-phenylpropan-1-one.
  • Wie oben angeführt, sind auch die relativen Beträge der drei Komponenten der verwendbare Kompositionen wichtig. Zum Beispiel sollte der Acrylurethanoligomer ungefähr 35 Prozent (Gewichtsprozent) bis ungefähr 75 Prozent (Gewichtsprozent) der anwendbaren Komposition darstellen und sollte vorzugsweise ungefähr 65 Prozent (Gewichtsprozent) der Komposition ausmachen. Beträge geringer als 35 Prozent (Gewichtsprozent) sind nicht wünschenswert, da die entsprechende Schicht 110 ein Elastizitätsmodul größer als ungefähr 69 x 10&sup6; N / m² zeigt und, als Konsequenz daraus, innere und Übergangsrisse aufweist und sich ablöst, wenn sie den thermischen Zyklentests wie oben beschrieben, ausgesetzt wird. Auf der anderen Seite sind Beträge größer als ungefähr 75 Prozent nicht wünschenswert, da die entsprechende Komposition eine ungewünscht hohe Viskosität zeigt, die es schwierig macht, die Komposition mit einer Spritze zu verteilen und in einem unerwünscht geringen Fluß der Komposition über die exponierte Schaltung resultiert.
  • Der Acrylmonomer sollte dementsprechend ungefähr 63,5 Prozent (Gewichtsprozent) bis ungefähr 22,5 Prozent (Gewichtsprozent) der verwendbare Komposition ausmachen. Beträge außerhalb dieses Bereiches sind aus den oben angeführten Gründen nicht wünschenswert.
  • Der Photoinitiator sollte dementsprechend ungefähr 1,5 Prozent (Gewichtsprozent) bis ungefähr 2,5 Prozent (Gewichtsprozent) der verwendbare Komposition ausmachen. Beträge geringer als ungefähr 1,5 Prozent sind nicht wünschenswert, da sie in einer nicht zufriedenstellenden Bindung zwischen dem Oligomer und dem Monomer resultieren. Beträge größer als ungefähr 2,5 Prozent sind nicht notwendig, da 2,5 Prozent ausreichend sind um ein vollständige Bindung zu erhalten.
  • Wie oben bereits erwähnt wurde, können die anwendbaren Kompositionen, wie oben definiert, leicht mittels einer Spritze auf der Schaltungsoberfläche 30 des Substrates 20 verteilt werden. Diese Kompositionen fließen bereitwillig über die Oberfläche 30 um die ausgesetzte Schaltung zu bedecken und fließen unter dem Einfluß von Kapilarwirkung leicht über die Seiten der Lötkugelverkapselung 70 um die Verkapselung zu bedecken und zu umschließen
  • Nach dem Verteilen trocken die anwendbaren Kompositionen ohne weiteres mittels einer UV Bestrahlung. Die verwendbaren UV Wellenlängen enthalten Wellenlängenbänder von 200 bis 400 Nanometer. Verwendbare UV Intensitäten reichen von ungefähr 5,5 bis ungefähr 6,5 Joules pro Quadratzentimeter mit entsprechenden Bestrahlzeiten, die von ungefähr 5 bis ungefähr 30 Sekunden reichen. UV Intensitäten geringer als ungefähr 5,5 Joules pro Quadratzentimeter sind nicht wünschenswert, da sie in unzureichenden Bindungen zwischen dem Oligomer und dem Monomer resultieren. UV Intensitäten größer als ungefähr 6,5 Joules pro Quadratzentimeter sind nicht notwendig, da vollständige Bindungen bei niedrigeren Intensitäten auftreten, und deutlich größere Intensitäten sogar zu Bindungsspaltungen führen, was kontraproduktiv wäre. Eine kommerziell erhältliche UV Strahlungsquelle, die in der Lage ist, UV Strahlung mit den Intensitäten und für die Zeitdauern wie oben spezifiziert zu emittieren, ist, zum Beispiel, ein UV Trocknungssystem, das von Fusion UV Curing Systems of Rockville, Maryland, ausgerüstet mit D und H Lampen, wie sie von diesem Hersteller benannt werden, verkauft wird.
  • Die Dicke der Schicht 110 übersteigt vorzugsweise die der darunterliegenden, geschützten Schaltung um ungefähr 0,5 mm. Während größere Bedeckungsdicken anwendbar sind, wird bereits ein wirkungsvoller mechanischer und umwelteinflußbedingter Schutz durch die oben spezifizierten Dicken erreicht.
  • Nachdem eine verwendbare Komposition verteilt und getrocknet ist, widersteht, wie oben beschrieben, die resultierende Schicht 110 leicht thermischen Zyklen von 0 ºC bis 100 ºC, bei einer Frequenz von drei Zyklen pro Stunde, für mindestens 2.000 Zyklen ohne innere oder Übergangsrisse, bei einer Betrachtung mit einem optischen Mikroskop und zehnfacher Vergrößerung, zu zeigen. Dieser thermische Zyklus wird jedoch üblicherweise nicht in einem Ofen mit einem Kontrollsystem durchgeführt, das ein perfektes Festhalten an der oben genannten thermischen Zyklusspezifikation erlaubt. In der Praxis haben die kompletten thermischen Zyklen eher Zeitdauern von 20 +/- 2 Minuten (als genau 20 Minuten). Zusätzlich ist die Anstiegszeit von 10 ºC auf 90 ºC 6 +3 / -2 Minuten und die Abfallzeit von 90 ºC auf 10 ºC ist auch 6 +3 / -2 Minuten. Darüberhinaus erreicht der Ofen eine Spitzentemperatur von 100 +/- 10 ºC, wobei die entsprechende Aufenthaltszeit 4 +/- 2 Minuten ist. Weiterhin erreicht der Ofen Minimaltemperaturen von 0 +/- 10 ºC, wobei die entsprechende Aufenthaltszeit 4 +/- 2 Minuten ist. Auf diese Weise ist, zum Zwecke der Erfindung, die vorige (perfekte) thermische Zyklusspezifikation als für die letztere (praktische) thermische Zyklusspezifikation stehend, zu interpretieren.
  • Eine Schicht 110, die entsprechend die vorliegenden Erfindung gebildet wird, widersteht auch leicht dem 'Transportschocktest', bei dem die Schicht thermisch, bei einer Frequenz von einem Zyklus pro Stunde für mindestens 10 Zyklen, zwischen -40 ºC und +65 ºC hin und herbewegt wird, ohne sich von dem Chipträgersubstrat abzulösen und ohne Risse, bei einer Betrachtung mit einem optischen Mikroskop und zehnfacher Vergrößerung, zu zeigen. Entsprechend dem vorher Gesagten, wird dieser 'Transportschocktest' üblicherweise nicht in einem Ofen mit einem Kontrollsystem durchgeführt, das ein perfektes Festhalten an der thermischen Zyklusspezifikation des 'Transportschocktests' erlaubt. In der Praxis ist die minimale Zyklustemperatur -40 +/- 5 ºC, während die maximale Zyklustemperatur +65 +/- 5 ºC beträgt. Zusätzlich, da die gesamte Anzahl von thermischen Zyklen mindestens zehn ist, ist die Zyklusfrequenz eher 1 +/- 0,1 Zyklen pro Stunde (als genau ein Zyklus pro Stunde). Darüberhinaus ist die Aufenthaltszeit bei den höchsten und den niedrigsten Temperaturen 25 +/- 7 Minuten, während die Anstiegs- und Abfallrate der Temperatur, außerhalb der höchsten und niedrigsten Temperaturen, 15 ºC pro Minute beträgt. Entsprechend dem vorher Gesagten ist, zum Zwecke der Erfindung, die vorige (perfekte) thermische Zyklusspezifikation als für die letztere (praktische) thermische Zyklusspezifikation stehend, zu interpretieren.
  • Zusätzlich zu der Anwendung für die Schaltungsoberflächen 30, kann eine anwendbare Komposition auch leicht mittels einer Spritze für die obere exponierte Oberfläche des Chips 50 angewandt werden, so daß nach dem UV Trocknen eine kontinuierliche Schicht gebildet wird, die sowohl den Chip 50, als auch die Schaltungsoberfläche 30 vor mechanischen und umweltbedingten Einflüssen schützt. Falls jedoch keine Schicht auf der oberen Oberfläche des Chips 50 gebildet wird, kann leicht ein Kühlblech 120 direkt auf der oberen Oberfläche des Chips 50, wie in der einzigen begleitenden Zeichnung dargestellt, angebracht werden.

Claims (5)

1. Ein chipträger, der aufweist:
ein Substrat (20), das eine Oberfläche enthält, die eine elektrische Schaltung trägt;
mindestens ein Halbleiterchip (50), der auf der Oberfläche über elektrisch leitfähige Lötkugeln (60), die zumindest teilweise in einer ersten Verkapselung (70) mit einer Zusammensetzung, die ein Epoxyd enthält, verkapselt sind, angebracht ist, wobei ein thermischer Ausdehnungskoeffizient TAK der ersten Verkapselung innerhalb von 30 Prozent von einem TAK der Lötkugeln liegt;
eine zweite Verkapselung (110), die zumindest einen Teil der elektrischen Schaltung auf der Oberfläche des Substrates bedeckt und dadurch verkapselt und die mit zumindest einem Teil der ersten Verkapselung in Verbindung steht und diesen zumindest teilweise umschließt, dadurch gekennzeichnet, daß
die zweite Verkapselung eine Zusammensetzung aufweist, die ein Urethan enthält und die Zusammensetzung so gewählt ist, daß die zweite Verkapselung ein Elastizitätsmodul gleich oder kleiner als ungefähr 69 x 10&sup6; N / m² bei 25 ºC zeigt.
2. Ein Chipträger entsprechend Anspruch 1, wobei die Zusammensetzung der zweiten Verkapselung so gewählt ist, daß, bei einer Betrachtung mit einem 10x vergrößernden optischen Mikroskop, die zweite Verkapselung weder innere Risse noch Risse an einem Übergang zwischen der ersten und der zweiten Verkapselung zeigt, wenn der Chipträger einem thermischen Zyklus von -40 ºC bis 65 ºC, bei einer Frequenz von einem Zyklus pro Stunde, für zehn Zyklen ausgesetzt wird.
3. Der Chipträger entsprechend einem der vorangegangenen Ansprüche, wobei die Zusammensetzung der zweiten Verkapselung so gewählt ist, daß, bei einer Betrachtung mit einem 10x vergrößernden optischen Mikroskop, die zweite Verkapselung weder Ablösungen von dem Substrat noch Risse zeigt, wenn der Chipträger einem thermischen Zyklus von -40 ºC bis 65 ºC, bei einer Frequenz von einem Zyklus pro Stunde, für zehn Zyklen ausgesetzt wird.
4. Der Chipträger entsprechend einem der vorangegangenen Ansprüche, wobei die zweite Verkapselung auch zumindest einen Teil einer oberen, exponierten Oberfläche des mindestens einen Halbleiterchips bedeckt und dadurch verkapselt.
5. Der Chipträger entsprechend einem der vorangegangenen Ansprüche, wobei die zweite Verkapselung eine UV trocknende Verkapselung ist.
5. Der Chipträger entsprechend einem der vorangegangenen Ansprüche, der weiterhin ein Kühlblech (120) aufweist, das auf einer oberen, exponierten Oberfläche des mindestens einen Halbleiterchips direkt angebracht ist.
DE69305012T 1992-07-06 1993-07-01 Chipträger mit einer Schutzschicht für die Schaltungsoberfläche Expired - Fee Related DE69305012T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/909,368 US5249101A (en) 1992-07-06 1992-07-06 Chip carrier with protective coating for circuitized surface

Publications (2)

Publication Number Publication Date
DE69305012D1 DE69305012D1 (de) 1996-10-31
DE69305012T2 true DE69305012T2 (de) 1997-04-03

Family

ID=25427125

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69305012T Expired - Fee Related DE69305012T2 (de) 1992-07-06 1993-07-01 Chipträger mit einer Schutzschicht für die Schaltungsoberfläche

Country Status (12)

Country Link
US (1) US5249101A (de)
EP (1) EP0578307B1 (de)
JP (1) JP2501287B2 (de)
KR (1) KR960015924B1 (de)
CN (1) CN1028937C (de)
AT (1) ATE143529T1 (de)
CA (1) CA2091910C (de)
DE (1) DE69305012T2 (de)
ES (1) ES2092216T3 (de)
MY (1) MY108750A (de)
SG (1) SG44362A1 (de)
TW (1) TW230272B (de)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04291948A (ja) * 1991-03-20 1992-10-16 Fujitsu Ltd 半導体装置及びその製造方法及び放熱フィン
JPH0538479U (ja) * 1991-10-25 1993-05-25 曙ブレーキ工業株式会社 ブレーキ制御機構の電磁弁装置
US5288944A (en) * 1992-02-18 1994-02-22 International Business Machines, Inc. Pinned ceramic chip carrier
US5390082A (en) * 1992-07-06 1995-02-14 International Business Machines, Corp. Chip carrier with protective coating for circuitized surface
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5403783A (en) * 1992-12-28 1995-04-04 Hitachi, Ltd. Integrated circuit substrate with cooling accelerator substrate
US5379187A (en) * 1993-03-25 1995-01-03 Vlsi Technology, Inc. Design for encapsulation of thermally enhanced integrated circuits
US5539545A (en) * 1993-05-18 1996-07-23 Semiconductor Energy Laboratory Co., Ltd. Method of making LCD in which resin columns are cured and the liquid crystal is reoriented
JPH0722722A (ja) * 1993-07-05 1995-01-24 Mitsubishi Electric Corp 樹脂成形タイプの電子回路装置
US5410806A (en) * 1993-09-15 1995-05-02 Lsi Logic Corporation Method for fabricating conductive epoxy grid array semiconductors packages
US5506756A (en) * 1994-01-25 1996-04-09 Intel Corporation Tape BGA package die-up/die down
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
US5834339A (en) 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
US6359335B1 (en) 1994-05-19 2002-03-19 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US6232152B1 (en) 1994-05-19 2001-05-15 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US5706174A (en) * 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
US5688716A (en) * 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
JPH0846098A (ja) * 1994-07-22 1996-02-16 Internatl Business Mach Corp <Ibm> 直接的熱伝導路を形成する装置および方法
US5915170A (en) * 1994-09-20 1999-06-22 Tessera, Inc. Multiple part compliant interface for packaging of a semiconductor chip and method therefor
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6169328B1 (en) 1994-09-20 2001-01-02 Tessera, Inc Semiconductor chip assembly
US5757620A (en) * 1994-12-05 1998-05-26 International Business Machines Corporation Apparatus for cooling of chips using blind holes with customized depth
US5604978A (en) * 1994-12-05 1997-02-25 International Business Machines Corporation Method for cooling of chips using a plurality of materials
US6046076A (en) * 1994-12-29 2000-04-04 Tessera, Inc. Vacuum dispense method for dispensing an encapsulant and machine therefor
GB9502178D0 (en) * 1995-02-03 1995-03-22 Plessey Semiconductors Ltd MCM-D Assemblies
US5798909A (en) * 1995-02-15 1998-08-25 International Business Machines Corporation Single-tiered organic chip carriers for wire bond-type chips
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6211572B1 (en) * 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US5744383A (en) * 1995-11-17 1998-04-28 Altera Corporation Integrated circuit package fabrication method
CN1202983A (zh) * 1995-11-28 1998-12-23 株式会社日立制作所 半导体器件及其制造方法以及装配基板
US6007349A (en) * 1996-01-04 1999-12-28 Tessera, Inc. Flexible contact post and post socket and associated methods therefor
US5977629A (en) 1996-01-24 1999-11-02 Micron Technology, Inc. Condensed memory matrix
JP3527350B2 (ja) * 1996-02-01 2004-05-17 株式会社ルネサステクノロジ 半導体装置
US5851311A (en) * 1996-03-29 1998-12-22 Sophia Systems Co., Ltd. Polymerizable flux composition for encapsulating the solder in situ
US5700723A (en) * 1996-05-15 1997-12-23 Lsi Logic Corporation Method of packaging an integrated circuit
US5895976A (en) * 1996-06-03 1999-04-20 Motorola Corporation Microelectronic assembly including polymeric reinforcement on an integrated circuit die, and method for forming same
US6686015B2 (en) 1996-12-13 2004-02-03 Tessera, Inc. Transferable resilient element for packaging of a semiconductor chip and method therefor
US5891753A (en) 1997-01-24 1999-04-06 Micron Technology, Inc. Method and apparatus for packaging flip chip bare die on printed circuit boards
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
US6639155B1 (en) 1997-06-11 2003-10-28 International Business Machines Corporation High performance packaging platform and method of making same
US6403882B1 (en) * 1997-06-30 2002-06-11 International Business Machines Corporation Protective cover plate for flip chip assembly backside
US6495083B2 (en) * 1997-10-29 2002-12-17 Hestia Technologies, Inc. Method of underfilling an integrated circuit chip
US6038136A (en) * 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US5969947A (en) 1997-12-17 1999-10-19 International Business Machines Corporation Integral design features for heatsink attach for electronic packages
JP3017485B2 (ja) * 1998-01-23 2000-03-06 アピックヤマダ株式会社 半導体装置の樹脂封止方法及び樹脂封止装置
US6224711B1 (en) 1998-08-25 2001-05-01 International Business Machines Corporation Assembly process for flip chip package having a low stress chip and resulting structure
US6117797A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
US6008074A (en) * 1998-10-01 1999-12-28 Micron Technology, Inc. Method of forming a synchronous-link dynamic random access memory edge-mounted device
US6214640B1 (en) 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
US20020014688A1 (en) * 1999-03-03 2002-02-07 Suresh Ramalingam Controlled collapse chip connection (c4) integrated circuit package which has two dissimilar underfill materials
US6507101B1 (en) * 1999-03-26 2003-01-14 Hewlett-Packard Company Lossy RF shield for integrated circuits
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
MY140714A (en) * 1999-07-08 2010-01-15 Sunstar Engineering Inc Underfilling material for semiconductor package
US6426545B1 (en) * 2000-02-10 2002-07-30 Epic Technologies, Inc. Integrated circuit structures and methods employing a low modulus high elongation photodielectric
US6570259B2 (en) 2001-03-22 2003-05-27 International Business Machines Corporation Apparatus to reduce thermal fatigue stress on flip chip solder connections
US6974765B2 (en) * 2001-09-27 2005-12-13 Intel Corporation Encapsulation of pin solder for maintaining accuracy in pin position
US20040222518A1 (en) * 2003-02-25 2004-11-11 Tessera, Inc. Ball grid array with bumps
KR101357765B1 (ko) * 2005-02-25 2014-02-11 테세라, 인코포레이티드 유연성을 갖는 마이크로 전자회로 조립체
DE102005029407B4 (de) * 2005-06-24 2008-06-19 Mühlbauer Ag Verfahren und Vorrichtung zum dauerhaften Verbinden integrierter Schaltungen mit einem Substrat
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US8710618B2 (en) * 2007-03-12 2014-04-29 Honeywell International Inc. Fibrous laminate interface for security coatings
TW201025467A (en) * 2008-12-25 2010-07-01 United Test Ct Inc Ball implantation method and ball implantation system applying the method
JP6386746B2 (ja) * 2014-02-26 2018-09-05 株式会社ジェイデバイス 半導体装置
JP7358857B2 (ja) * 2019-09-04 2023-10-11 富士通株式会社 電子ユニット、電子ユニットの製造方法及び電子機器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0088050B1 (de) * 1982-02-26 1986-09-03 Ciba-Geigy Ag Photohärtbare gefärbte Massen
US4633573A (en) * 1982-10-12 1987-01-06 Aegis, Inc. Microcircuit package and sealing method
JPS6032807A (ja) * 1983-07-30 1985-02-20 Matsushita Electric Works Ltd 光硬化型樹脂組成物
EP0138754B1 (de) * 1983-08-15 1988-05-25 Ciba-Geigy Ag Photohärtbare Gemische
DE3442131A1 (de) * 1984-11-17 1986-05-22 Messerschmitt-Bölkow-Blohm GmbH, 8012 Ottobrunn Verfahren zum einkapseln von mikroelektronischen halbleiter- und schichtschaltungen
US4806574A (en) * 1985-07-22 1989-02-21 Desoto, Inc. Ultraviolet curable coatings for optical glass fiber based on a polyfunctional core
JP2568421B2 (ja) * 1987-03-24 1997-01-08 株式会社スリーボンド 嫌気硬化性接着シール剤組成物
US5039715A (en) * 1987-04-13 1991-08-13 Dymax Corporation Photocurable acrylate adhesive containing perester/tautomeric acid adhesion promoter
DE3881382T2 (de) * 1988-03-29 1994-01-20 Agency Ind Science Techn Halbleiterchip, verbunden mit einem Substrat.
US4973611A (en) * 1988-04-04 1990-11-27 Uvexs Incorporated Optical fiber buffer coating with Tg
EP0340492A3 (de) * 1988-05-02 1990-07-04 International Business Machines Corporation Konforme Versieglung und interplanare Verkapselung elektronischer Anordnungsstrukturen
US4915167A (en) * 1988-08-05 1990-04-10 Westinghouse Electric Corp. Thermal coupling to enhance heat transfer
JPH0269945A (ja) * 1988-09-05 1990-03-08 Hitachi Ltd 半導体装置及びその製造方法
US5053357A (en) * 1989-12-27 1991-10-01 Motorola, Inc. Method of aligning and mounting an electronic device on a printed circuit board using a flexible substrate having fixed lead arrays thereon
US5121190A (en) * 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
US4999699A (en) * 1990-03-14 1991-03-12 International Business Machines Corporation Solder interconnection structure and process for making
US5089440A (en) * 1990-03-14 1992-02-18 International Business Machines Corporation Solder interconnection structure and process for making
JP2843658B2 (ja) * 1990-08-02 1999-01-06 東レ・ダウコーニング・シリコーン株式会社 フリップチップ型半導体装置
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
US5120678A (en) * 1990-11-05 1992-06-09 Motorola Inc. Electrical component package comprising polymer-reinforced solder bump interconnection
US5173764A (en) * 1991-04-08 1992-12-22 Motorola, Inc. Semiconductor device having a particular lid means and encapsulant to reduce die stress

Also Published As

Publication number Publication date
JPH0697309A (ja) 1994-04-08
KR960015924B1 (ko) 1996-11-23
DE69305012D1 (de) 1996-10-31
ES2092216T3 (es) 1996-11-16
MY108750A (en) 1996-11-30
EP0578307B1 (de) 1996-09-25
CA2091910C (en) 1996-07-30
CN1028937C (zh) 1995-06-14
CA2091910A1 (en) 1994-01-07
KR940002031A (ko) 1994-02-16
EP0578307A3 (en) 1994-08-24
EP0578307A2 (de) 1994-01-12
TW230272B (de) 1994-09-11
SG44362A1 (en) 1997-12-19
JP2501287B2 (ja) 1996-05-29
ATE143529T1 (de) 1996-10-15
US5249101A (en) 1993-09-28
CN1081787A (zh) 1994-02-09

Similar Documents

Publication Publication Date Title
DE69305012T2 (de) Chipträger mit einer Schutzschicht für die Schaltungsoberfläche
DE69418395T2 (de) Chipträger mit einer Schutzschicht für die Schaltungsoberfläche
DE68923740T2 (de) Elektronische Vorrichtung mit Wärmeverteilungskörper.
DE102004034166B4 (de) Lichtemittierende Vorrichtung
DE69621863T2 (de) Halbleiteranordnung in der Grösse eines oder mehrerer Chips
DE69729673T2 (de) Chipträger und Halbleiteranordnung mit diesem Chipträger
EP2267798B1 (de) Optoelektronisches Bauelement
DE69325232T2 (de) Leistungshalbleitermodul
DE69605286T2 (de) Organischer chipträger für chips des drahtbondtpys
DE69129668T2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einer bei niederer Temperatur ausgehärteten Epoxy-Vergussmasse
DE102006019118B4 (de) Bauelement mit optischer Markierung und Verfahren zur Herstellung
DE19738158A1 (de) Integrale Kupfersäule mit Lotkontakthöcker-Flip-Chip
DE4441905A1 (de) Verfahren und Vorrichtung zum Verbessern des Verhaltens von Licht-emittierenden Dioden
DE102013101262A1 (de) Optoelektronisches Leuchtmodul, optoelektronische Leuchtvorrichtung und Kfz-Scheinwerfer
DE10041328A1 (de) Verpackungseinheit für Halbleiterchips
EP1592074A2 (de) Leuchtdiodenanordnung
DE69209482T2 (de) Elektronikverpackung mit erhöhter Wärmeableitung und Verfahren zu ihrer Herstellung
DE10013255A1 (de) Harzgekapselte elektronische Vorrichtung zur Verwendung in Brennkraftmaschinen
DE102010009456A1 (de) Strahlungsemittierendes Bauelement mit einem Halbleiterchip und einem Konversionselement und Verfahren zu dessen Herstellung
DE102008019902A1 (de) Optoelektronisches Bauelement und Herstellungsverfahren für ein optoelektronisches Bauelement
DE102014108368A1 (de) Oberflächenmontierbares Halbleiterbauelement und Verfahren zu dessen Herstellung
WO2015036231A1 (de) Optoelektronisches halbleiterbauteil und verfahren zur herstellung eines optoelektronischen halbleiterbauteils
DE3019239C2 (de)
EP2223354B1 (de) Optoelektronisches bauelement
EP2327110B1 (de) Optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee