[go: up one dir, main page]

DE3881382T2 - Halbleiterchip, verbunden mit einem Substrat. - Google Patents

Halbleiterchip, verbunden mit einem Substrat.

Info

Publication number
DE3881382T2
DE3881382T2 DE88302802T DE3881382T DE3881382T2 DE 3881382 T2 DE3881382 T2 DE 3881382T2 DE 88302802 T DE88302802 T DE 88302802T DE 3881382 T DE3881382 T DE 3881382T DE 3881382 T2 DE3881382 T2 DE 3881382T2
Authority
DE
Germany
Prior art keywords
substrate
semiconductor chip
hard
elastic
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE88302802T
Other languages
English (en)
Other versions
DE3881382D1 (de
Inventor
Shuhei C O Lsi Kenkyusho Iwade
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency of Industrial Science and Technology filed Critical Agency of Industrial Science and Technology
Application granted granted Critical
Publication of DE3881382D1 publication Critical patent/DE3881382D1/de
Publication of DE3881382T2 publication Critical patent/DE3881382T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/29076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Description

    HINTERGRUND DER ERFINDUNG
  • Die Erfindung betrifft ein Halbleiterbauelement und speziell ein Halbleiterbauelement, bei dem ein Halbleiterchip mit einem Substrat verbunden ist.
    • STAND DER TECHNIK
  • Fig. 1 zeigt iin Querschnitt ein herkömmliches Halbleiterbauelement 1 des Typs, bei dem die Erfindung anwendbar ist. Das Halbleiterbauelement 1 weist folgendes auf: einen Halbleiterchip 2, ein Substrat 3 zur Abstützung des Halbleiterchips 2 und eine Verbindungsschicht 4 aus einem Verbindungsmittel, das zwischen dem Halbleiterchip 2 und dem Substrat 3 angeordnet ist, um den Halbleiterchip mit dem Substrat 3 zu verbinden. Der Halbleiterchip 2 wird mit dem Substrat 3 verbunden, indem zuerst die Verbindungsschicht 4 des Verbindungsmittels auf die Gesamtoberfläche des Substrats, auf der der Halbleiterchip 2 anzubringen ist, aufgebracht wird. Dann wird der Halbleiterchip 2 auf der Verbindungsmittelschicht 4 angeordnet. Somit wird eine Verbindungsgrenzfläche 5 zwischen dem Halbleiterchip 2 und der Verbindungsmittelschicht 4 sowie eine weitere Verbindungsgrenzfläche 6 zwischen der Verbindungsmittelschicht 4 und dem Substrat 3 gebildet. Das für diesen Zweck üblicherweise verwendete Verbindungsmittel umfaßt Epoxidharze, die harte und feste Verbindungsmittel sind, die eine starke Verbindung ergeben, um sicherzustellen, daß der Halbleiterchip 2 nicht durch äußere Kräfte oder Schwingungen relativ zu dem Substrat bewegt wird.
  • Wenn das Halbleiterbauelement 1 in Betrieb ist oder wenn die Umgebungstemperatur ansteigt, wird das Halbleiterbauelement 1 erwärmt und dehnt sich thermisch aus. Da jedoch die Wärmeausdehnungszahlen des Halbleiterchips 2 und des Substrats 3 verschieden sind, wird an den Verbindungsgrenzflächen 5 und 6 des Halbleiterchips 2 und des Substrats 3 eine Querbeanspruchung erzeugt. Diese führt häufig zur Ablösung des Halbleiterchips 2 von dem Substrat an den Verbindungsgrenzflächen 5 und 6. Diese Abtrennung verschlimmert sich noch, wenn das Halbleiterbauelement 1 wiederholt erwärint wird. Da die Spannung an den Grenzflächen 5 und 6 aufgrund der Wärmeausdehnung im Randbereich der Verbindungsflächen größer als in dem Mittelbereich ist, tritt eine Ablösung an den Grenzflächen 5 und 6 leichter an dem Randbereich der Grenzflächen 5 und 6 als an dem Mittelbereich auf.
  • Wenn einmal eine Abtrennung aufgetreten ist, kann Feuchtigkeit leicht in die Grenzflächen 5 und 6 eindringen, um die Auflösung des Verbindungsmittels 4 durch Wasser zu beschleunigen, was zu weiterer Zunahme der Ablösung führt und häufig zu einer vollständigen Ablösung des Halbleiterchips 2 von dem Substrat 3 führt.
  • Wenn ein Verbindungsmittel, das normalerweise eine relativ schwache Verbindungsfähigkeit hat, als Verbindungsmittel 4 verwendet wird, um das vorgenannte Problem der Wärmeausdehnungsunterschiede zu lösen, so werden die Verbindungsgrenzflächen leicht durch äußere Schwingungen und Kräfte beeinflußt, was zu einer positionsmäßigen Verlagerung und Ablösung des Halbleiterchips in bezug auf das Substrat führt. Das gilt besonders bei langgestreckten Halbleiterchips, wie sie etwa in linearen Bildsensoren verwendet werden.
  • Die Veröffentlichung JP-Patent Abstract, Bd. 9, Nr. 69 (betreffend die JP-Patentanmeldung JP-A-59-208 735) bezieht sich auf eine Verbindungstechnik für ein Halbleiterbauelement, bei der zugleich eine hohe Verbindungsfestigkeit und eine gute Wärmeleitung erreicht werden können. Eine erste Verbindungsmaterialschicht weist eine große Silbermenge auf, um eine leitfähige Verbindung herzustellen. Eine äußere Verbindungsfläche hat weniger Silber, aber eine große Menge von Verbindungsmittel für eine hohe Verbindungsfestigkeit.
  • Die EP-Patentanmeldung mit der Veröffentlichungsnummer EP-A-0 189 791 betrifft eine Lötverbindungsstruktur, um Halbleiterbauelemente mit Substraten zu verbinden. Die beschriebene Anordnung ist eine Verbesserung der Chipverbindungstechnologie mit kontrolliertem Kollaps durch Aufschmelzlöten (C- 4-Technik). Dabei heben sich Kräfte gegenseitig auf, indem das Halbleiterbauelement an seinem Außenrand an dem Substrat befestigt wird, während ein nichtverbundener Bereich in der Mitte belassen wird.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Aufgabe der vorliegenden Erfindung ist daher die Bereitstellung eines Halbleiterbauelements, bei dem die Ablösung des Halbleiterchips von dem Substrat an der Verbindungsgrenzfläche eliminiert ist.
  • Eine weitere Aufgabe der Erfindung ist die Bereitstellung eines Halbleiterbauelements, bei dem die unterschiedliche Wärmeausdehnung zwischen dem Halbleiterchip und dem Substrat wirkungsvoll aufgenommen wird.
  • Eine andere Aufgabe der Erfindung ist die Bereitstellung eines Halbleiterbauelements, bei dem der Halbleiterchip fest und zuverlässig verbunden ist.
  • Geinäß der Erfindung wird ein Halbleiterbauelement angegeben, das folgendes aufweist: einen Halbleiterchip, ein Substrat, das den Halbleiterchip trägt, und eine Verbindungsschicht, die eine Vielzahl von Verbindungsmitteln aufweist, zwischen dem Halbleiterchip und dem Substrat angeordnet ist und den Halbleiterchip mit dem Substrat verbindet, und das dadurch gekennzeichnet ist, daß die Verbindungsschicht folgendes aufweist: einen im wesentlichen harten Schichtbereich aus einem im wesentlichen harten Verbindungsmittel, der in dem Mittelbereich der Verbindungsschicht angeordnet ist, um eine starke und harte Verbindung zwischen dem Halbleiterchip und dem Substrat zu erhalten, und einen im wesentlichen elastischen Schichtbereich aus einem im wesentlichen elastischen Verbindungsmittel, der um den harten Schichtbereich herum in der Ebene angeordnet ist, die zu den Chip- und Substrat-Verbindungsgrenzflächen parallel ist, wobei der elastische Schichtbereich eine ausreichende Elastizität hat, um Wärmeausdehnungsunterschiede zwischen dem Halbleiterchip und dem Substrat aufzunehmen.
  • Das harte Verbindungsmittel kann ein Epoxidharz sein, und das elastische Verbindungsmittel kann ein Urethanharz sein. Das harte Verbindungsmittel kann einen Elastizitätsmodul von ca. 9,02 GPa (919 kg/mm²) und das elastische Verbindungsmittel einen Elastizitätsmodul von ca. 2,75 GPa (280 kg/mm²) haben.
  • Gemäß der Erfindung werden hohe Beanspruchungen, die an dem Umfangsbereich des Halbleiterbauelements aufgrund von Wärmeausdehnung auftreten, von dem elastischen Verbindungsmittel aufgenommen, das in Umfangsrichtung um das harte Verbindungsmittel herum angeordnet ist.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung ergibt sich aus der nachstehenden genauen Beschreibung der bevorzugten Ausführungsform der Erfindung, die beispielsweise in den beigefügten Zeichnungen dargestellt ist; die Zeichnungen zeigen in:
  • Fig. 1 eine Schnittansicht eines herkömmlichen Halbleiterbauelements, wobei der Halbleiterchip mit dem Substrat verbunden ist;
  • Fig. 2 einen Schnitt entlang der Linie II-II von Fig. 3, wobei ein Halbleiterbauelement gemäß der Erfindung gezeigt ist, bei dem der Halbleiterchip mit dem Substrat durch zwei Arten von Verbindungsmitteln verbunden ist; und
  • Fig. 3 einen Schnitt entlang der Linie III-III von Fig. 2, wobei ein Verbindungsmittel des Halbleiterbauelements gezeigt ist.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Die Fig. 2 und 3 zeigen im Querschnitt ein Halbleiterbauelement 10, das gemäß der Erfindung aufgebaut ist. Das Halbleiterbauelement 10 weist folgendes auf: einen Halbleiterchip 12, ein Substrat 13 zur Abstützung des Halbleiterchips 12 und eine Verbindungsschicht 14, die zwischen dem Halbleiterchip 12 und dem Substrat 13 angeordnet ist, um den Halbleiterchip sicher mit dem Substrat 13 zu verbinden. Der Halbleiterchip 12 wird mit dem Substrat 13 verbunden, indem zuerst die Verbindungsschicht 14 auf die Gesamtfläche des Substrats, auf der der Halbleiterchip 12 anzubringen ist, aufgebracht wird. Dann wird der Halbleiterchip 12 auf der Verbindungsschicht 14 angeordnet. Somit wird zwischen dem Halbleiterchip 12 und der Verbindungsschicht 14 eine Verbindungsgrenzfläche 15 gebildet, und eine weitere Verbindungsgrenzfläche 16 wird zwischen der Verbindungsmittelschicht 14 und dem Substrat 13 gebildet.
  • Gemäß der Erfindung umfaßt die Verbindungsschicht 14 einen harten Schichtbereich 17 aus einem im wesentlichen harten oder weniger elastischen Verbindungsmittel, der in dem Mittelbereich der Verbindungsschicht 14 angeordnet ist, und einen elastischen Schichtbereich 18 aus einein im wesentlichen elastischen Verbindungsmittel, der um die harte Schicht 17 herum angeordnet ist. Eine kreisförmige Begrenzung 19 ist zwischen der harten Schicht 17 und der elastischen Schicht 18 gebildet. Das elastische Verbindungsmittel sollte eine ausreichende Elastizität haben, um die Unterschiede der Wärmeausdehnung zwischen dem Halbleiterchip 12 und dem Substrat 13 aufzunehmen. Typischerweise ist das harte Verbindungsmittel für die harte Schicht 17 ein Epoxidharz, und die elastische Schicht 18 für das elastische Verbindungsmittel ist ein Urethanharz. Bevorzugt hat das harte Verbindungsmittel einen Elastizitätsmodul von ca. 9,02 GPa (919 kg/mm²), und das elastische Verbindungsmittel hat einen Elastizitätsmodul von ca. 2,75 GPa (280 kg/mm²).
  • Somit bildet die harte und steife Schicht 17 aus einem harten Verbindungsmittel, die an dem Mittelbereich der Verbindungsmittelschicht 14 angeordnet ist, eine starke und harte Verbindung zwischen dem Halbleiterchip 12 und dem Substrat 13, um sicherzustellen, daß sich der Halbleiterchip 12 auch beim Aufbringen einer äußeren Kraft oder Vibration nicht relativ zu dem Substrat 13 bewegt. Dagegen bildet die weiche und elastische Schicht 18 aus einem elastischen Verbindungsmittel, die an dem Randbereich der Verbindungsmittelschicht 14 angeordnet ist, eine relativ feste, aber elastische Verbindung zwischen dem Halbleiterchip 12 und dem Substrat 13, um sicherzustellen, daß sich der Umfangsbereich des Halbleiterchips 12 relativ zu dem Substrat 13 geringfügig bewegen kann, um die Wärmeausdehnungsunterschiede zwischen dem Chip 12 und dem Substrat 13 aufzunehmen und zugleich eine feste Verbindung zwischen ihnen aufrechtzuerhalten.
  • Wenn das Halbleiterbauelement 10 in Betrieb ist oder die Umgebungstemperatur erhöht wird, so daß das Halbleiterbauelement 10 sich erwärmt und thermisch ausdehnt, so dehnen sich der Halbleiterchip 12 und das Substrat 13 in voneinander verschiedenen Ausmaßen aus, da die Wärmeausdehnungszahlen des Halbleiterchips 12 und des Substrats 13 verschieden sind. An den Verbindungsgrenzflächen 15 und 16 des Halbleiterchips 12 und des Substrats 13 wird jedoch im wesentlichen keine seitliche Beanspruchung infolge dieser Wärmeausdehnungsunterschiede erzeugt, weil die elastische Verbindungsmittelschicht 18 die Wärmeausdehnungsunterschiede zwischen dem Halbleiterchip 12 und dem Substrat aufnimmt bzw. absorbiert. Daher findet keine Ablösung des Halbleiterchips 12 von dem Substrat 13 an den Verbindungsgrenzflächen 15 und 16 statt.
  • Da keine Ablösung stattfindet, kann Feuchtigkeit nur schwer in die Grenzflächen 15 und 16 eindringen, so daß die Auflösung der Verbindungsmittelschicht 14 durch Wasser die weitere Zunahme der Ablösung nicht beschleunigen kann.
  • Die Verbindung wurde zwar im Zusammenhang mit einer einzigen Ausführungsform beschrieben, wobei nur zwei Arten von Verbindungsmittelschichten verwendet werden, aber drei oder mehr Verbindungsmittelschichten können ebenso verwendet werden. Diese Anordnung wird bevorzugt, wenn eine abrupte Änderung der Verbindungsfestigkeit zwischen dem Halbleiterchip und dem Substrat nicht erwünscht ist.
  • Wie oben beschrieben wurde, ist bei dem Halbleiterbauelement gemäß der Erfindung ein Halbleiterchip auf einem Substrat mit zwei Arten von Verbindungsmitteln befestigt, von denen eines hart und an dem Mittelbereich des Halbleiterchips angeordnet ist, während das andere um das harte Verbindungsmittel herum angeordnet und ausreichend elastisch ist, um Wärmeausdehnungsunterschiede zwischen dem Halbleiterchip und dem Substrat aufzunehmen. Daher wird das Problem der Ablösung des Halbleiterchips von dem Substrat an der Verbindungsgrenzfläche beseitigt, die Wärmeausdehnungsunterschiede zwischen dem Halbleiterchip und dem Substrat werden wirkungsvoll aufgenommen, und der Halbleiterchip ist fest und zuverlässig mit dem Substrat verbunden.

Claims (4)

1. Halbleiterbauelement, das folgendes aufweist: einen Halbleiterchip (2, 12), ein Substrat (3, 13), das den Halbleiterchip trägt, und eine Verbindungsschicht (4, 14), die eine Vielzahl von Verbindungsmitteln aufweist, zwischen dem Halbleiterchip (12) und dem Substrat (13) angeordnet ist und den Halbleiterchip mit dem Substrat verbindet, dadurch gekennzeichnet, daß die Verbindungsschicht folgendes aufweist: einen im wesentlichen harten Schichtbereich (17) aus einem im wesentlichen harten Verbindungsmittel, der in dem Mittelbereich (19) der Verbindungsschicht angeordnet ist, um eine starke und harte Verbindung zwischen dem Halbleiterchip (12) und dem Substrat (13) zu erhalten, und einen im wesentlichen elastischen Schichtbereich (18) aus einem im wesentlichen elastischen Verbindungsmittel, der um den harten Schichtbereich (17) herum in der Ebene angeordnet ist, die zu den Chip- und Substrat- Verbindungsgrenzflächen (15, 16) parallel ist, wobei der elastische Schichtbereich (18) eine ausreichende Elastizität hat, um Wärmeausdehnungsunterschiede zwischen dem Halbleiterchip und dem Substrat aufzunehmen.
2. Halbleiterbauelement nach Anspruch 1, wobei das harte Verbindungsmittel ein Epoxidharz und das elastische Verbindungsmittel ein Urethanharz ist.
3. Halbleiterbauelement nach Anspruch 1, wobei das harte Verbindungsmittel einen Elastizitätsmodul von ca. 9,02 GPa (920 kg/mm²) und das elastische Verbindungsmittel einen Elastizitätsmodul von ca. 2,75 GPa (280 kg/mm²) hat.
4. Halbleiterbauelement nach Anspruch 1, wobei die Verbindungsschicht (14) ferner einen Zwischenschichtbereich aufweist, der zwischen dem harten Schichtbereich (17) und dem elastischen Schichtbereich (18) angeordnet ist, wobei der Zwischenschichtbereich eine Elastizität zwischen der des harten Schichtbereichs und der des elastischen Schichtbereichs hat.
DE88302802T 1988-03-29 1988-03-29 Halbleiterchip, verbunden mit einem Substrat. Expired - Lifetime DE3881382T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP88302802A EP0335019B1 (de) 1988-03-29 1988-03-29 Halbleiterchip, verbunden mit einem Substrat

Publications (2)

Publication Number Publication Date
DE3881382D1 DE3881382D1 (de) 1993-07-01
DE3881382T2 true DE3881382T2 (de) 1994-01-20

Family

ID=8200008

Family Applications (1)

Application Number Title Priority Date Filing Date
DE88302802T Expired - Lifetime DE3881382T2 (de) 1988-03-29 1988-03-29 Halbleiterchip, verbunden mit einem Substrat.

Country Status (2)

Country Link
EP (1) EP0335019B1 (de)
DE (1) DE3881382T2 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5249101A (en) * 1992-07-06 1993-09-28 International Business Machines Corporation Chip carrier with protective coating for circuitized surface
US5473512A (en) * 1993-12-16 1995-12-05 At&T Corp. Electronic device package having electronic device boonded, at a localized region thereof, to circuit board
DE10030697C2 (de) * 2000-06-23 2002-06-27 Infineon Technologies Ag Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat
JP5562898B2 (ja) * 2011-04-28 2014-07-30 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making

Also Published As

Publication number Publication date
EP0335019B1 (de) 1993-05-26
EP0335019A1 (de) 1989-10-04
DE3881382D1 (de) 1993-07-01

Similar Documents

Publication Publication Date Title
DE69024669T2 (de) Elektrische Verbinderstruktur und Verfahren, einen elektrischen Verbindungsaufbau zu erhalten
DE3789172T2 (de) Verfahren zum Montieren eines Silizium-Würfels.
DE69426347T2 (de) Verfahren zum Montieren einer Halbleiteranordnung auf einer Schaltungsplatte und eine Schaltungsplatte mit einer Halbleiteranordnung darauf
DE69721148T2 (de) Säulengitter-Verbindungen
DE69216658T2 (de) Vorrichtung und Verfahren zur Verbindung elektrischer Bauelemente
DE3937996A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE10228509A1 (de) Lotstruktur zur elektrischen und/oder mechanischen Kontaktierung sowie Vorrichtung und Verfahren zu ihrer Herstellung
DE19813525A1 (de) Integriertes Halbleiterbauelement
DE68903683T2 (de) Dichtungsstruktur eines moduls.
DE69805404T2 (de) Verfahren zum herstellen kontaktloser karten mit antennenverbindung durch gelötete drähte
DE69004581T2 (de) Plastikumhüllte Hybrid-Halbleiteranordnung.
DE3017502C2 (de) Verfahren zur Herstellung von monolithischen Halbleiterbauelementen
DE69523025T2 (de) Träger für integrierten Schaltkreis zur Kontaktierung eines anderen Trägers mittels Kontaktkugeln
DE602004000657T2 (de) Elektronisches Bauelement und Verfahren zu seiner Herstellung
DE3881382T2 (de) Halbleiterchip, verbunden mit einem Substrat.
DE69219509T2 (de) Halbleiteranordnung mit Substrat
DE3940933A1 (de) Verfahren zur verformung von basisplatten
DE4215471C2 (de) Halbleiterpackung und Verfahren zur Herstellung einer solchen Packung
WO1992007378A1 (de) Verfahren zur herstellung einer hybriden halbleiterstruktur und nach dem verfahren hergestellte halbleiterstruktur
DE3438435A1 (de) Gehaeuse aus metall und kunststoff fuer eine halbleiter-vorrichtung, das zur befestigung an einem nicht genau ebenen waermeableiter geeignet ist, sowie verfahren zu dessen herstellung
DE10233641B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE10162676A1 (de) Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben
DE2615758A1 (de) Verfahren zur herstellung einer anordnung fuer das packen monolithisch integrierter schaltungen
DE69228274T2 (de) Dünnfilmmagnetkopf und Herstellungsverfahren
DE69317373T2 (de) Hohlgeformte Plastikpackung für Halbleiteranordnung und Herstellungsverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition