1. Umfeld der Erfindung
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Die Erfindung betrifft ein Verfahren zum Bilden der feldisolierenden Struktur und
der Gatterstruktur von integrierten MISFET-Einrichtungen auf einem
monohthischen Halbleitersubstrat. Das neue Verfahren ist inbesondere geeignet zum
Herstellen von Einrichtungen mit einer hohen Pack- bzw. Schaltdichte (VLSI und
ULSI), d.h., gekennzeichnet durch submikrometrische Merkmale.
2. Beschreibung des Standes der Technik
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Bei MISFET-Einrichtungen oder insbesondere bei integrierten
MOSFET-Einrichtungen ist es wesentlich, eine isolierende Struktur unter spezifischen integrierten
Einrichtungen (d.h. unter den aktiven Bereichen) vorzusehen. Eine primäre
Funktion der isolierenden Struktur besteht darin, den Betrieb bzw. die Wirkung
von parasitären MOSFET-Transistoren zu verhindern bzw. zu hemmen, welche
erzeugt werden durch Miteinanderverbinden der einzelnen wirklichen
Transistoren. Dies ist schematisch in Fig. 1 und 2 gezeigt, welche jeweils darstellen eine
schematische Aufrißansicht und eine teilweise Aufschnittansicht eines Paares
von integrierten MOSFET-Transistoren: A und B, mit einer gemeinsamen
Gatterstruktur, welche gebildet ist durch die polykristalline Siliciumleitung bzw. Linie
welche die aktiven Flächen bzw. Bereiche der zwei Transistoren A und B
durchquert, und zwar zwischen den jeweiligen Quellenbereichen 2a und 2b und
den Abflußbereichen 3a und 3b. Die zwei aktiven Bereiche bzw. Felder sind
geometrisch definiert durch die feldisolierende Struktur 4, welch gebildet ist
durch eine relativ dicke dielektrische Lage, typischerweise eine Feldoxidlage,
welche thermisch aufgebaut bzw. gewachsen bzw. gezüchtet ist durch
Oxidieren des Siliciumsubstrates. Wie es einfach in den Fig. 1 und 2 beobachtet
werden kann, ist in der Zone, welche definiert ist durch den
Strichlinien-Perimeter P von Fig. 1, ein parasitärer MOSFET-Transistor vorhanden, wobei dessen
Gatter 1 gemeinsam mit dem Gatter der zwei realen Transistoren vorliegt, wie
es in der teilweisen Querschnittsansicht von Fig. 2 gezeigt ist, gesehen in der
Querschnittsebene II-II, welche in Fig. 1 angedeutet ist.
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Um den Betrieb bzw. die Betätigung bzw. die Wirkung dieses parasitären MOS-
FET zu hemmen bzw. zu verhindern, ist es notwendig, dessen elektrische
Merkmale soweit wie möglich abzusenken, wobei solch eine Funktion bzw.
Wirkung bereitgestellt ist durch das Feldoxid 4, welches aktuell das Gatteroxid
eines solchen parasitären Transistors repräsentiert. Typischerweise ist ein
Parameter, welcher Schwellenspannung (Vt) genannt wird, definiert zum
Repräsentieren der minimalen Spannung, welche an das Gatter des Transistors
(parasitär) angelegt werden muß, um es einem Strom zu erlauben, durch den
Transistorkanal zu fließen. Die kritische Spannung ist umso höher, je dicker das
isolierende Feldoxid und je höher der Dotierungspegel des halbleitenden
Substrates in dem Bereich unterhalb des isolierenden Feldoxides ist. Aus diesem
Grund, wie es in Fig. 2 gezeigt ist, umfaßt die Bildung der feldisolierenden
Struktur normalerweise die Implantierung einer Dotierung, um einen Bereich 5 zu
erzeugen, welcher einen erhöhten Dotierungspegel in dem Halbleitersubstrat
unmittelbar unter dem Feldoxid aufweist. Des weiteren reduziert die relativ dicke
dielektrische Lage, welche gebildet ist durch das Feldoxid, die parasitäre
Kapazität zwischen übereinandergelagerten leitenden Lagen und dem
Halbleitersubstrat.
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Üblicherweise wird das Feldoxid aufgebaut durch thermische Oxidation eines
monokristallinen Siliciumsubstrates, und zwar fortgeführt, bis die gewünschte
Oxiddicke erhalten ist, über Bereichen, welche geometrisch definiert sind durch
eine Maskier- bzw. Schablonenlage aus Siliciumnitrid, welches ein Material ist,
welches undurchlässig für Sauerstoffdiffusion ist, und welches somit die aktiven
Bereiche während solch einer starken Oxidationswärmebehandlung schützt,
wobei es generell erforderlich ist, das Silicium einer oxidierenden Atmosphäre
auszusetzen, unter Bedingungen, welche Sauerstoff veranlassen, kontinuierlich
mit Wasserstoff zu reagieren. Typischerweise ist die Feldoxiddicke größer als
500 nm (5.000 Angström (Å)), d.h. zumindest etwa 20 mal dicker als die
Gatteroxidlage, welche normalerweise in aktiven Bereichen bzw. Feldern gebildet
ist, und zwar durch thermische Oxidation des Siliciums unter streng gesteuerten
bzw. geregelten Bedingungen.
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Das Anwachsen bzw. Wachsen des Feldoxides muß aus offensichtlichen
Produktivitäts-Gründen durchgeführt werden bei einer relativ hohen Temperatur (T
> 800ºC). Das maskierende Siliciumnitrid hat einen thermischen
Ausdehnungskoeffizienten, welcher im wesentlichen unterschiedlich von dem des
monokristallinen Siliciums ist, wobei dieser Unterschied der thermischen
Ausdehnungskoeffizienten Spannungen in dem Siliciumsubstrat induziert, welche häufig
Kristallgitterstrukturdefekte erzeugen können, welche stark das elektrische
Verhalten der integrierten Einrichtung beeinträchtigen können. Des weiteren
trägt die unterschiedliche thermische Ausdehnung zwischen dem Substrat und
der maskierenden Siliciumnitridlage zur Bildung von sich verjüngenden Fortsätzen
bzw. Anhängen der Flanke des Feldoxides (ebenfalls bekannt als "Planox Beak")
bei, und zwar, da das Oxid dazu neigt zu wachsen bei einer progressiven
niedrigeren Rate, und zwar ebenfalls unter dem perimetrischen Abschnitt der
maskierenden Nitridlage durch eine normale Diffusion von Sauerstoff in Silicium, und
da die Kante der Nitridlage dazu neigt, sich zu kringeln bei einem leichten
Ansteigen, als eine Folge des Unterschiedes der thermischen
Ausdehnungskoeffizienten. Diese Phänomene schränken in starkem Maße die Möglichkeit ein, die
Abmessungen der integrierten Strukturen zu reduzieren.
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Ebenfalls wird ein beachtlicher Verlust an Planarität der Frontfläche bzw.
Oberfläche der Einrichtung, bedingt durch die nicht vernachlässigbare Höhe der
Stufen zwischen den aktiven Bereichen und der oberen Fläche des Feldoxides,
ein extrem begrenzender Faktor angesichts der Reduzierung der Größe der
integrierten Einrichtungen, bedingt durch Ansteigen der Schwierigkeiten im
Sichern einer guten Stufenbedeckung durch die Metallagen, welche darauf
abzulagern sind (d.h. Probleme der elektrischen Kontinuität beim
Miteinanderverbinden von Metallspuren).
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Zum Überwinden dieser Einschränkungen, um höhere Packdichten bzw.
Schaltungsdichten zu erreichen, wurden alternative Techniken vorgeschlagen zum
Bilden der feldisolierenden Struktur, welche ein Vorätzen des Siliciums in den
isolierenden Feldern erfordern, gefolgt von einer Implantierung des
Dotierungsmittels zum Erhöhen des Dotierungspegels in diesen isolierenden Feldern, gefolgt
durch ein Füllen dieser geätzten Bereiche mit einem dielektrischen Material, z.B.
einem gefällten bzw. abgelagerten Siliciumoxid. Diese Techniken, welche
ebenfalls unter dem Akronym BOX-Isolierung bekannt sind, ausgehend von Vvburied
Oxide Isolationuv, erlauben es, die Oberfläche der Front des Wafers im
wesentlichen flach zu halten, sind jedoch kostspielig, bedingt durch das notwendige
Vorätzen des mono kristallinen Siliciumsubstrates, und des weiteren können die
Techniken, welche verwendet werden zum Ätzen des Substrates, ebenfalls
Defekte in dem Kristall erzeugen.
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Die US-A-4 596 071 offenbart ein Verfahren zum Bilden einer planarisierten
isolierenden Struktur durch konformes Ablagern von SiO&sub2; über einer
gemusterten epitaxialen Lage und nachfolgender Planarisierung der Oberfläche davon.
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Die US-A-4 740 480 lehrt ein Verfahren der Grabenisolierung unter Verwendung
einer Opferlage aus Polysilicium, verwendet zum Maskieren von
Einrichtungsbereichen während der Ebnung bzw. Planarisierung.
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Der japanische Patent-Abstrakt 10(279), (E-439)[2335) zeigt ein Verfahren zum
Bilden eines Feldoxides, in welchem Seitenwände an den maskierenden Lagen
die Bildung von Vorsprüngen (bird's beak) reduzieren.
AUFGABEN UND ZUSAMMENFASSUNG DER
ERFINDUNG
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Das erfindungsgemäße Verfahren überwindet sämtliche dieser Nachteile der
bekannten Verfahren, indem es erlaubt, die feldisolierende Struktur in einer
Weise aufzubauen, welche gekennzeichnet ist durch eine extrem hohe Präzision
in der geometrischen Definition davon, während eine hervorragende Planarität
der Einrichtung aufrechterhalten wird, und zwar durch eine Folge von
Herstellungsschritten, welche keine bemerkenswerte Spannung in das monokristalline
Halbleitersubstrat induzieren.
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Grundsätzlich bringt die Bildung der Feldisolation neben der Implantierung eines
Dotierungsmittels zum Erhöhen des Dotierungspegels des relativ oberflächlichen
Bereiches des halbleitenden Substrates keinerlei Modifikation oder Schneiden des
Substratmaterials selbst (Oxidation oder Ätzen) mit sich, da die feldisolierende
dielektrische Lage zumindest teilweise gebildet wird durch chemische
Dampfablagerung eines geeigneten dielektrischen Materials über definierten
Abschnitten der Substratoberfläche
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Während der Ablagerung des dielektrischen Materials auf der feldisolierenden
Struktur sind die aktiven Felder an der Front des Substrates maskiert durch
Abschnitte einer Matrixage aus einem ersten leitenden Material, vorangehend
absichtlich ablagert bzw. gefällt und geometrisch definiert, und von welchem
die Gatterstrukturen der integrierten MISFET-Einrichtungen eventuell gemustert
werden.
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Daher, durch das Verfahren der Erfindung, neben dem Bilden der feldisolierenden
Struktur, sind ebenfalls die Gatterstrukturen innerhalb der jeweiligen aktiven
Felder bzw. Bereiche im wesentlichen vorangeordnet.
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Die feldisolierende dielektrische Lage, welche chemisch gefällt bzw. abgelagert
ist aus der Dampfphase, in einer im wesentlichen konformen Weise und mit
einer Dicke, welche im wesentlichen ähnlich zu der Dicke des Abschnittes der
Matrixage aus leitendem bzw. leitfähigem Material ist, welche die aktiven Felder
bzw. die aktiven Flächen maskiert, kann geebnet bzw. planarisiert werden unter
Verwendung einer üblicherweise bekannten Technik. Die Planarisierung bzw.
Ebnung kann durchgeführt werden durch Spinnen eines glasartigen Materials
(Spun-On-Glass oder SOG) oder eines ausreichend flüssigen bzw. fluiden
Photoresistmaterials, welches in der Lage ist, die Hohlräume der Waferfläche zu füllen,
oder durch Ablagern darauf eines Materials, wie z.B. Borphosphorsilikatglas,
welches nachfolgend plastisch nachverflüssigt bzw. nachverflossen werden
kann durch Wärmebehandlung. Nach dem Bedecken bzw. Beschichten der
Waferstruktur mit dem Planarisiermaterial wird die Oberfläche in üblicher Weise
einem Zurückätzschritt unterworfen, welcher fortgesetzt wird bis zum Freilegen
der Spitzen bzw. Gipfel von den Abschnitten der Matrixage des ersten
leitfähigen bzw. leitenden Materials, welches nach wie vor die aktiven Felder bzw.
Flächen bedeckt. In dieser Weise kann eine im wesentlichen flache Fläche bzw.
Oberfläche, frei von Stufen, in einfacher Weise erhalten werden. Über dieser
planarisierten bzw. geebneten Fläche wird eine zweite Lage aus demselben
leitenden Material der ersten Matrixage gefällt bzw. abgelagert, und zwar
elektrisch kontinuierlich bezüglich der unterliegenden freigelegten Abschnitte der
ersten Matrixage, welche nach wie vor die jeweiligen aktiven Flächen bedeckt.
Durch einen Maskierschritt, unter Verwendung einer üblichen Gattermaske bzw.
Schablone, werden die Gatterstrukturen geometrisch definiert, und das leitende
bzw. leitfähige Material wird geätzt und vollständig entfernt von sämtlichen
unmaskierten Flächen bzw. Feldern bzw. Bereichen, und zwar unter selektiven
Ätzbedingungen für das leitfähige Material.
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Das Herstellungsverfahren kann dann fortgesetzt werden gemäß einer
Standardsequenz von Schritten bzw. Verfahren zum Vollenden, wodurch somit die
feldisolierende Struktur und Gatterstrukturen der integrierten
MISFET-Einrichtungen gebildet sind durch das Verfahren der Erfindung, wodurch die Aufgaben
vollständig gelöst sind.
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Unter den vielen Vorteilen des Verfahrens der Erfindung bezüglich der bekannten
Verfahren können die folgenden aufgeführt werden:
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1) vollständiges Fehlen von sich verjüngenden Fortsätzen (Planox-
Schnabel(beaks)) entlang den Kanten des isolierenden Feldoxids, und
somit eminentes Geeignetsein für das Verfahren zum Herstellen von
Einrichtungen mit einer hohen Pack- bzw. Packungs- bzw.
Schaltungsdichte;
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2) im wesentlichen flache Oberfläche des Wafers;
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3) Fehlen von starken Wärmebehandlungen;
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4) Fehlen von Spannungen, welche induziert sind in das
monokristalhne Halbleitersubstrat;
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5) die Verwendung von Siliciumnitrid nicht länger erforderlich, und
demzufolge besteht kein Bedarf mehr für einen dedizierten
Ablagerungsofen für dieses Material, wobei des weiteren das Wachsen bzw. Bilden
der sogenannten "pad-Oxidlage", das der
Siliciumnitrid-Maskiertechnikzugeordnet ist, nicht länger erforderlich ist;
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6) stromlinienförmiges Flußdiagramm im Vergleich mit dem
Flußdiagramm eines herkömmlichen Vvnitridverfahrensvv oder eines
"BOX-isolierenden" Verfahrens;
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7) die Möglichkeit, die Dicke des feldisolierenden Dielektrikums für
besondere Anwendungen zu erhöhen, ohne Materialbelastung des
Herstellungsverfahrens, da das dielektrische Material abgelagert bzw. gefällt
und nicht thermisch gezüchtet bzw. gebildet wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die unterschiedlichen Gesichtspunkte und Vorteile der Erfindung werden
offensichtliche aus der folgenden Beschreibung einer bevorzugten Ausführungs
form und unter Bezugnahme auf die beigefügten Zeichnungen, worin:
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Fig. 1 eine schematische Aufrißansicht eines Paares von integrierten MOSFET-
Transistoren zeigt;
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Fig. 2 eine teilweise Querschnittsansicht einer besonderen Zone der
integrierten Struktur von Fig. 1 ist, und zwar gesehen an der Querschnittsebene 11-11,
und wobei die feldisolierende Struktur ein Feldoxid ist, welches thermisch
gebildet ist gemäß einer bekannten Technik;
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die Serien von Figuren von Fig. 3, 3A und 3B bis Fig. 8, 8A, 8B und 8C durch
schematische Aufrißansichten und jeweils orthogonale
Aufsichtsquerschnittsansichten das Herstellungsverfahren gemäß der
vorliegenden Erfindung andeuten.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
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In der folgenden Beschreibung einer bevorzugten Ausführungsform der
Erfindung sind die Materialtypen, welche verwendet werden, wie auch die
Variationsbereiche der Dicke der Schichten, welche gebildet sind, um geeignet zu
sein für eine bestimmte Anwendung, ausdrücklich angegeben. Es ist
beabsichtigt, daß dielektrische und leitende Materialien, welche unterschiedlich von
den angegebenen Materialien in bezug mit dieser bevorzugten Ausführungs
form sind, obwohl funktionsmäßig äquivalent diesbezüglich, ebenfalls
verwendet werden können, als auch daß jeweilige Dicken der verschiedenen Lagen
verändert werden können als Funktion des Typs des verwendeten Materials
und des Typs der integrierten Einrichtungen, welche hergestellt werden
müssen.
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Das Verfahren der Erfindung zur Herstellung von integrierten
MOSFET-Einrichtungen umfaßt essentiell die folgenden Schritte.
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1. Gatteroxidation der Oberfläche eines monokristallinen Siliciumsubstrates
8 gemäß einer normalen Technik zum Bilden einer dielektrischen Lage 7
mit einer Dicke von etwa 20 nm (200 Å) an der Oberfläche des
monokristallinen halbleitenden Siliciumsubstrates 8.
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2. Chemische Dampfabagerung bzw. Fällung einer Lage aus
polykristalhnem Silicium 9 für eine Dicke von etwa 600 nm (6.000 Å).
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3. Bildung einer maskierenden bzw. kaschierenden Photoresiststruktur 10
über aktiven Feldern bzw. Bereichen.
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Diese Schritte sind angedeutet in dem Satz von Fig. 3, 3A, 3B und 3C, wobei
Fig. 3 eine schematische Aufrißansicht ist, während die anderen Figuren
jeweils orthogonale Querschnittsansichten sind, wovon die jeweiligen
Querschnittsebenen in der Aufrißansicht von Fig. 3 angedeutet sind.
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4. Selektives Plasmaätzen des polykristallinen Siliciums in unmaskierten
Feldem bzw. Bereichen, bis zur vollständigen Entfernung davon. Optional
kann das Ätzen rechtzeitig gestoppt bzw. angehalten werden, nachdem
das unterliegende Siliciumkristall freigelegt ist, und zwar um ebenfalls die
zwischengelagerte dünne Lage des Gatteroxides 7 in den gezeigten Feldern
bzw. Bereichen zu entfernen, d.h. in den feldisolierenden Feldern.
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5. Ionenimplantation eines Dotierungsmittels zum Erhöhen des
Dotierungspegels des halbleitenden Siliciumsubstrates 8 in den isolierenden bzw.
Isolations- Bereichen 8a.
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Diese Schritte sind angedeutet in dem Satz von Fig. 4, 4A, 48 und 4C gemäß
einem ähnlichen lllustrationsschema des vorangegangenen Satzes von Figu
ren.
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6. Entfernen der Restmaskierphotoresiststruktur 10 mittels eines "Trommel"-
Ätzens oder ähnlicher Behandlungen, optional gefolgt von einer
Reoxidation des Siliciums in dem Fall, in welchem die Originalgatteroxidlage 7 an
dem Ende des Ätzschrittes der polykristallinen Siliciumlage 9 entfernt
wurde, wobei der Ätzschritt während dem vorangegangenen Schritt 4
durchgeführt wurde.
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7. Chemische Dampfablagerung bzw. Fällung, bevorzugt durchgeführt unter
niedrigem Druck und unter Verwendung von Tetraethylorthosilikat (TEOS),
einer konformen Lage 11 aus dielektrischem Siliciumoxid mit einer Dicke
10 im wesentlichen gleich der Dicke der Matrixage aus polykristallinem
Silicium 9, welche nach wie vor die aktiven Felder bzw. Bereiche bedeckt (z.B.
etwa 600 nm (6.000 Å)).
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8. Ablagern bzw. Fällen einer Lage eines Planarisier- bzw. Ebnungsmaterials
12, z.B. einer Lage aus SOG (Spun-On-Glass) zum Füllen der Hohlräume
der Fläche der konform abgelagerten dielektrischen Lage.
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Diese Schritte sind angedeutet in dem Satz von Fig. 5, 5A, 5B und 5C, und
zwar gemäß demselben Darstellungsschema der vorangegangenen Sätze.
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9. Planarisieren bzw. Ebnen bzw. Einebnen bzw. Begradigung der konform
abgelagerten dielektrischen Lage aus Siliciumoxid 11 durch eine Plasma-
Zurückätzbehandlung, welche fortgesetzt wird bis zur Freilegung der
Spitzen bzw. Gipfel der Abschnitte der polykristallinen Siliciummatrixlage
9, welche nach wie vor die aktiven Felder bedeckt. Das planarisierende
Zurückätzen muß fortgeführt werden für eine ausreichende Zeit, um eine
vollständige Freilegung der Oberfläche der Abschnitte von
polykristallinem Silicium 9 an den aktiven Feldern bzw. Bereichen sicherzustellen,
wobei dieses "Überätzen" in der Tat eine leichte Absenkung des Pegels
der Siliciumoxidlage 11 der isolierenden Struktur veranlassen kann, wie
es schematisch in den relativen Figuren dargestellt ist.
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Diese Schritte sind angedeutet in dem Satz von Figuren 6, 6A, 6B und 6C,
gemäß dem üblichen Darstellungs- bzw. lllustrationsschema.
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10. Chemische Dampfablagerung einer zweiten Lage aus polykristallinem
Silicium 1 3, bis zum Erhalt einer Dicke von dieser zweiten Lage 13 von
etwa 150 bis 300 nm (1.500 bis 2.000 Å).
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11. Starkes Dotieren des polykristallinen Siliciums zum Erhöhen seiner
elektrischen Leitfähigkeit auf einen gewünschten Pegel.
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Diese Schritte sind angedeutet in dem Satz von Fig. 7, 7A, 7B und 7C gemäß
dem üblichen Darstellungsschema.
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12. Bilden einer maskierenden Photoresiststruktur 14 zum geometrischen
Definieren der Gatterstrukturen der integrierten Einrichtungen.
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13. Selektives Ätzen des polykristallinen Siliciums bis zur vollständigen
Entfernung von Feldern bzw. Bereichen, welche nicht durch die
Photoresiststruktur 14 maskiert bzw. kaschiert sind.
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Diese letzten Schritte sind angedeutet in dem Satz von Figuren 8, 8A, 8B und
8C gemäß dem üblichen Darstellungsschema.
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Zu dieser Zeit, bei welcher die Bildung der feldisolierenden Struktur vollendet
ist, gebildet durch die abgelagerte bzw. gefällte dielektrische Lage aus Oxid
(TEOS) 11 und durch den unterliegenden stark dotierten Bereich 8a des
halbleitenden Substrates 8 und die Gatterstrukturen, herausgemustert bzw.
gemustert aus der Matrixage des polykristallinen Siliciums 9, welches
ursprünglich verwendet wurde zum Maskieren der aktiven Felder bzw. Bereiche
während der Ablagerung der dielektrischen Lage 11 und der polykristallinen
Siliciumlage 13, welche nachfolgend abgelagert bzw. gefällt wurde über den
Abschnitten der Matrixage 9, welche elektrisch kontinuierlich diesbezüglich
ist, kann das Verarbeitungsverfahren der integrierten Einrichtungen fortgesetzt
werden durch eine Standardfolge von Schritten bis zur Beendigung, wie es
dem Durchschnittsfachmann offenkundig ist.
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Nicht widersprechend der Tatsache, daß eine bevorzugte Ausführungsform
der Erfindung, relativ zu einem Herstellungsverfahren, gekennzeichnet durch
einen einzelnen Pegel von polykristallinem Silicium, beschrieben wurde, wird
es offensichtlich sein, daß das Verfahren der Erfindung ebenfalls verwendet
werden kann in anderen Herstellungsverfahren, unter Verwendung ebenfalls
eines zweiten Pegels von polykristallinem Silicium zur Herstellung von
Gleitgatter- bzw. Floating-Gatter-Typ-Einrichtungen, wie z.B. für ein EPROM, ein
EEPROM, ein DRAM und dergleichen.