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FR2728102A1 - Procede de fabrication de transistors mos de circuit integre - Google Patents

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FR2728102A1
FR2728102A1 FR9415019A FR9415019A FR2728102A1 FR 2728102 A1 FR2728102 A1 FR 2728102A1 FR 9415019 A FR9415019 A FR 9415019A FR 9415019 A FR9415019 A FR 9415019A FR 2728102 A1 FR2728102 A1 FR 2728102A1
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gate
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SGS Thomson Microelectronics Inc
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Abstract

La présente invention concerne un procédé de fabrication de transistors MOS sur une tranche semiconductrice comprenant les étapes consistant à former de régions d'oxyde de champ (16) délimitant des régions actives (12); déposer un oxyde de grille (20) sur les régions actives; déposer une première couche de matériau conducteur (22) au moins sur les régions actives et les parties adjacentes des régions d'oxyde de champ; planariser la surface supérieure résultante; déposer au moins une deuxième couche de matériau conducteur (24) sur au moins une partie de la première couche planarisée de matériau conducteur; et graver des motifs choisis sur les première et deuxième couches de matériau conducteur.

Description

La présente invention concerne la fabrication de circuits intégrés sur des tranches semiconductrices et plus particulièrement la fabrication de transistors MOS d'une longueur de grille inférieure à 0,6 pm.
Dans le cadre de la fabrication des circuits intégrés semiconducteurs, on recherche constamment à fabriquer des dispositifs de plus en plus petits. Ceci signifie que les circuits sont plus performants en terme de vitesse de fonctionnement et de consamnation et occupent moins de place sur un substrat semiconducteur.
Les dimensions des transistors MDS dépendent dans une large mesure de la longueur minimale possible de 1'électrode de grille. Cette longueur doit être contrôlée avec soin, car elle détermine dans une grande mesure les caractéristiques du dispositif MOS achevé. Les dispositifs MOS ont classiquement des longueurs de grille de 0,5 pm, des valeurs de l'ordre de 0,35 pm étant prévues pour un proche futur.
Les figures 1 et 2 illustrent un procédé classique de formation d'électrode de grille de transistors MOS dans un circuit intégré. La figure 2 représente une vue en coupe selon la ligne AA de la figure 1.
A 1' étape illustrée en figures 1A et 2A, un substrat semiconducteur 10 a une surface supérieure qui est divisée en régions actives 12 et régions de champ 14. Les régions de champ sont revêtues d'un oxyde de champ 16 sur leur surface supérieure. Cet oxyde de champ a typiquement une épaisseur d'environ 500 rm, et erwiron la moitié de son épaisseur se trouve sous le niveau de la surface supérieure du semiconducteur dans la zone active. Aux interfaces 18 entre les régions de champ 14 et les régions actives 12, l'oxyde de champ s'amincit progressivement.
Une couche d'isolant de grille se troue au-dessus de l'oxyde de champ 16 dans la région de champ 14 et au-dessus du semiconduc- teur 10 dans la région active 12. Cette couche d'isolant de grille peut être constituée d'oxyde de silicium, d'une épaisseur d' environ 10 nm. Une première couche oonductrice 22 repose sur 1 'oxyde de grille et couvre toute la face supérieure. Cette couche conductrice peut, typiquement, être constituée de silicium polycristallin ou de silicium amorphe.
A l'étape illustrée en figures 1B et 2B, une couche de produit photosensible (ci-après appelé résine) positif 24 est appliquée sur toute la surface supérieure. Un masque 26 ayant des régions transparentes 28 et des régions opaques 30 est placé au-dessus de la face supérieure de la tranche. De la lumière 32 de longueur d'onde propre à modifier la résine est alors appliquée au masque et traverse des régions transparentes de celui-ci. Un agent de gravure approprié est alors utilisé pour éliminer les zones modifiées de la résine (ceci dans le cas d'une résine positive - dans le cas d'une résine négative ce sont les zones non modifiées qui seront éliminées et les régions opaques et transparentes du masque sont interchangées).
A l'étape illustrée en figures 1C et 2 C, on a montré le résultat de cette gravure. Une partie 34 de la couche de résine demeure au-dessus de régions qui doivent devenir les grilles des transistors MOS et les lignes d'interconnexion.
Une gravure appropriée est alors utilisée pour enlever la première couche conductrice non recouverue de la résine restante 34, puis pour enlever la résine restante 34 elle-même.
Les figures 1D et 2D représentent l'allure de la tranche à cette étape. Une partie 36 de la première couche conductrice demeure selon le même motif que celui défini par la couche restante de résine 34. Cette région 36 représente les électrodes de grille des transistors Moe et les lignes d'irrter- connexion.
Les figures 1E et 2E représentent la surface de la tranche après un traitement ultérieur par lequel les transistors
MOS sont formés. Des régions de source et de drain faiblement dopées 38 sont formées dans la surface semiconductrice avec un type de conductivité opposé à celui du substrat semiconducteur.
Des espaceurs 40 sont ensuite formés par un procédé approprié, par exerrle par dépôt d'oxyde de silicium et gravure. La couche d'oxyde de grille est enlevée des zones autres que celles situées sous l'électrode de grille 36 et les espaceurs 40. Des régions de source et de drain fartent dopées 42 sont alors formées dans les parties de la région active 12 non couvertes de ltélectrode de grille 36 ou des espaceurs 40. Ces régions de source et de drain ont un type de dopage opposé à celui du substrat semiconducteur et un niveau de dopage supérieur à celui des régions de source et de drain faiblement dopées 38.
Came le représentent les figures 1F et 2F, un matériau très conducteur tel que du siliciure de titane 44 peut être formé sur les surfaces supérieures des électrodes de grille 36 et des régions de source et de drain 42. Une couche très conductrice de siliciure de titane peut être formée en pulvérisant du titane métallique sur toute la surface de la tranche. Un traitement thermique est alors appliqué et le titane sur les rons de silicium - ou bien les électrodes de grille en silicium polycristallin ou bien les régions de source/drain - réagit pour former du siliciure de titane. Le titane déposé sur d'autres matériaux, tels que de l'oxyde de silicium ne réagit pas.Une gravure sélective élimine alors toutes les régions de titane n'ayant pas réagi laissant en place une couche de siliciure de titane sur les seules régions de grille, de source et de drain.
Une connexion à la couche très conductrice peut être réalisée lors d'étapes ultérieures, par exemple en prévoyant une couche d'isolement sur toute la tranche en gravant des trous de contact vers la abouche très conductrice, et en rtlissant ces trous de contact d'un matériau conducteur tel que du tungstène et en appliquant une couche conductrice telle que du tungstène ou de l'aluminium sur les tous de contact replis.
L'électrode de grille achevée a typici-Kent une épaisseur de 350 nm de rrnrn que les lignes d'intercoenemion sur la région de champ.
Dans les technologies courantes de circuits intégrés, plusieurs niveaux de métallisation sont nécessaires. L' obtention de couches métalliques multiples et de couches isolantes interposées nécessite des surfaces bien planes à chaque niveau. Dans les processus actuels, on utilise jusqu'à cinq niveaux de métal d'interconnexion et plusieurs niveaux de silicium polycristallin. Le transistor MOS illustré en figures 1 et 2 ne présente pas une surface supérieure très plane et entraine des problèmes de planarisation lors de la formation d'une couche diélectrique au-dessus des lignes d'interconnexion. L'épaisseur des lignes d'interconnexion peut aussi entraîner la formation de lacunes lors de la formation de la couche diélectrique au-dessus des lignes d'interconnexion.
Si l'on se reporte à la figure 1B, on peut voir que la définition de la grille lors d'une étape photographique est détériorée par la réflexion de la lumière 32 en provenance de 1 'interface oblique entre la résine 24 et la première couche conductrice 22 au niveau de l'interface 18. Ceci peut conduire à ce que l'électrode de grille finale 36 soit plus courte qu'on ne le souhaite, étant donné que la lumière réfléchie peut agir pour exposer et donc modifier les bords de la résine se trouvant sous des régions opaques 30 du masque 26.Cet effet varie avec la distance de l'électrode de grille aux régions de champ. Les longueurs de grille produites varient de jusqu'à 0,1 pm en fonction de leur distance aux régions de champ. Ccxmme cela a été explosé précéde ent, un contrôle précis des longueurs de grille des transistors est essentiel à la fabrication de transistors fiables. Ce problème n'est pas important pour des longueurs de grille supérieures à 1 pm étant donné qu'une variation de 10 % de longueur de grille est tolérable. Toutefois, avec des longueurs de grille inférieures à 0,5 pin, de telles variations ne sont plus tolérables.Pour résoudre ce problème, le masque 26 porte couramment des motifs 30 qui sont de 0,1 pm plus longs que cela n'est nécessaire. Cela signifie que les transistors éloignés des régions de champ auront des longueurs de grille de 0,1 pm de plus que cela n'est nécessaire et seront donc plus lents à actionner, en particulier pour des tensions d'alimentation basses telles que 3,3 V. On ne peut donc plus réduire les dimensions d'un circuit.
Une variation de longueur de grille de transistor conduit à des variations de paramètres imrtarrts du transistor qui doivent être contrôlés avec soin pour assurer un fonctionnement convenable du circuit intégré. Les paramètres suivants sont particulièrement affectés par des variations de longueurs de grille : le courant de saturation à la conduction, le courent de fuite à l'état bloqué et la tension de claquage ou de perçage du canal.
Le fait que l'on ait une différence de hauteur entre les régions actives et les régions de champ lors de l'étape photographique peut provoquer certains effets de défoealisation quant à la définition des caractéristiques dans l'une des régions par suite d'une profondeur de champ limitée de l'étape photographique.
La figure 2E il lustre un autre problème qui se pose avec le processus décrit précédemment. Au cours de la formation des espaceurs 40, des espaceurs parasites 46 peuvent être formés sur la première couche conductrice 36 là où elle passe au-dessus de 1 'interface 18 entre une région active 12 et une région de champ 14, en raison de la présence d'une marche dans la première couche conductrice, provoquée par la différence de hauteur des deux régions.
La figure 2F montre que ces espaceurs parasites 46 empêchent ensuite la formation d'une couche très conductrice, telle que du siliciure de titane au-dessus d'emplaceants de l'électrode de grille 36 qui sont couverts des espaceurs parasites, de sorte que du siliciure de titane ne peut se former au-dessus de l'oryde. I1 y a donc solution de continuité de la couche fortement conductrice, ce qui signifie que, à ces emplacements, la conduction prend place seulement à travers la première couche conductrice. Quand la couche conductrice est en silicium polycristallin, ceci introduit une resistance série notable indésirée dans les lignes d'interconnexion.
Ceci est amplifié par le fait que les réflexions lumineuses en provenance de 1 'interface de la première couche conductrice et de la résine décrite précédemment donnent également lieu à une surexposition de la résine au voisinage de 1 'inter- face 18 entre la région active 12 et la région de chant 14. En outre, la différence de hauteur des deux régions alèse la couche de résine 24 à être plus mince dans cette région. Ces raisons amènent la première couche conductrice sous les espaceurs parasites 46 à être plus mince qu'on ne le souhaite, ce qui augmente encore la résistance série introduite par les ruptures de continuité de la couche très conductrice.
Ainsi, un objet de la présente invention est de prévoir un procédé d'obtention de transistors MS de très faible longueur de grille déterminée.
Un autre objet de la présente invention est de prévoir un procédé permettant d'éviter la formation d' espaceurs parasites lors de la fabrication de transistors MOS.
Un autre objet de la présente invention est d' aaélio- rer la planéité de transistors MDS.
Un autre objet de la présente invention est d' iio- rer la fiabilité des métallisations disposées sur des transistors FDS d'un circuit intégré.
Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication de transistors K)S pour circuits intégrés sur une tranche semiconductrice comprenant les étapes suivantes : former des régions d'alcade de chanp sur une surface supérieure de la tranche, adjacentes à des régions actives ; former un oxyde de grille sur les régions actives sur la surface de la tranche ; déposer une première couche de matériau conducteur au moins sur les régions actives de la tranche et les parties adjacentes des régions d'oyyde de champ ; plaaariser la surface supérieure résultante ; déposer une deuxième couche de matériau conducteur sur au moins une partie de la première couche planarisée de matériau conducteur; et graver des motifs choisis sur les première et deuxième couches de matériau oenduc- teur.
Selon un mode de réalisation de la présente invention, 1 'étape de planarisation est réalisée par polissage mécano- chimique.
Selon un mode de réalisation de la présente invention, le matériau conducteur de la première couche est du silicium polycristallin et le polissage mécano-chimique est réalisé en utilisant une boue d'hydroxyde de potassium et d'alumine dans de l'eau.
Selon un mode de réalisation de la présente invention, l'oxyde de champ a une épaisseur supérieure à 300 rm et 1'aacyde de grille une épaisseur inférieure à 12 nm.
La présente invention prévoit aussi un transistor S formé dans un circuit intégré ayant une électrode de grille disposée sur une couche d'oxyde de grille et entre deux régions d'oxyde de champ, dans lequel l'électrode de grille callprend des première et deuxième couches de matériau conducteur, la deuxième couche couvrant au moins partiellement la première couche, la surface commune entre la première et la deuxième couche de matériau conducteur étant coplanaire avec la surface supérieure adjacente de la région voisine d'oxyde de champ.
Selon un mode de réalisation de la présente invention, la première couche de matériau conducteur comprend du silicium polycristal lin.
Selon un mode de réalisation de la présente invention, la deuxième couche de matériau conducteur comprend du silicium polycristal lin.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention sont exposés en détail dans la description suivante d'un mode de réalisation particulier faite, à titre non limitatif, en relation avec les figures jointes parmi lesquelles
les figures 1 et 2 représentent des étapes de forma- tion d'un transistor M)S d'un circuit intégré, selon l'art antérieur ; et
les figures 3 et 4 représentent des étapes correspondantes de formation d'un transistor MS dans un circuit intégré selon 1 'invention.
Les figures 3 et 4 illustrent des étapes de fabrication selon l'invention. Les figures 4A à 4F sont des vues en coupe respectives selon la ligne AA des figures 3A à 3F.
Les figures 3A et 4A représentent une tranche semiconductrice telle que celle des figures 1A et 2A. Un substrat semiconducteur 10 a une surface supérieure divisée en des régions actives 12 et des régions de champ 14. Les régions de champ sont revêtues d'un oxyde de champ 16. Aux interfaces 18 entre les régions actives 12 et les régions de champ 14, l'yde de champ 16 s' amincit progressivement. Une couche d'oxyde de grille 20 se trouve sur l'oxyde de champ 16 dans la zone de champ 14 et sur le semiconducteur 10 dans la zone active 12. Une première couche conductrice 22, par exemple en silicium polycristallin, repose sur l'oxyde de grille et couvre toute la face supérieure.Cette première couche de matériau conducteur a une épaisseur supérieure à la différence de hauteur entre la surface supérieure de la région active et la surface supérieure de la région de champ, par exemple une épaisseur de 200 nm ou plus.
Campe cela est représenté en figures 3B et 4B, la surface supérieure de la première couche conductrice 22 est planarisée au niveau de la surface supérieure de l'oxyde de champ 16 pour former une surface coplanaire 50. Ceci peut être réalisé par plusieurs procédés, par exemple par dépôt d'une couche de planarisation tel qu'un verre déposé à la tournette, suivi d'une gravure à une vitesse de gravure sensiblement égale pour le matériau de la première couche conductrice 22 et celui de la couche de planarisation. De préférence, cette planarisa- tion est effectuée par un procédé de polissage mécano chimique qui enlève la couche de silicium polycristallin jusqu'à ce qu'un point d'arrêt soit détecté à la suite de l'esposition de la couche d'oxyde de champ 16.Cette détection de point d'arrêt peut être réalisée par tout procédé connu, par exemple en considérant la conductivité de surface de la tranche, la résistance mécanique à 1' action de rotation du taxon de polissage, ou une détection sonore des sons émis par la tranche, tous ces paramètres changeant quand une surface notable de l'oxyde de champ est exposée au tampon de polissage, indiquant le rmnent où l'on a enlevé la première couche conductrice des régions de champ.
Une boue de polissage appropriée pour l'enlèvement du silicium polycristallin est constituée de particules d'alumine en solution aqueuse d'hydroxyde de potassium. Une certaine quantité de surpolissage est généralement utilisée pour assurer 1 'enlèvement complet du silicium polycristallin sur les régions d'oxyde de champ.
Camne cela est représenté en figures 3C et 4C, une seconde couche conductrice 52, et éventuellement d'autres, sont appliquées sur toute la surface plane 50 de la première couche conductrice 22 et de l'oxyde de champ 16. Cette deuxième couche conductrice peut être du silicium polycristallin ou tout autre matériau conducteur convenable. Une couche de résine 24 est alors appliquée sur toute la surface supérieure de la deuxième couche conductrice. Le masque 26 est placé sur la surface supé rieure de la tranche. De la lumière 32 de longueur convenable pour modifier la résine est appliquée au masque et traverse les régions transparentes du masque. Un agent de gravure adapté est alors utilisé pour éliminer les zones modifiées de la résine.
L'épaisseur de la deuxième couche conductrice peut être inférieure à l'épaisseur de la première couche ocrmduc- trice. Si l'on souhaite former une couche de siliciure de titane sur une deuxième couche conductrice de silicium polycristallin, cette deuxième couche conductrice doit être suffisanwlt épaisse pour permettre une formation efficace de siliciure. La deuxième couche conductrice peut par exemple avoir une épaisseur comprise entre 40 et 100 nin. En tous cas, l'épaisseur de la deuxième couche conductrice sera inférieure à 1'épaisseur des couches d'interconnexion des figures 1 et 2.
Les figures 3D et 4D illustrent le résultat de cette gravure. Une partie 34 de la couche de résine reste en place, au-dessus de régions qui doivent devenir des grilles de transistors hDS et des lignes d'interconnexion.
Une gravure adaptée est alors utilisée pour enlever les première et deuxième couches conductrices 22 et 52 aux emplace > ents où elles ne sont pas recouvertes par la partie 34 de résine restante et on enlève ensuite la résine restante 34.
Les figures 3E et 4E représentent la surface de la tranche à cette étape. Une partie 54 de la deuxième couche conductrice reste en place, recouvrant exactenEnnt une partie restante 36 de la première couche conductrice selon le même motif défini par les régions opaques 30 du masque 26.Les parties restantes 54, 36 représentent les électrodes de grille des transistors M)S et les lignes d'interconnexicn. Les parties de lignes d'interconnexion passant au-dessus des régions d'oxyde de champ 16 prennent seulement une partie de la deuxième couche conductrice, tandis que les électrodes de grille du transistor
MOS et toute autre ligne formée au-dessus de la région active comprennent des parties des première et deuxième couches oonduc- trices. Ces lignes pewent avoir approximativement la mXe épaisseur que les lignes équivalentes représentées en figure 1 et 2.La couche d'oxyde de grille 20 existe seulement as dessus des régions actives et des régions d'oxyde de champ dont la surface supérieure est située sous la surface plane 50.
D'autres étapes sont réalisées pour parachever les transistors Mous. Des régions de drain faiblement dopées 38 sont formées dans la surface du semiconducteur, de type de conductivité opposé à celui du substrat semiconducteur. Des espaceurs 40 sont également formés, par un procédé approprié tel qu'un dépôt d'oxyde et une gravure. La couche d'oxyde de grille 20 est alors enlevée de la région active ailleurs que sous la grille 36, 54 ou les espaceurs 40. Des régions de source et de drain 42 sont également formées dans les parties de la région active 12 non recouvertes de 1' électrode de grille 36, 54 ou des espaceurs 40.Ces régions de source et de drain ont un type de conductivité opposé à celui du substrat semiconducteur et un niveau de dopage plus élevé que celui des régions de drains faiblement dopés 38.
Canne cela est représenté en figures 3F et 4F, une couche de matériau très conducteur tel que du siliciure de titane 44 peut être formée sur les surfaces supérieures de l'électrode de grille 36, 54 et des régions de source et de drain 42. Une connexion à cette couche très conductrice peut être réalisée par tout procédé approprié.
Le transistor final obtenu par ce procédé, représenté en figures 3F et 4F, a une surface supérieure beaucoup plus plane que le transistor de l'art antérieur. Ceci facilite beaucoup la formation d'une couche isolante plane au-dessus de tels transistors et il en est de même pour les couches métalliques déposées Ultérieurement. L'existence d'une surface plane avant le dépat de chaque couche métallique améliore la fiabilité des couches d'interconnexion formées ultérieurement à partir de ces couches, étant donné que l'on élimine les problèmes, bien connus dans la technique, d' aninci ement des couches métalliques sur des irrégularités de surface.Selon l'invention, les lignes d'interconnexion passant au-dessus des régions de champ peuvent avoir une épaisseur de seulement 40 à 100 nm, l'épaisseur de la deuxième couche conductrice. Ceci permet à la couche diélectrique d'être formé sans lacunes et d'être plus plane.
Lors de la définition photographique des électrodes de grille (figures 3C et 4C) l'interface entre la couche de résine 24 et la couche conductrice sous-jacente 52 est plane. Ainsi, la lumière 32 ne peut plus se réféchir vers la région sous-jacente de la partie opaque 30 du masque 26 et réduire la dimension des électrodes de grille définies par ce masque. Les longueurs de grille ne sont en conséquence pas affectées par la proximité entre le transistor MS et l'interface 18 avec une région de champ. Tous les transistors peuvent donc être définis avec une longueur minimale.
La surface plane supérieure présentée à l'étape de la définition photographique évite tout anincissement de la résine au-dessus de 1' interface 18 entre les régions actives et les régions de champ, et évite également tout problème éventuel lié à la profondeur de champ de 1 'étape photographique étant donné que toute la surface est dans le même plan.
La surface supérieure conductrice plane existant lors de la définition des espaceurs (figures 3E et 4E) évite la formation d'espaceurs parasites 46. I1 n'y a donc pas de risque de rupture de la couche très conductrice 44 et aucune résistance série supplémentaire n'est introduite au-dessus des interfaces 18.
On a donc obtenu un procédé de fabrication de circuits intégrés semiconducteurs contenant des transistors M06 dont les grilles sont définies avec une longueur constante et contrôlée, indépendamment de la position de ce transistor ODS dans le circuit, et qui présentent une surface supérieure plane pour faciliter des étapes de traitement ultérieures tout en évitant les problèmes associés à la formation d'espaceurs parasites que l'on rencontre dans l'art antérieur.
On peut envisager de nombreuses variantes des étapes de traitement selon la présente invention, ces variantes fournissant au moins certains avantages de la présente invention.
L'oxyde de champ peut être obtenu par s;uissance ou déposé sur toute la surface du substrat semiconducteur puis gravé pour définir les zones actives.
Les espaceurs 40 peuvent être anis si 1' on ne prévoit pas de régions de source et de drain faiblement dopées 38.
Les régions de source et de drain fortement dopées 42 peuvent être formées avant les espaceurs 40.
La couche fortement conductrice 44 peut être grave avant gravure de la deuxième couche conductrice.
Bien que 1' on ait décrit un mode de réalisation particulier de la présente inventian, diverses variantes de ce procédé apparaitront à l'haine de l'art dans le domaine de l'inven- tion. Les circuits intégrés peuvent être en silicium, arséniure de gallium ou autre matériau semiconducteur, des matériaux compatibles étant choisis pour les diélectriques de grille et de champ et pour les couches conductrices. L'une ou les deux des première et deuxième couches conductrices peuvent être en silicium polycristallin ou tout autre matériau adapté. La planarisation de la première couche conductrice 22 peut être réalisée par polissage mécano-chimique, dépôt sacrificiel et regravure ou autre procédé approprié.
Les étapes décrites peuvent facilement être incorporées à toute filière de fabrication de transistors )S ou de transistors MOS/bipolaires.

Claims (7)

REVENDICATIONS
1. Procédé de fabrication de transistors MDS pour circuits intégrés sur une tranche semiconductrice, caiprenant les étapes suivantes
former des régions d'oxyde de champ (14) sur une face supérieure de la tranche, pour délimiter des régions actives (12)
former un oxyde de grille (20) sur les régions actives (12)
déposer une première couche de matériau conducteur (22) au moins sur les régions actives et les parties adjacentes des régions d'oxyde de champ caractérisé en ce qu'il comprend en outre les étapes suivantes
planariser la surface supérieure résultante;
déposer au moins une deuxième couche de matériau conducteur (24) sur au moins une partie de la première couche planarisée de matériau conducteur ; et
graver des motifs choisis sur les première et deuxième couches de matériau conducteur.
2. Procédé selon la revendication 1, dans lequel 1 'étape de planarisation est réalisée par polissage nXceno- chimique.
3. Procédé selon la revendication 2, dans lequel le matériau conducteur de la première couche est du silicium polycristallin et le polissage mécano-chimique est réalisé en utilisant une boue d'hydrcsyde de potassium et d'alumine dans de l'eau.
4. Procédé selon revendication 1, dans lequel l'yde de champ (16) a une épaisseur supérieure à 300 nm et l'oxyde de grille (20) une épaisseur inférieure à 12 nm.
5. Transistor MOS formé dans un circuit intégré ayant une électrode de grille disposée sur une couche d'oxyde de grille (20) et entre deux régions d'oxyde de champ, caractérisé en ce que 1'électrode de grille comprend des première et deuxième couches de matériau conducteur (36, 54), la deurième couche couvrant au moins partiellement la première couche, la surface camaune entre la première et la deuxième couche de matériau conducteur étant dans le même plan que la surface supérieure adjacente de la région voisine d'oxyde de champ.
6. Transistor selon la revendication 5, dans lequel la première couche de matériau conducteur (36) comprend du silicium polycristallin.
7. Transistor selon la revendication 6, dans lequel la deuxième couche de matériau conducteur (54) comprend du silicium polycristal lin.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0357205A1 (fr) * 1988-07-28 1990-03-07 Fujitsu Limited Liquide de polissage pour polir un substrat semi-conducteur et procédé de polissage
EP0429404A2 (fr) * 1989-10-24 1991-05-29 STMicroelectronics S.r.l. Procédé de fabrication d'une structure d'isolation de champ et d'une structure de gate pour des circuits intégrés du type MISFET
US5030584A (en) * 1988-10-06 1991-07-09 Nec Corporation Method for fabricating MOS semiconductor device operable in a high voltage range using polysilicon outdiffusion
US5183771A (en) * 1989-01-07 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing lddfet having double sidewall spacers
JPH06181310A (ja) * 1992-12-15 1994-06-28 Mitsubishi Electric Corp 半導体装置の製造方法
US5346587A (en) * 1993-08-12 1994-09-13 Micron Semiconductor, Inc. Planarization of a gate electrode for improved gate patterning over non-planar active area isolation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0357205A1 (fr) * 1988-07-28 1990-03-07 Fujitsu Limited Liquide de polissage pour polir un substrat semi-conducteur et procédé de polissage
US5030584A (en) * 1988-10-06 1991-07-09 Nec Corporation Method for fabricating MOS semiconductor device operable in a high voltage range using polysilicon outdiffusion
US5183771A (en) * 1989-01-07 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing lddfet having double sidewall spacers
EP0429404A2 (fr) * 1989-10-24 1991-05-29 STMicroelectronics S.r.l. Procédé de fabrication d'une structure d'isolation de champ et d'une structure de gate pour des circuits intégrés du type MISFET
JPH06181310A (ja) * 1992-12-15 1994-06-28 Mitsubishi Electric Corp 半導体装置の製造方法
US5346587A (en) * 1993-08-12 1994-09-13 Micron Semiconductor, Inc. Planarization of a gate electrode for improved gate patterning over non-planar active area isolation

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"IMPROVED ISOLATION AND GATE LEVEL FORMATION PROCESS", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 34, no. 11, 1 April 1992 (1992-04-01), pages 197 - 199, XP000303235 *
PATENT ABSTRACTS OF JAPAN vol. 018, no. 518 (E - 1612) 29 September 1994 (1994-09-29) *

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