FR2894069A1 - Fabrication de transistors mos - Google Patents
Fabrication de transistors mos Download PDFInfo
- Publication number
- FR2894069A1 FR2894069A1 FR0553615A FR0553615A FR2894069A1 FR 2894069 A1 FR2894069 A1 FR 2894069A1 FR 0553615 A FR0553615 A FR 0553615A FR 0553615 A FR0553615 A FR 0553615A FR 2894069 A1 FR2894069 A1 FR 2894069A1
- Authority
- FR
- France
- Prior art keywords
- gate
- regions
- transistor
- layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
L'invention concerne un transistor MOS réalisé sous forme monolithique, des vias (50, 51, 52) contactant la grille isolée (G) et les régions de source (39) et de drain (41) du transistor sont formés du côté opposé de la région de canal (30) par rapport à la grille
Description
FABRICATION DE TRANSISTORS MOS
Domaine de l'invention La présente invention concerne, de façon générale, la fabrication sous forme monolithique de transistors MOS. Plus particulièrement, la présente invention concerne la fabrication de transistors de dimensions réduites. Exposé de l'art antérieur Les figures 1A et 1B sont des vues en coupe illustrant différentes étapes de réalisation des contacts vers un transistor MOS selon un procédé connu.
Comme l'illustre la figure 1A, le transistor est formé dans une région active d'une couche semiconductrice 1 sur isolant 2 (SOI), l'isolant 2 reposant sur un support 3. La région active 1 est délimitée par une périphérie d'isolement 4. Des régions de source et de drain 5 sont formées de part et d'autre d'une grille isolée 7 munie d'espaceurs isolants latéraux 9. L'ensemble du transistor est noyé dans un isolant interniveau. Typiquement, l'isolant interniveau est constitué de deux couches isolantes successives de natures différentes, une couche inférieure 11 et une couche supérieure 13 dont la surface supérieure est plane. Aux étapes illustrées en figure 1B, on ouvre les couches isolantes 11 et 13 en deux emplacements sélectionnés de façon à découvrir partiellement les régions de source/drain 5. Les ouvertures ainsi formées sont ensuite remplies d'un matériau conducteur, typiquement métallique, tel que du tungstène, de l'aluminium, du cuivre ou un alliage d'un ou plusieurs de ces métaux. On forme ainsi des vias 15. On forme également simultanément de façon similaire un contact avec la grille G. Un inconvénient d'un tel procédé réside dans la nécessité de prévoir une garde latérale entre les parois de la grille 7 et les contacts 15. Cette garde est nécessaire pour éviter un court-circuit entre la grille 7 et une région de source/drain 5 en cas de désalignement du masque de définition des vias 15. Les transistors étant utilisés comme éléments de base pour constituer de très nombreux composants (résistances, diodes, com utateurs) ou circuits (mémoires, capteurs d'images...), il est souhaitable de réduire leurs dimensions. Un objet de la présente invention est de proposer un procédé de fabrication sous forme monolithique de transistors MOS qui permet de réduire les dimensions des transistors.
Un autre objet de la présente invention est de proposer une structure de transistor MOS qui présente des dimensions réduites. Résumé de l'invention Pour atteindre ces objets et d'autres, la présente invention prévoit un procédé de fabrication d'un transistor MOS, des vias contactant la grille et les régions de source et de drain du transistor étant formés de l'autre côté de la région de canal par rapport à la grille. Selon un mode de réalisation de la présente invention, 30 le procédé comporte les étapes suivantes : former la grille isolée au-dessus d'une partie d'une couche semiconductrice d'un premier type de conductivité délimitée par une périphérie ; former dans la couche des régions amorphes de part et d'autre d'une région centrale de la couche sous-jacente à la grille ; retourner l'ensemble de la structure ; graver totalement les régions amorphes, d'où il résulte la formation d'évidements entre la région centrale et la périphérie ; et déposer uniquement dans les évidements un matériau conducteur propre à former les régions de source et de drain du transistor. Selon un mode de réalisation de la présente invention, l'étape consistant à graver totalement les régions amorphes est précédée d'une étape consistant à former et graver sélectivement une première couche isolante de façon que la couche ne reste en place que sous la forme d'un bloc sur la région centrale. Selon un mode de réalisation de la présente invention, l'étape de dépôt du matériau uniquement dans les évidements est suivie des étapes suivantes : déposer une couche isolante interniveau de façon que sa surface soit plane ; ouvrir la couche isolante interniveau en trois emplacements de façon à découvrir partiellement la grille et les régions de source et de drain ; et remplir les ouvertures précédemment formées dans la couche isolante interniveau avec un matériau conducteur, d'où il résulte la formation de trois nias contactant la grille et les régions de source et de drain du transistor. Selon un mode de réalisation de la présente invention, l'étape consistant à former les régions amorphes consiste à implanter un dopant dans la couche semiconductrice de façon autoalignée par rapport à la grille. Selon un mode de réalisation de la présente invention, la couche semiconductrice est en silicium et a une épaisseur comprise entre 5 et 15 nm, le dopant de formation des régions amorphes étant du germanium implanté à une dose d'environ 1015 at./cm2, à une énergie comprise entre 3 et 8 keV. Selon un mode de réalisation de la présente invention, l'étape consistant à retourner l'ensemble de la structure comporte les étapes suivantes : déposer un matériau isolant de façon que sa surface supérieure soit plane ; déposer un substrat sur isolant de façon que l'isolant repose sur la surface du matériau isolant ; et retourner l'ensemble. Selon un mode de réalisation de la présente invention, après formation des vias contactant la grille et les régions de source et de drain du transistor, le bloc isolant est remplacé par un élément conducteur isolé de la région centrale sous- jacente. La présente invention prévoit également un transistor MOS réalisé sous forme monolithique, des vias contactant la grille isolée et les régions de source et de drain du transistor étant formés du côté opposé de la région de canal par rapport à la grille. La présente invention prévoit également une mémoire statique à accès aléatoire, comportant au moins un transistor selon la présente invention. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A et 1B sont des vues en coupe illustrant des étapes de réalisation d'un transistor MOS selon un procédé connu ; les figures 2A à 2I sont des vues en coupe illustrant des étapes de réalisation d'un transistor MOS selon un mode de 35 réalisation de la présente invention ; et la figure 3 est une vue de dessus schématique d'une partie interne de la structure de la figure 2I. Description détaillée Par souci de clarté, les mêmes éléments ont été dési- gnés par les mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Les figures 2A à 2I illustrent, en vue en coupe, dif- férentes étapes d'un procédé de fabrication sous forme mono-lithique d'un transistor MOS selon un mode de réalisation de la présente invention. Comme l'illustre la figure 2A, le procédé commence par la formation d'une grille isolée G au dessus d'une couche semiconductrice 20 sur un isolant 21. L'isolant 21 repose sur un support 23, par exemple une tranche semiconductrice. La grille G est munie d'espaceurs latéraux 24. La grille G est formée sur une partie d'une région active de la couche 20 définie par une périphérie isolante 26. On procède ensuite à une implantation à dose très élevée, au cours de laquelle la grille G sert de masque, de façon à rendre amorphe les régions 28 et 29 de la couche 20 comprises entre la périphérie 26 et l'aplomb de la grille G. La région de canal 30 sous-jacente à la grille G n'est pas affectée par cette implantation. Par exemple, la couche 20 - donc la région 30 - est d'un premier type de conductivité, par exemple P. Le choix du type et des doses des dopants implantés sera détaillé ci-après. On notera toutefois dès à présent que le choix est effectué de façon qu'après implantation, les régions amorphes 28 et 29 présentent une différence de propriété optique - réflexion - et une sélectivité de gravure par rapport à la région centrale 30. Aux étapes suivantes, illustrées en figure 2B, on dépose une couche isolante 31 qui est aplanie de façon que sa surface supérieure soit plane. On accole alors un substrat semiconducteur 33 avec interposition d'une couche de liaison isolante 32. Comme l'illustre la figure 2C, on retourne ensuite la structure de la figure 2B de façon que le substrat 33 se retrouve en face arrière, en partie basse de la figure 2C. Le support 23 est alors éliminé. Ensuite, comme l'illustre la figure 2D, dans le cas où la couche 21 a été également éliminée, on dépose et on grave une couche isolante de façon à ne laisser en place que des blocs 351 et 352 sur chacune des régions amorphes 28 et 29. Les blocs 351 et 352 sont formés grâce à un masque de gravure dont l'alignement est rendu possible par les différences de réflexion existant entre les régions amorphes 28 et 29 et la région monocristalline 30.
Aux étapes suivantes, illustrées en figure 2E, on dépose et on grave une couche isolante de façon à ne laisser en place qu'un bloc 361 à l'aplomb de la grille G entre les blocs 351 et 352. En pratique, comme l'illustre la figure 2E, la formation du bloc 361 peut s'accompagner de la formation sur la périphérie 26 d'un espaceur 362 à l'extérieur des blocs latéraux 351 et 352. Un tel espaceur 362 peut être conservé sans incidence sur le fonctionnement du dispositif. Toutefois, comme l'illustrent les figures 2F à 2I, un tel espaceur 362 peut également ne pas se former ou être éliminé par une gravure humide appropriée avant de poursuivre le procédé selon la présente invention. Ensuite, comme l'illustre la figure 2F, le bloc central 361 et la périphérie 26 servent de masques lors d'une gravure sélective propre à éliminer les blocs latéraux 351 et 352 ainsi que les régions amorphes 28 et 29. Les types et concentrations des dopants des régions 28 et 29 auront été choisis de façon que, lors de cette gravure, la région de canal 30 monocristalline faiblement dopée du premier type de conductivité, par exemple P, est laissée en place. Deux évidements 37 et 38 sont alors formés de part et d'autre de la région de canal 30 sous-jacente au bloc 361. Aux étapes suivantes, illustrées en figure 2G, on remplit les évidements 37 et 38 d'un matériau propre à constituer les régions de source 39 et de drain 41 du transistor. Selon un mode de réalisation, le matériau déposé dans les évidements 28 et 29 est métallique, tel qu'un siliciure métallique, par exemple du siliciure de nickel ou du siliciure de tungstène. Selon une variante, le matériau déposé dans les évidements 28 et 29 est un matériau semiconducteur qui croît par épitaxie latérale sélective à partir de la région 30. Un tel semiconducteur est par exemple du silicium ou du silicium- germanium dopé du type de conductivité opposé à celui de la région de canal 30. Après épitaxie, le semiconducteur est siliciuré en surface ou, de préférence, sur toute son épaisseur. Ensuite, comme l'illustre la figure 2H, on recouvre l'ensemble de la structure d'une couche isolante interniveau de façon que sa surface supérieure soit sensiblement plane. De préférence, la couche interniveau est un multicouche constitué d'une couche inférieure conforme 44 et d'une couche supérieure 46. Les couches 44 et 46 sont isolantes, gravables sélectivement l'une par rapport à l'autre. De plus, la couche inférieure 44 est gravable sélectivement par rapport au matériau constituant les régions de grille G, de source 39 et de drain 41. La suite du procédé de fabrication d'un transistor MOS selon un mode de réalisation de la présente invention sera décrite en relation avec la vue en coupe de la figure 2I et avec la vue de dessus de la figure 3, la figure 2I étant une coupe de la figure 3 selon l'axe I-I' traversant la région de canal 30 et les régions 39 et 41 perpendiculairement à la grille G. Les couches 46 et 44 sont ouvertes en trois emplacements distincts en regard des régions 39 et 41 et de la grille G. Comme l'illustre la figure 3, l'ouverture destinée à découvrir partiellement la grille G est creusée en dehors de la verticale de la région de canal 30. Les trois ouvertures sont remplies d'un matériau conducteur, de préférence métallique de façon à former un via 50 en contact avec la grille G et des vias 51 et 52 en contact avec les régions de source 39 et de drain 41. Un avantage du procédé selon la présente invention réside en ce que, lors de la formation simultanée des deux ouvertures découvrant partiellement chacune des régions 37 et 38, le bloc 361 sert d'arrêt de gravure et permet d'éviter, en cas de désalignement du masque de gravure, une mise en court-circuit de la grille G et d'une région de source 39 ou de drain 41. Cela permet de s'affranchir des gardes classiques destinées à éviter la formation de tels courts-circuits. C'est ce que l'on a voulu mettre en lumière en plaçant les ouvertures 51 et 52 partiellement en chevauchement sur la zone de canal. Un autre avantage du procédé selon la présente invention réside en ce que, lors de la réduction des dimensions de grille, la structure obtenue présente un risque de couplage capacitif parasite réduit entre la grille G et les vias 51 et 52 de source 39 et de drain 41. En effet, les vias 51 et 52 ne sont plus formés à proximité de la grille G. Il est donc possible de réduire la surface d'intégration d'un transistor MOS. Par exemple, le procédé selon l'invention permet de réduire de 35 la surface occupée par une cellule élémentaire d'une mémoire vive du type statique (SRAM) dans une technologie 45 nm. Selon un mode de réalisation de la présente invention, les régions amorphes 28 et 29 sont formées dans une couche 20 de silicium monocristallin faiblement dopé de type P et d'une épaisseur de 5 à 15 nm, par exemple d'environ 10 nm, en implantant du germanium à une dose d'environ supérieure à 5.1014 at./cm2, par exemple de 1.1015 at./cm2, et à une énergie comprise entre 3 et 8 keV, par exemple d'environ 5 keV.
Le matériau constituant le bloc d'arrêt de gravure 361 est choisi notamment selon les contraintes suivantes. Le bloc 361 doit être gravable sélectivement par rapport aux régions 28 et 29 et à la périphérie 26 et au matériau isolant constituant les blocs 351 et 352. Par exemple, les blocs 351 et 352 ainsi que la périphérie 26 sont en oxyde de silicium (SiO2), la couche 20 en silicium monocristallin, et le bloc 361 est en nitrure de silicium (Si3N4) et a une épaisseur de 50 à 200 nm. La couche isolante interniveau comprend alors par exemple une couche inférieure 44 de nitrure de silicium (Si3N4) de 10 à 25 nm d'épaisseur et une couche supérieure 46 d'oxyde de silicium d'une épaisseur de l'ordre de 300 nm. L'homme de l'art saura compléter le procédé selon la présente invention décrit en relation avec les figures 2A à 2I et 3 par les étapes standard de la filière technologique utilisée. Selon un mode de réalisation de la présente invention, le bloc 361 peut-être utilisé pour former tout élément approprié. Par exemple, après la formation simultanée des contacts 50, 51 et 52, le bloc isolant 361 peut être remplacé par un plan de masse métallique. Pour ce faire, on ouvre les couches 44 et 46 de façon à accéder au bloc 361 et on procède à une gravure sélective propre à éliminer totalement le bloc 361. On dépose alors sur toutes les parois de l'évidement ainsi formé un isolant et on remplit la cavité restante avec un matériau conducteur propre à constituer un plan de masse. De préférence, après avoir rempli la partie basse de la cavité avec un conducteur, le haut de l'ouverture est rempli avec un isolant identique à l'isolant périphérique 46.
La présence du plan de masse permet de modifier la tension de seuil du transistor. Une telle modification dépend de la nature du conducteur constituant le plan. De plus, la présence d'un tel plan assure une fonction de contrôle électrostatique en compensant des effets de canal court.
Selon un autre mode de réalisation, il est possible de remplacer le bloc isolant 361 par une structure métallique avant la formation des contacts 50, 51 et 52, après le dépôt de la couche isolante interniveau 44-46.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'homme de l'art saura apporter toutes modifications de matériau et d'épaisseur nécessaires dans une filière technologique donnée. Ainsi, dans l'exemple précédent, le bloc 361 est comme la couche 44 en nitrure de silicium. Leurs épaisseurs relatives sont alors choisies, ainsi que les conditions, notamment la durée, de gravure, de façon à ne pas attaquer le bloc 361 ou seulement de façon négligeable lors de l'ouverture de la couche 44 pour former les contacts 50, 51 et 52. Toutefois, la couche 44 et du bloc 361 peuvent être des isolants gravables sélectivement, tels que le bloc 361 soit peu ou pas attaqué lors de l'ouverture de la couche 44 pour former les contacts 50, 51 et 52. L'épaisseur du bloc 361 peut alors être choisie dans une plage plus étroite allant de 10 à 100 nm.
La couche inférieure 44 aura alors de préférence une épaisseur allant de 35 à 100 nm. De plus, l'homme de l'art saura choisir en fonction de la nature et de l'épaisseur de la couche 20 les caractéristiques de l'implantation - type de dopants, dose et énergie - propre à former les régions amorphes 28 et 29. L'homme de l'art saura également ajuster le cas échéant les niveaux de dopage et les types de conductivité complémentaires N ou P des régions de canal 30 et de source 39 et de drain 41 en fonction du type de transistor et des performances électriques recherchées. On notera que par couche semiconductrice on désigne autant une tranche de silicium uniformément dopée, que des zones épitaxiées et/ou spécifiquement dopées par diffusion/implantation formées sur ou dans un substrat massif.
De façon générale, bien que la présente invention ait été décrite dans le cadre d'une filière de silicium elle s'applique à toute filière de fabrication de circuits intégrés.
Claims (10)
1. Procédé de fabrication d'un transistor MOS, caractérisé en ce que des nias (50, 51, 52) contactant la grille (G) et les régions de source (39) et de drain (41) du transistor sont formés de l'autre côté de la région de canal (30) par rapport à ladite grille.
2. Procédé selon la revendication 1, dans lequel le procédé comporte les étapes suivantes : former la grille isolée (G) au-dessus d'une partie d'une couche semiconductrice (20) d'un premier type de 10 conductivité (P) délimitée par une périphérie (26) ; former dans la couche des régions amorphes (28, 29) de part et d'autre d'une région centrale (30) de la couche sous-jacente à la grille ; retourner l'ensemble de la structure ; 15 graver totalement les régions amorphes, d'où il résulte la formation d'évidements (37, 38) entre la région centrale et la périphérie ; et déposer uniquement dans les évidements un matériau conducteur propre à former les régions de source (39) et de 20 drain (41) du transistor.
3. Procédé selon la revendication 2, dans lequel l'étape consistant à graver totalement les régions amorphes (39, 41) est précédé d'une étape consistant à former et graver sélectivement une première couche isolante de façon que la 25 couche ne reste en place que sous la forme d'un bloc (361) sur la région centrale (30).
4. Procédé selon la revendication 2 ou 3, dans lequel l'étape de dépôt du matériau uniquement dans les évidements (37, 38) est suivie des étapes suivantes : 30 déposer une couche isolante interniveau (44, 46) de façon que sa surface soit plane ; ouvrir la couche isolante interniveau en trois emplacements de façon à découvrir partiellement la grille (G) et les régions de source (39) et de drain (41) ; et remplir les ouvertures précédemment formées dans la couche isolante interniveau avec un matériau conducteur, d'où il résulte la formation de trois vias (50, 51, 52) contactant la grille et les régions de source (39) et de drain (41) du transistor.
5. Procédé selon la revendication 2 ou 3, dans lequel l'étape consistant à former les régions amorphes (28 29) consiste à implanter un dopant dans la couche semiconductrice (20) de façon autoalignée par rapport à la grille (G).
6. Procédé selon la revendication 5, dans lequel la couche semiconductrice (20) est en silicium et a une épaisseur comprise entre 5 et 15 nm, le dopant de formation des régions amorphes (28, 29) étant du germanium implanté à une dose d'environ 1015 at./cm2, à une énergie comprise entre 3 et 8 keV.
7. Procédé selon l'une quelconque des revendications 2 à 6, dans lequel l'étape consistant à retourner l'ensemble de la structure comporte les étapes suivantes : déposer un matériau isolant (31) de façon que sa surface supérieure soit plane ; déposer un substrat sur isolant (33) de façon que l'isolant (32) repose sur la surface dudit matériau isolant ; et retourner l'ensemble.
8. Procédé selon l'une quelconque des revendications 3 à 7, dans lequel, après formation des vias (50, 51, 52) 25 contactant la grille (G) et les régions de source (39) et de drain (41) du transistor, le bloc isolant (361) est remplacé par un élément conducteur isolé de la région centrale (30) sous-jacente.
9. Transistor MOS réalisé sous forme monolithique, 30 caractérisé en ce que des vias (50, 51, 52) contactant la grille isolée (G) et les régions de source (39) et de drain (41) du transistor sont formés du côté opposé de la région de canal (30) par rapport à ladite grille. 20
10. Mémoire statique à accès aléatoire, caractérisée en ce qu'elle comporte au moins un transistor selon la revendication 9.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0553615A FR2894069B1 (fr) | 2005-11-28 | 2005-11-28 | Fabrication de transistors mos |
| US11/604,462 US7556995B2 (en) | 2005-11-28 | 2006-11-27 | MOS transistor manufacturing |
| US12/412,381 US7915110B2 (en) | 2005-11-28 | 2009-03-27 | MOS transistor manufacturing |
| US13/114,184 US8369519B2 (en) | 2005-11-28 | 2011-05-24 | Scrambling of a calculation performed according to an RSA-CRT algorithm |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0553615A FR2894069B1 (fr) | 2005-11-28 | 2005-11-28 | Fabrication de transistors mos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2894069A1 true FR2894069A1 (fr) | 2007-06-01 |
| FR2894069B1 FR2894069B1 (fr) | 2008-02-22 |
Family
ID=36754305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0553615A Expired - Fee Related FR2894069B1 (fr) | 2005-11-28 | 2005-11-28 | Fabrication de transistors mos |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7556995B2 (fr) |
| FR (1) | FR2894069B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9646846B2 (en) | 2014-09-25 | 2017-05-09 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for producing a multilevel microelectronic structure |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008526041A (ja) * | 2004-12-28 | 2008-07-17 | エヌエックスピー ビー ヴィ | 半導体デバイスの製造方法およびこの方法で製造される半導体デバイス |
| US7759755B2 (en) | 2008-05-14 | 2010-07-20 | International Business Machines Corporation | Anti-reflection structures for CMOS image sensors |
| US8003425B2 (en) * | 2008-05-14 | 2011-08-23 | International Business Machines Corporation | Methods for forming anti-reflection structures for CMOS image sensors |
| FR3030878B1 (fr) | 2014-12-17 | 2016-12-30 | Commissariat Energie Atomique | Procede de realisation d'un dispositif a effet de champ ameliore. |
| FR3035541B1 (fr) | 2015-04-23 | 2018-03-02 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de realisation d’un dispositif a effet de champ ameliore. |
| FR3037716B1 (fr) | 2015-06-18 | 2018-06-01 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Transistors superposes avec zone active du transistor superieur auto-alignee |
| US9786546B1 (en) * | 2016-04-06 | 2017-10-10 | International Business Machines Corporation | Bulk to silicon on insulator device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670387A (en) * | 1995-01-03 | 1997-09-23 | Motorola, Inc. | Process for forming semiconductor-on-insulator device |
| US6114768A (en) * | 1996-10-07 | 2000-09-05 | Intersil Corporation | Surface mount die by handle replacement |
| US6335214B1 (en) * | 2000-09-20 | 2002-01-01 | International Business Machines Corporation | SOI circuit with dual-gate transistors |
| US20030064553A1 (en) * | 2001-09-28 | 2003-04-03 | Toshiyuki Oashi | Method of producing semiconductor device and its structure |
| WO2005020279A2 (fr) * | 2003-08-15 | 2005-03-03 | Freescale Semiconductor, Inc. | Dispositif semi-conducteur presentant un contact electrique sur des cotes opposes, et procede correspondant |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG71814A1 (en) * | 1997-07-03 | 2000-04-18 | Texas Instruments Inc | Method of forming a silicide layer using metallic impurites and pre-amorphization |
| US6933577B2 (en) * | 2003-10-24 | 2005-08-23 | International Business Machines Corporation | High performance FET with laterally thin extension |
| JP5095073B2 (ja) * | 2004-04-28 | 2012-12-12 | 株式会社イー・エム・ディー | 半導体物質の表面改質方法、半導体装置の製造方法 |
| GB0411621D0 (en) * | 2004-05-25 | 2004-06-30 | Koninkl Philips Electronics Nv | Dual gate semiconductor device |
| US7241700B1 (en) * | 2004-10-20 | 2007-07-10 | Advanced Micro Devices, Inc. | Methods for post offset spacer clean for improved selective epitaxy silicon growth |
| US7465976B2 (en) * | 2005-05-13 | 2008-12-16 | Intel Corporation | Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions |
| KR100654002B1 (ko) * | 2005-11-22 | 2006-12-06 | 주식회사 하이닉스반도체 | 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는반도체소자의 제조방법 |
-
2005
- 2005-11-28 FR FR0553615A patent/FR2894069B1/fr not_active Expired - Fee Related
-
2006
- 2006-11-27 US US11/604,462 patent/US7556995B2/en active Active
-
2009
- 2009-03-27 US US12/412,381 patent/US7915110B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670387A (en) * | 1995-01-03 | 1997-09-23 | Motorola, Inc. | Process for forming semiconductor-on-insulator device |
| US6114768A (en) * | 1996-10-07 | 2000-09-05 | Intersil Corporation | Surface mount die by handle replacement |
| US6335214B1 (en) * | 2000-09-20 | 2002-01-01 | International Business Machines Corporation | SOI circuit with dual-gate transistors |
| US20030064553A1 (en) * | 2001-09-28 | 2003-04-03 | Toshiyuki Oashi | Method of producing semiconductor device and its structure |
| WO2005020279A2 (fr) * | 2003-08-15 | 2005-03-03 | Freescale Semiconductor, Inc. | Dispositif semi-conducteur presentant un contact electrique sur des cotes opposes, et procede correspondant |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9646846B2 (en) | 2014-09-25 | 2017-05-09 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for producing a multilevel microelectronic structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US7915110B2 (en) | 2011-03-29 |
| US7556995B2 (en) | 2009-07-07 |
| US20070122975A1 (en) | 2007-05-31 |
| US20090224295A1 (en) | 2009-09-10 |
| FR2894069B1 (fr) | 2008-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2713016A1 (fr) | Dispositif semiconducteur à haute intégration et procédé pour la fabrication de celui-ci. | |
| FR2711275A1 (fr) | Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits. | |
| EP2323160A1 (fr) | Procédé de réalisation de transistors à effet de champs avec une contre-électrode et dispositif semi-conducteur | |
| FR2782415A1 (fr) | Dipositif de memoire a semiconducteur haute densite et son procede de fabrication | |
| EP1266409A1 (fr) | Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor | |
| FR2930840A1 (fr) | Procede de reprise de contact sur un circuit eclaire par la face arriere | |
| FR2990295A1 (fr) | Procede de formation de contacts de grille, de source et de drain sur un transistor mos | |
| FR3098988A1 (fr) | Capteur d'image | |
| US7915110B2 (en) | MOS transistor manufacturing | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| EP2120258B1 (fr) | Procédé de réalisation d'un transistor à source et drain métalliques | |
| FR3003691A1 (fr) | Finfet avec grille arriere | |
| FR2824666A1 (fr) | Transistor bipolaire a fonctionnement lateral et procede de fabrication correspondant | |
| TW201005943A (en) | Transistor with contact over gate active area | |
| EP0522938B1 (fr) | Procédé de fabrication d'un transistor à effet de champ vertical, et transistor obtenu par ce procédé | |
| FR3093590A1 (fr) | Procédé de fabrication d’un élément capacitif, et circuit intégré correspondant. | |
| FR3035265A1 (fr) | Procede de fabrication de transistors soi pour une densite d'integration accrue | |
| FR2910704A1 (fr) | Procede de realisation d'un dispositif a circuit integre interconnecte | |
| FR3002811A1 (fr) | Circuit intégré protégé contre des courts-circuits causés par le siliciure. | |
| WO2004057658A2 (fr) | Transistor mis a grille auto-alignee et son procede de fabrication | |
| EP3832707A1 (fr) | Structure d'interconnexion d'un circuit intégré | |
| FR2790597A1 (fr) | Integration de condensateurs | |
| FR2770930A1 (fr) | Procede pour produire une structure de stockage de charge ayant une capacite accrue | |
| FR2828766A1 (fr) | Circuit integre comprenant des elements actifs et au moins un element passif, notamment des cellules memoire dram et procede de fabrication | |
| FR3144401A1 (fr) | Circuit électronique à transistors MOS et procédé de fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20130731 |