[go: up one dir, main page]

DE19717880C2 - Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung - Google Patents

Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung

Info

Publication number
DE19717880C2
DE19717880C2 DE19717880A DE19717880A DE19717880C2 DE 19717880 C2 DE19717880 C2 DE 19717880C2 DE 19717880 A DE19717880 A DE 19717880A DE 19717880 A DE19717880 A DE 19717880A DE 19717880 C2 DE19717880 C2 DE 19717880C2
Authority
DE
Germany
Prior art keywords
insulation layer
layer
oxide layer
trenches
cvd oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19717880A
Other languages
English (en)
Other versions
DE19717880A1 (de
Inventor
Seung-Ho Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19717880A1 publication Critical patent/DE19717880A1/de
Application granted granted Critical
Publication of DE19717880C2 publication Critical patent/DE19717880C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren gemäß dem Anspruch 1 zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung.
Aus der JP 6-85050 (A) ist bereits ein Verfahren der genannten Art zur Bil­ dung eines Isolationsbereichs einer Halbleitereinrichtung bekannt, mit folgenden Schritten: Bildung einer ersten Isolationsschicht in verschiede­ nen Bereichen auf einem Substrat; Bildung von Gräben mit unterschiedli­ chen Breiten im Substrat unter Verwendung der ersten Isolationsschicht; Bildung einer zweiten Isolationsschicht in bzw. auf den Gräben und auf der ersten Isolationsschicht; Freilegen von Teilen der ersten Isolations­ schicht durch Ätzen der zweiten Isolationsschicht; und Ätzen der ersten Isolationsschicht und der nichtgeätzten Teile der zweiten Isolations­ schicht.
Mit größerer Integrationsdichte von Halbleitereinrichtungen wurden be­ reits mehrere Verfahren zur Bildung kleinerer Einrichtungs-Isolationsbe­ reiche und Bereiche für derartige Einrichtungen, also aktive Bereiche, vorgeschlagen. Eine herkömmliche Technik ist die sogenannte LOCOS- Technik (Lokale Oxidation von Silizium), die relativ einfach auszuführen ist und zu guten Ergebnissen führt. Die LOCOS-Technik eignet sich jedoch nicht zur Herstellung von DRAM's oberhalb von 64 MB, und zwar infolge der Bildung von Vogelschnäbeln, die charakteristischerweise bei Isola­ tionsbereichen auftreten, die durch die LOCOS-Technik hergestellt wer­ den. Derartige Vogelschnäbel entstehen an den Kanten der Isolationsoxid­ schicht und erstrecken sich bis hinein in den aktiven Bereich, wodurch sich dieser verkleinert.
Aus diesem Grunde wurde bereits eine verbesserte LOCOS-Technik ent­ wickelt, die auch bei der Herstellung von DRAM's mit 64 MB oder 256 MB zum Einsatz kommen kann. Diese Technik führt zu verkleinerten Isola­ tionsbereichen und größeren aktiven Bereichen, da das Auftreten von Vo­ gelschnäbeln verringert oder ganz beseitigt wird. Allerdings treten bei die­ ser verbesserten LOCOS-Technik nach wie vor Probleme auf, und zwar im Hinblick auf eine Verschlechterung der Eigenschaften des Isolationsbe­ reichs für DRAM's bei Gigabit-Speichereinrichtungen, bei denen ein Zellenbereich mit einer Fläche von 0,2 µm2 benötigt wird.
Ein Problem ist die extrem große Ausdehnung des Isolationsbereichs, während ein anderes Problem ein auftretender Leckstrom sein könnte, der sich durch Bildung einer Feldoxidschicht in der Grenzfläche mit einem Si­ liziumsubstrat bei Anwendung des LOCOS-Verfahrens ergibt. Darüber hinaus könnte eine Konzentrationsverringerung bei einem Siliziumsub­ strat auftreten. Aus diesem Grunde wurde bereits ein neues Verfahren zur Bildung des Isolationsbereichs für einen DRAM bei Gigabit-Speichereinrichtungen vorgeschlagen, bei dem die Bildung von Gräben vorgesehen ist, deren Dicke sich leicht einstellen läßt, um den Isolationseffekt zu verbessern.
Die Fig. 1a bis 1f zeigen Querschnittsdarstellungen zur Erläuterung des konventionellen Verfahrens zur Bildung eines Isolationsbereichs ei­ ner Halbleitereinrichtung.
Gemäß Fig. 1a werden aufeinanderliegend eine Kissenoxidschicht 2 und eine Polysiliziumschicht 3 nacheinander auf einem Substrat 1 gebildet. Anschließend werden in diese Schichten Muster eingebracht, die sich in Breite und Abstand voneinander unterscheiden, und zwar durch selektive Strukturierung unter Anwendung eines fotolithografischen Prozesses so­ wie durch Ätzen. Das Substrat 1 wird sodann mit einer vorbestimmten Tie­ fe geätzt, und zwar unter Anwendung der zerteilten Polysiliziumschicht 3 und der Kissenoxidschicht 2 als Masken, um Gräben 4 zu erhalten, die ei­ ne unterschiedliche Breite aufweisen.
Wie in Fig. 1b zu erkennen ist, wird anschließend eine thermische Oxid­ schicht 5 entlang der Oberfläche eines jeden Grabens 4 gebildet, also am Boden und den Seitenwänden des jeweiligen Grabens 4, während in einem darauffolgenden Schritt durch ein CVD-Verfahren (chemische Dampfab­ scheidung im Vakuum) eine Oxidschicht 6 auf die gesamte Oberfläche der Gräben 4 aufgebracht wird, und zwar unter Verwendung einer ECR-Ein­ richtung (Elektron-Zyklotron-Resonanzeinrichtung). Dabei kommt die Oxidschicht 6 in den Gräben zu liegen und füllt diese aus. Ebenfalls kommt die Oxidschicht 6 neben den Gräben auf der Schicht 3 zu liegen. Beim Aufbringen der CVD-Oxidschicht 6 mittels der ECR-Einrichtung wird die Oxidschicht 6 unter Verwendung von SiH4/N2O Gas in einer ECR- Plasmaeinrichtung erzeugt.
Gemäß der Fig. 1c wird sodann die CVD-Oxidschicht 6 lateral bzw. seit­ lich geätzt. Im Ergebnis verbleibt die CVD-Oxidschicht 6 in den Gräben 4 und wird nicht aus diesen herausgeätzt. Allerdings wird dabei die obere Kante der Polysiliziumschicht 3 freigelegt, wodurch sich die Breite der auf ihr befindlichen CVD-Oxidschicht 6 verringert. Darüber hinaus wird die CVD-Oxidschicht 6, die auf dem schmalen Bereich der Polysiliziumschicht 3 liegt, beim lateralen bzw. seitlichen Ätzen vollständig entfernt.
Die Fig. 1d zeigt, daß nach Bildung eines Fotoresists auf der gesamten Oberfläche der Polysiliziumschicht 3 die verbleibende CVD-Oxidschicht 6, die nicht weggeätzt wurde, durch Belichtung und Entwicklung des Fotore­ sists freigelegt wird. Der Fotoresist trägt das Bezugszeichen PR. Bei die­ sem Prozess wird auch die obere Kante der Polysiliziumschicht 3 bereichs­ weise freigelegt, die sich unterhalb der CVD-Oxidschicht 6 befindet.
Gemäß der Fig. 1e wird die freigelegte CVD-Oxidschicht 6 anschließend selektiv entfernt, und zwar unter Verwendung des Fotoresists PR als Ma­ ske. Danach wird auch der Fotoresist PR entfernt.
Im letzten Schritt des konventionellen Verfahrens werden gemäß Fig. 1f nun auch die Polysiliziumschicht 3 und die Kissenoxidschicht 2 nachein­ ander entfernt, um somit eine unter Verwendung eines Grabens gebildete Isolationsschicht für die Halbleitereinrichtung zu erhalten.
Allerdings treten beim konventionellen Verfahren zur Bildung der Isola­ tionsschicht noch einige Probleme auf.
Zunächst einmal ist das gesamte Verfahren zu kompliziert. Nachdem die CVD-Oxidschicht in den Gräben gebildet worden ist, müssen zur Beseiti­ gung der CVD-Oxidschicht auf der Polysiliziumschicht außerhalb der Grä­ ben weitere Verfahrensschritte durchgeführt werden, nämlich ein latera­ les Ätzen, eine Strukturierung des Fotoresists auf fotolithografischem We­ ge, und ein weiterer Ätzvorgang unter Verwendung des Fotoresists als Maske.
Liegt darüber hinaus die beim Aufbringen der CVD-Oxidschicht gebildete CVD-Oxidschicht in den Gräben höher als die obere Fläche der Polysilizi­ umschicht, um die Gräben ausfüllen zu können, so ist zur Beseitigung die­ ser höher liegenden CVD-Oxidschicht ein laterales Ätzen erforderlich. An­ dererseits wird die CVD-Oxidschicht auf der Polysiliziumschicht nur un­ vollständig entfernt, da die obere Kante bzw. Fläche der Polysilizium­ schicht durch den Fotoresist maskiert ist. Die obere Fläche der Polysilizi­ umschicht bleibt daher durch die CVD-Oxidschicht abgedeckt, da letztere nur unvollständig entfernt worden ist. Das hat zur Folge, daß die Polysili­ ziumschicht unterhalb der CVD-Oxidschicht nicht vollständig herausge­ ätzt werden kann, wenn die Polysiliziumschicht beseitigt werden soll. Aus diesem Grunde ist ein zusätzlicher Prozess erforderlich, um die CVD-Oxid­ schicht vollständig zu entfernen und die unterhalb der CVD-Oxidschicht liegende Polysiliziumschicht, was die Produktivität verringert und die Pro­ duktionskosten erhöht.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art zu schaffen, das zu besseren Er­ gebnissen bei der Ablagerung der zweiten Isolationsschicht und damit hinsichtlich der Qualität des Isolationsbereichs führt.
Die Lösung der gestellten Aufgabe ist im Patent­ anspruch 1 angegeben. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Beim erfindungsgemäßen Verfahren wird ein Isolationsbereich ohne Fehl­ stellen bzw. Lücken erhalten. Dies geschieht dadurch, daß das Verhältnis Abscheidung/Ätzung während der Bildung einer Isolationsschicht in ei­ nem Graben eingestellt wird, und zwar so, daß ein höheres Aspektverhält­ nis für den schmalen Graben erhalten wird, der zur Bildung des Isolations­ bereichs verwendet wird.
Vorteilhaft bei der Erfindung ist ferner, daß neben der Einstellung des Ver­ hältnisses Abscheiden/Ätzen dasjenige Material auf dem Substrat, das zur Bildung des Isolationsbereichs verwendet wurde und auf dem aktiven Bereich liegt, durch einen einzigen Abhebevorgang entfernt werden kann.
Die Zeichnung stellt neben einem herkömmlichen Verfahren ein Ausführungsbeispiel der Erfindung dar. Es zei­ gen:
Fig. 1a bis 1f Querschnittsdarstellungen zur Erläuterung eines kon­ ventionellen Verfahrens zur Bildung des Isolationsbereichs einer Halblei­ tereinrichtung; und
Fig. 2a bis 2f Querschnittsdarstellungen zur Erläuterung eines erfin­ dungsgemäßen Verfahrens zur Bildung des Isolationsbereichs einer Halb­ leitereinrichtung.
Zuerst werden gemäß Fig. 2a auf einem Substrat 10 der Reihe nach auf­ einander liegend eine untere Isolationsschicht 11 und darauf eine obere Isolationsschicht 12 gebildet. Durch einen fotolithografischen Prozess und anschließendes Ätzen werden die untere und die obere Isolations­ schicht 11, 12 selektiv strukturiert, also in ein erstes Isolationsschicht­ muster 11a, 12a und ein zweites Isolationsschichtmuster 11b, 12b unter­ teilt, die sich in Breite und Raum voneinander unterscheiden. Sodann wird das Substrat 10 über eine vorbestimmte Tiefe geätzt, und zwar unter Verwendung des ersten Isolationsschichtmusters 11a, 12a und unter Ver­ wendung des zweiten Isolationsschichtmusters 11b, 12b als Ätzmasken, um auf diese Weise Gräben 13a und 13b im Substrat 10 zu erhalten, die ei­ ne unterschiedliche Breite aufweisen. Zwischen den Gräben 13a und 13b liegt dabei das zweite Isolationsschichtmuster 11b, 12b, während rechts neben dem Graben 13b in der Fig. 2a das erste Isolationsschichtmuster 11a, 12a liegt. Ein weiteres Isolationsschichtmuster 11c, 12c ist links ne­ ben dem ersten Graben 13a zu erkennen.
Bei diesem Verfahren wird die untere Isolationsschicht 11 mit den Struktu­ ren 11a, 11b und 11c aus einem Oxid gebildet, während die obere Isola­ tionsschicht 12 mit den Strukturen 12a, 12b und 12c aus einem Nitrid ge­ bildet wird. Wie bereits erwähnt, weisen die Gräben 13a und 13b im Sub­ strat 10 eine unterschiedliche Breite auf, wobei die Breite des Grabens 13a geringer ist als 0,5 µm. Der Graben 13b ist breiter. Der Bereich des Sub­ strats 10, wo sich keine Gräben befinden, dient als Bereich zur Bildung von Einrichtungen, insbesondere als aktiver Bereich. Anstelle der oben ge­ nannten Materialien können die Schichten 11 und 12 auch aus den jeweils entgegengesetzten Materialien hergestellt werden.
Entsprechend der Fig. 2b wird auf der freiliegenden Oberfläche der Grä­ ben 13a und 13b eine thermische Oxidschicht 14 gebildet, die also auf den Böden und den Seitenwänden der Gräben zu liegen kommt. Anschließend werden alternativ B- oder As-Verunreinigungsionen in die Seiten der Grä­ ben 13a und 13b implantiert, um Leckstrom zu verhindern. Die Implanta­ tion der Verunreinigungsionen erfolgt auch in den Boden der Gräben hin­ ein.
Wie in Fig. 2c und 2d zu erkennen ist, wird unter Verwendung eines hochdichten Plasmas eine CVD-Oxidschicht gebildet, die in den Graben­ bereichen 13a und 13b stark unterschiedliche Höhen aufweist, und die auch auf den zweiten Isolationsschichtstrukturen 12a und 12b zu liegen kommt. Die Bildung dieser CVD-Oxidschicht erfolgt mittels einer ICP-Ein­ richtung (Einrichtung mit induktiv gekoppeltem Plasma) sowie auf der ge­ samten Oberfläche der Gräben 13a und 13b. Die Fig. 2c zeigt eine Quer­ schnittsdarstellung zur Erläuterung des Prozesses zum Aufbringen der CVD-Oxidschicht 15 innerhalb der Gräben 13a und 13b sowie auf den zweiten Isolationsschichtstrukturen 12a und 12b. Dagegen zeigt die Fig. 2d eine Querschnittsdarstellung zur Erläuterung der Vervollständigung dieses Prozesses zum Aufbringen der CVD-Oxidschicht 15. Durch das Auf­ bringen der CVD-Oxidschicht mit Hilfe der ICP-Einrichtung unter Verwen­ dung von SiH4/O2-Gas als Quellengas wird erreicht, daß die Oxidschicht 15 innerhalb der Gräben 13a und 13b eher am Boden der Gräben 13a und 13b abgelagert wird als an deren Seitenwänden. Die ICP-Einrichtung arbeitet bei einer Radiofrequenz (RF)-Vorspannleistung von 500 bis 3000 Watt und bei einer Quellenleistung von 2000 bis 4000 Watt, um eine Plas­ maquelle zu erzeugen. Dabei liegt der Druck unterhalb von 10 mtorr. Das Verhältnis von SiH4 zu O2 beträgt 1 zu 1,3, um somit einen größeren Anteil an O2 zu erhalten. Dabei liegt das Verhältnis Niederschlag bzw. Abschei­ dung/Sputterätzung bei 2,9 bis 8,1. Demzufolge ist es möglich, eine Ebene bzw. flache Oxidschicht durch Vergrößerung des Aspektverhältnisses zu begraben. Wie die Fig. 2c erkennen läßt, wird durch Abscheidung und Sputterätzen unter den obigen Bedingungen die CVD-Oxidschicht 15 auch mit abnehmender Breite ausgehend von der oberen Kante "A" der Gräben 13a und 13b auf der oberen Fläche der zweiten Isolationsschichtstruktu­ ren 12a und 12b abgeschieden, so daß sich (siehe Fig. 2d) ein Off-set-Be­ reich "B" (Versatzbereich) ohne vorspringende CVD-Oxidschicht 15 an der oberen Kante der zweiten Isolationsschichtstrukturen 12a und 12b ergibt. Die CVD-Oxidschicht 15, die innerhalb der Gräben 13a und 13b gebildet wird, ist höher als die obere Schicht der zweiten Isolationsschichtstruktu­ ren 12a und 12b. Unter diesem Aspekt kann die CVD-Oxidschicht 15 in den Gräben 13a und 13b durch Änderung der verschiedenen Bedingungen niedergeschlagen werden, beispielsweise der RF-Vorspannleistung, der Quellenleistung oder des Druckes. Ferner läßt sich die CVD-Oxidschicht 15 durch einen einzigen Prozess oder durch einen Mehrfachprozess (we­ nigstens einen zweifachen) niederschlagen, wobei das Verhältnis Abschei­ den/Sputtern für die jeweiligen Prozesse dann geändert wird.
Wie die Fig. 2e erkennen läßt, wird in einem nachfolgenden Verfahrens­ schritt ein Rückätzprozess durchgeführt, und zwar durch reaktives Io­ nenätzen oder durch Nassätzen unter Verwendung von POE oder HF, um die CVD-Oxidschicht 15 so zu ätzen, daß bereichsweise die obere Fläche und die Seiten der zweiten Isolationsschichtstrukturen 12a und 12b frei­ gelegt werden. Dadurch wird die CVD-Oxidschicht 15 unterteilt, und zwar in eine CVD-Oxidschicht 15a, die innerhalb der Gräben 13a und 13b zu lie­ gen kommt, und in eine CVD-Oxidschicht 15b, die auf der zweiten Isola­ tionsschichtstruktur 12a etwa mittig steht, die weiter bzw. breiter ist als die erste Isolationsschichtstruktur 12b. Mit anderen Worten wird die CVD-Oxidschicht 15 auf der schmalen zweiten Isolationsschichtstruktur 12b vollständig oder fast vollständig entfernt, während die CVD-Oxid­ schicht 15 auf der breiteren zweiten Isolationsschichtstruktur 12a insel­ förmig stehenbleibt.
Falls erforderlich, wird die CVD-Oxidschicht 15 als Maske bei der Implan­ tation von Kanalstopionen in das Substrat 10 unterhalb der Gräben 13a und 13b verwendet, wobei B, As oder P als Verunreinigungsionen verwen­ det werden. Beim oben genannten Rückätzprozess unter Anwendung des RIE-Verfahrens (reaktives Ionenätzen) kann der Leckpegel dadurch ver­ bessert werden, daß die Höhen von Substrat und CVD-Oxidschicht 15a in den Gräben 13a und 13b entsprechend eingestellt werden, wodurch ver­ mieden wird, daß sich Ausnehmungen an den Rändern bzw. Kanten der Gräben 13a und 13b bilden.
Entsprechend der Fig. 2f werden nunmehr die zweiten Isolations­ schichtstrukturen 12a und 12b mit einer H3PO4 Lösung entfernt, wo­ durch die CVD-Oxidschicht auf der breiteren zweiten Isolationsschicht­ struktur 12a abgehoben und automatisch entfernt wird. Anschließend wird die verbleibende erste Isolationsschicht 11 mit einer HF-Lösung ent­ fernt, womit das Verfahren zur Bildung eines Isolationsbereichs der Halbleitereinrichtung beendet ist.

Claims (15)

1. Verfahren zur Bildung eines Isolationsbereichs einer Halbleiterein­ richtung, mit folgenden Schritten:
  • - Bilden und Strukturieren wenigstens einer aus einer Oxidschicht (1) und einer Nitridschicht (12) bestehenden ersten Isolationsschicht (I) mit unterschiedlichen Abmessungen in verschiedenen Bereichen auf einem Substrat (10);
  • - Bilden von Gräben (13a, 13b) mit unterschiedlichen Breiten im Sub­ strat (10) unter Verwendung der ersten Isolationsschicht (I);
  • - Bildung einer zweiten Isolationsschicht (15) in bzw. auf den Gräben (13a, 13b) und auf der ersten Isolationsschicht (I), wobei die zweite Isola­ tionsschicht (15) als eine aus einem hochdichten Plasma hergestellte CVD-Oxidschicht ausgebildet wird;
  • - Freilegen von Teilen der ersten Isolationsschicht (I) durch Ätzen der zweiten Isolationsschicht (15); und
  • - Naßätzen der ersten Isolationsschicht (I) und der nichtgeätzten Teile der zweiten Isolationsschicht (15).
2. Verfahren nach Anspruch 1, gekennzeichnet durch einen Schritt zur Implantation von Verunreinigungsionen in das Substrat nach Bildung der Gräben.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Ver­ unreinigungsionen entweder B- oder As-Ionen sind.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Teil der ersten Isolationsschicht (I) dadurch freigelegt wird, daß die zweite Isola­ tionsschicht (15) durch reaktives Ionenätzen abgetragen wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Teil der ersten Isolationsschicht (I) dadurch freigelegt wird, daß die zweite Isola­ tionsschicht (15) durch Nassätzen abgetragen wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß ein Teil der ersten Isolationsschicht (I) durch Nassätzen mit HF freigelegt wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Teil der Nitridschicht (12) dadurch freigelegt wird, daß die zweite Isolationsschicht (15) durch reaktives Ionenätzen abgetragen wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Teil der Nitridschicht (12) durch Nassätzen der zweiten Isolationsschicht (15) ab­ getragen wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß ein Teil der ersten Isolationsschicht (I) durch Nassätzen mit HF abgetragen wird.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolationsschicht (15) wiederholt abgeschieden bzw. aufgebracht wird, und zwar mindestens zweimal.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die mit Hilfe des hochdichten Plasmas gebildete CVD-Oxidschicht (15) unter Verwen­ dung von SiH4/O2-Gas gebildet wird.
12. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die durch hochdichtes Plasma gebildete CVD-Oxidschicht (15) bei einer Radiofre­ quenz (RF) Vorspannleistung von 500 bis 3000 Watt und einer Quellenlei­ stung von 2000 bis 4000 Watt gebildet wird, und zwar bei einem Druck un­ terhalb von 10 mtorr.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß mehr O2 als SiH4 vorhanden ist.
14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß beim SiH4/O2-Gas das Verhältnis von SiH4 zu O2 im Bereich von 1 bis 1,3 liegt.
15. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Ver­ hältnis Abscheidung/Sputterätzung für die zweite Isolationsschicht im Bereich von 2,9 bis 8,1 liegt.
DE19717880A 1996-11-07 1997-04-28 Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung Expired - Fee Related DE19717880C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960052558A KR100226736B1 (ko) 1996-11-07 1996-11-07 격리영역 형성방법

Publications (2)

Publication Number Publication Date
DE19717880A1 DE19717880A1 (de) 1998-05-14
DE19717880C2 true DE19717880C2 (de) 2001-04-19

Family

ID=19481035

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19717880A Expired - Fee Related DE19717880C2 (de) 1996-11-07 1997-04-28 Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung

Country Status (4)

Country Link
US (1) US5981355A (de)
JP (1) JPH10144782A (de)
KR (1) KR100226736B1 (de)
DE (1) DE19717880C2 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287937B1 (en) 1997-08-21 2001-09-11 Micron Technology, Inc. Method for simultaneous dopant driving and dielectric densification in making a semiconductor structure
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
TW409344B (en) * 1998-09-02 2000-10-21 United Microelectronics Corp Method of producing shallow isolation trench
US6869858B2 (en) * 1999-01-25 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation planarized by wet etchback and chemical mechanical polishing
US6350662B1 (en) * 1999-07-19 2002-02-26 Taiwan Semiconductor Manufacturing Company Method to reduce defects in shallow trench isolations by post liner anneal
US6319796B1 (en) 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
TW432600B (en) * 1999-12-16 2001-05-01 United Microelectronics Corp Process for shallow trench isolation structure
KR100622754B1 (ko) * 1999-12-30 2006-09-13 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
JP2006190784A (ja) * 2005-01-05 2006-07-20 Renesas Technology Corp 半導体装置の製造方法
KR100702776B1 (ko) 2005-06-30 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP5935281B2 (ja) * 2011-09-30 2016-06-15 大日本印刷株式会社 型、型の製造方法、および、型を用いた反射防止フィルムの製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685050A (ja) * 1992-09-07 1994-03-25 Nec Corp 素子分離絶縁膜の形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202545A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置の製造方法
JPS59124141A (ja) * 1982-12-28 1984-07-18 Toshiba Corp 半導体装置の製造方法
JPS60235436A (ja) * 1984-05-09 1985-11-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0239551A (ja) * 1988-07-29 1990-02-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
US5192706A (en) * 1990-08-30 1993-03-09 Texas Instruments Incorporated Method for semiconductor isolation
JP3168602B2 (ja) * 1991-04-23 2001-05-21 ソニー株式会社 半導体装置の製造方法
DE69232648T2 (de) * 1991-11-29 2003-02-06 Sony Corp., Tokio/Tokyo Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung
JPH05226327A (ja) * 1992-02-12 1993-09-03 Fuji Electric Co Ltd 絶縁膜の製造方法および製造装置
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
JP3094688B2 (ja) * 1992-10-12 2000-10-03 富士電機株式会社 絶縁膜の製造方法
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685050A (ja) * 1992-09-07 1994-03-25 Nec Corp 素子分離絶縁膜の形成方法

Also Published As

Publication number Publication date
DE19717880A1 (de) 1998-05-14
JPH10144782A (ja) 1998-05-29
US5981355A (en) 1999-11-09
KR19980034499A (ko) 1998-08-05
KR100226736B1 (ko) 1999-10-15

Similar Documents

Publication Publication Date Title
DE3902701C2 (de)
DE3751920T2 (de) Isolationsverfahren für integrierte Schaltungen
DE4212503C2 (de) Verfahren zur Herstellung eines Feldisolatorbereichs in einer Halbleitervorrichtung
DE69516769T2 (de) Planarisierter isolationsgraben und feldoxid-isolationsstruktur
DE10127622B4 (de) Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens
EP0001100A2 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
DE4109184C2 (de) Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils
DE69621412T2 (de) Verfahren zur Herstellung einer Halbleitereinrichtung mit einem aus einer Grube herausragenden Isolationsoxid
DE3014363C2 (de)
DE4235534A1 (de) Verfahren zum isolieren von fets
DE3834241A1 (de) Halbleitereinrichtung
DE19717880C2 (de) Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung
DE4116690A1 (de) Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben
DE19806842A1 (de) Laminatsubstrat aus Halbleiterwafern, die miteinander ohne Kontakt zwischen Isolierschicht und Halbleiterschicht verbunden sind, und Verfahren zur Herstellung
EP0182088B1 (de) Schottky-Kontakt auf einer Halbleiteroberfläche und Verfahren zu dessen Herstellung
DE3588129T2 (de) Verbesserungen von Verfahren zum Herstellen von Chips mit einer integrierten Schaltung und auf diese Art hergestellte Chips
DE19648753A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Trench
DE69027644T2 (de) Verfahren zur Herstellung eines bipolaren Transistors
DE4342817B4 (de) Verfahren zur Bildung eines Kontaktloches für eine Metall-Leitung in einem Halbleiter-Bauelement
DE4138057C2 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE10052208C2 (de) Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen
DE2758283C2 (de) Verfahren zur Herstellung voneinander isolierter Halbleiterschaltungen
DE10039166A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE19716687B4 (de) Verfahren zur Bildung eines Elementisolierfilms einer Halbleitervorrichtung
DE19603108C2 (de) Verfahren zur Herstellung von Halbleiter-Isolationsstrukturen mit einem an einer Strukturgrenze eines Halbleitersubstrats geformten Graben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131101