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KR100226736B1 - 격리영역 형성방법 - Google Patents

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KR100226736B1
KR100226736B1 KR1019960052558A KR19960052558A KR100226736B1 KR 100226736 B1 KR100226736 B1 KR 100226736B1 KR 1019960052558 A KR1019960052558 A KR 1019960052558A KR 19960052558 A KR19960052558 A KR 19960052558A KR 100226736 B1 KR100226736 B1 KR 100226736B1
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Abstract

본 발명은 반도체 소자의 격리영역 형성방법에 관한 것으로 특히, 기가(GIGA)급 이상의 소자격리 영역을 형성하기 위한 트랜치 형성후 트랜치내에 보이드(void)없는 격리막을 형성함과 동시에 용이한 평탄화공정을 제공하기에 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.
이와같은 본 발명 반도체 소자의 격리 영역 형성방법은 반도체 기판에 서로 다른 폭을 갖는 제1연막을 형성하는 단계; 상기 제1절연막을 이용하여 상기 반도체 기판에 서로 다른 폭의 트랜치를 형성하는 단계; 상기 트랜치 및 제1절연막위에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 제1절연막의 일부를 노출시키는 단계; 상기 제1절연막과 그위에 나머지 제2절연막을 습식각으로 식각하는 단계로 이루어진다.

Description

격리영역 형성방법
본 발명은 반도체 소자의 격리영역 형성방법에 관한 것으로 특히, 기가(GIGA)급 이상의 소자격리영역을 형성하기 위한 트랜치 형성후 트랜치내에 보이드(void)없는 격리막을 형성함과 동시에 용이한 평탄화공정을 제공하기에 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.
반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러가지 방법중 소자 격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다. 일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다. 그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버드비크(Bird Beak) 발생때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다. 그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버드비크의 생성을 방지하거나 또는 버드비크를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다. 그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2u㎡이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(trench)를 이용한 격리영역 형성방법이 제안되었다.
이하에서 첨부된 도면을 참조하여 종래 트랜치를 이용한 반도체 소자의 격리막 형성방법을 설명하기로 한다.
도1a 내지 도 1f는 종래 반도체 소자의 격리영역 형성공정을 보여주는 단면도들이다.
먼저, 도 1a에 나타낸 바와 같이 반도체 기판(1)상에 패드 산화막(2) 및 풀리실시콘층(3)을 차례로 형성한후 선택적으로 패터닝(포토리소그래피공정+식각공정)하여 상기 폴리실리콘층(3) 및 패드 산화막(2)을 다른 폭 및 다른 간격을 갖도록 분리시킨다. 그 다음, 상기 분리된 폴리실리콘층(3) 및 패드 산화막(2)을 마스크로 이용한 식각공정으로 반도체 기판(1)을 일정깊이로 식각하여 다른 폭의 트랜치(4)들을 형성한다.
도1b에 나타낸 바와 같이 상기 트랜치(4) 표면을 따라서 열산화막(5)을 형성 한다. 그 다음, 상기 트랜치(4)를 포함한 전면에 전자 사이크로트론 공명(ECR : Electron-Cyclotron-Resonance)장비를 이용하여 CVD(Chemical Vapor Deposition) 산화막(6)을 형성한다. 이때, 전자 사이크로트론 공명장치를 이용한 CVD 산화막(6)증착법은 ECR 플라즈마 장비에서 SiH4/N2O가스를 원료로 하여 산화막을 형성한다.
도1c에 나타낸 바와 같이 상기 CVD산화막(6)을 측면 에치(lateral etch)한다. 그러면, 트랜치(4)내에 형성된 CVD 산화막(6)은 거의 식각되지 않지만 폴리실리콘층(3)의 상층면 에지부분을 노출시킨다. 그리고, 좁은 폭으로 형성된 폴리실리콘층(3) 상층면의 CVD 산화막(6)또한 식각되는데 폴리실리콘층(3) 상층면의 폭이 좁을 경우에는 측면 에치에 의해 완전히 제거된다.
도 1b에 나타낸 바와 같이 상기 폴리실리콘층(3) 및 CVD 산화막(6)을 포함한 전면에 감광막(PR)을 형성한후 노광 및 현상공정으로 폴리실리콘층(3) 상층면에 측면 에치후 제거되지 않은 CVD 산화막(6)을 선택적으로 노출시킨다. 이때, CVD 산화막(6)하부의 폴리실리콘층(3) 상층면 에지부도 부분적으로 노출시킨다.
도1e에 나타낸 바와같이 상기 감광막(PR)을 마스크로 이용하여 노출된 CVD 산화막(6) 선택적으로 제거한다. 그 다음, 감광막(PR)을 제거한다.
도1f에 나타낸 바와 같이 상기 폴리실리콘층(3) 및 패드 산화막(2)을 차례로 제거하여 종래 트랜치를 이용한 반도체 소자의 격리막 형성공정을 완료한다.
종래의 트랜치를 이용한 격리영역 형성방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 트랜치에 CVD 산화막을 형성한후 트랜치 영역을 제외한 폴리실리콘층상승면에 형성된 CVD 산화막을 제거하는 공정이 폴리실리콘층 상층에 형성된 CVD산화막에 대한 측면 에치공정과 감광막(PR)을 이용한 패터닝 공정(포토리소그래피공정+식각공정)으로 이루어져 공정이 복잡한 문제점이 있었다.
둘째, 트랜치 매립을 위한 CVD 산화막 증착시 트랜치에 형성되는 CVD 산화막이 폴리실리콘층의 상층면보다 높게 형성될 경우 CVD 산화막에 대한 측면 에치공정이 필요하게 되고 에치공정후에도 폴리실리콘층의 에지부분의 CVD 산화막이 완전히 제거되지 않고 남아있게 된다. 그에 따라 감광막을 이용한 폴리실리콘층 상층의 CVD 산화막 제거공정시 폴리실리콘 상층면 에지부분의 CVD산화막이 감광막에 마스킹되어 완전히 제거되지 않게 된다. 그러므로 폴리실리콘층 에지부는 제거되지 않은 CVD 산화막에 마스킹되고 그로인해 폴리실리콘층에 대한 제거공정시 CVD산화막 하부의 폴리실리콘층은 제거되지 않아 제거되지 않은 CVD 산화막과 제거되지 않은 CVD 산화막 하부의 폴리실리콘층에 대한 제거공정이 추가되어야 하므로 생산성이 저하됨은 물론 비용이 추가되는 문제점이 발생하게 된다.
본 발명은 상기한 바와 같은 종래 격리영역 형성방법의 문제점들을 해결하기 위해 안출한 것으로 트랜치에 대한 절연막 형성공정시 증착/식각율을 조절하여 격리영역으로 사용할 좁은 폭의 트랜치에서 높은 애스픽트비(aspect ratio)를 얻음으로써 보이드(void) 없는 격리영역을 형성하는데 그 목적이 있다. 또한, 증착/ 식각율을 조절하여 격리막을 형성한 후 활성영역으로 사용할 기판상에 형성된 격리 영역 형성물질을 리프트 오프(lift off)법으로 단 한 번에 제거하는데 다른 목적이 있다.
제1a, 1f도는 종래 반도체 소자의 격리영역 형성공정을 보여주는 단면도.
제2a, 2f도는 본 발명에 따른 반도체 소자의 격리영역 형성공정을 보여주는 단면도.
도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 제1절연막 패턴
12 : 제2절연막 패턴 13 : 트랜치
14 : 열산화막 15 : CVD 산화막
본 발명에 따른 반도체 소자의 격리영역 형성방법은 반도체 기판에 서로 다른폭을 갖는 제1절연막을 형성하는 단계; 상기 제1절연막을 이용하여 상기 반도체 기판에 서로 다른 폭의 트랜치를 형성하는 단계; 상기 트랜치 및 제1절연막 위에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 제1절연막의 일부를 노출시키는 단계; 상기 제1절연막과 그위에 나머지 제2절연막을 습식각으로 식각하는 단계로 이루어진다.
이와 같은 본 발명 반도체 소자의 격리영역 형성방법을 첨부된 도면을 참조하여설명하기로 한다.
도2a 내지 도2f는 본 발명에 따른 반도체 소자의 격리영역 형성공정을 보여주는 단면도들이다.
먼저, 도2a에 나타낸 바와 같이 반도체 기판(10)상에 제1절연막 및 제2절연막을 차례로 형성한후 선택적으로 패터닝(포토리소그래피공정+식각공정)하여 상기 제2절연막 및 제1절연막을 반도체 기판(10)상에서 다른 폭 및 다른 간격을 갖는 제1, 제2 절연막 패턴(11a, 11b)(12a, 12b)으로 분리시킨다. 그 다음, 상기 분리된 제1, 제2 절연막 패턴(11a, 11b)(12a, 12b)을 마스크로 이용한 식각공정으로 반도체 기판(10)을 일정깊이로 식각하여 다른 폭의 트랜치(13a, 13b)들을 형성한다. 이때, 상기 제1절연막 패턴 (11a, 11b)은 산화물로 형성하고 제2절연막 패턴(121a, 12b)은 질화물로 형성한다. 그리고, 다른 폭의 트랜치(13a, 13b)는 작은 폭의 트랜치(13a)와 큰폭의 트랜치(13b)로 구성된다. 이때, 작은 폭의 트랜치(13a)는 0.5μm이하의 폭을 갖는 트랜치이다. 또한, 트랜치(13a, 13b)가 형성되지 않은 반도체 기판(10)은 소자형성영역인 활성영역(active region)이다. 이때, 상기 제1, 제2 절연막 패턴(11a, 11b)(12a, 12b) 대신 산화막과 질화막중 어느 하나만을 선택하여 형성활 수 있다.
도 2b에 나타낸 바와 같이 상기 트랜치 (13a, 13b)표면을 따라서 열산화막(14)을 형성한다. 그다음, 트랜치(13a, 13b)의 측면에 사이드월(side wall)인버젼(inversion)으로 인한 누설전류의 발생등을 방지하기 위해 보론(B), 비소(As)중 어느 하나의 불순물 이온을 주입한다.
도2c 및 도2d에 나타낸 바와같이 상기 트랜치(13a, 13b)를 포함한 전면에 ICP(Inductive Coupling Plasma)장비를 사용하여 트랜치(13a, 13b)영역과 제2절연막 패턴(12a, 12b)상층간에 단차가 심한 고밀도 플라즈마(high density plasma)CVD 산화막(15)을 형성한다. 이때, 도 2c는 CVD 산화막(15)이 트랜치(13a, 13b)내부 및 제2절연막 패턴(12a, 12b)상층면에 증착되는 진행과정을 보여주는 공정단면도이고 도2d는 CVD산화막(15)의 증착공정이 완료된 것을 보여주는 공정단면도이다. 이때, ICP (Ind u ctive Coupling Plasma)장비를 이용한 CVD 산화막(15) 증착법은 ICP장비에서 SiH4/O2가스를 원룔로 하여 산화막을 형성하는 것으로 상기 트랜치(13a, 13b)내에서의 CVD 산화막(15) 증착이 상기 트랜치 (13a, 13b)의 측면 보다 바닥면에서부터 증착되도록 하는 것이다. 이때, ICP 장비에서의 RF bias Power는 500∼3000 Watts, 플라즈마 소오스를 발생시키기 위한 소오스 파워(source power)는 2000~4000Watts, 그리고 압력은 10mtorr이내 이다. 그리고 SiH4:O2의 가스비는 1:1.3의 비율로 O2가 많도록 주입하며, 증착/스퍼터식각시의 증착/스퍼터율은 2.9∼8.1이다. 그러면, 높은 애스팩트비(aspect ratio)를 실현하여 보이드(void) 발생가능성을 억제한 평탄성이 좋은 산화막의 매립이 가능하다. 특히, 도2c에서 나타낸 바와 같이 상기와 같은 조건에서 증착/ 스퍼터로 증착을 진행하면 트랜치 (13a, 13b)의 상층 모서리부분 A에서부터 제2절연막 패턴(12a, 12b)상층면으로는 점점 가늘어지는 형상으로 CVD 산화막(15)이 형성되며 결과적으로 도2d에서 나타낸 바와같이 제2절연막 패턴 (12a, 12b)의 에지부 상층에서 CVD 산화막(15)이 돌출되지 않는 오프셋(off-set) 영역B을 갖게 된다. 그리고, 트랜치 (13a, 13b)에 형성되는 CVD산화막(15)은 제2절연막 패턴(12a, 12b)의 상층면 보다 높게 형성한다. 이때, 트랜치(13a, 13b)에 형성되는 CVD 산화막(15)은 RF bias Power, 소오스 파워(source power), 또는 압력 등의 조건을 변화시켜 형성시킬 수 있다. 또한, CVD 산화막(15)을 트랜치(13a, 13b)에 형성할 때 한 번에 형성하는 방법과 증착/ 스퍼터율을 다르게 하여 여러번의(적어도 2번이상) 공정으로 형성할 수 있다.
도2e에 나타낸 바와 같이 반응성 이온 식각법(RIE : Reactive Ion Etch)을 이용한 에치백(etch back)공정 또는 BOE 또는 불산(HF)을 이용한 습식각으로 상기 CVD 산화막(15)을 식각하여 제2절연막 (12a, 12b)의 상층면 및 측면을 부분적으로 노출시킨다. 그러면, 상기 CVD 산화막(15)은 트랜치(13a, 13b)내의 CVD 산화막(15a)과 넓은 폭으로 형성된 제2절연막 패턴(12a) 상층의 CVD 산화막(15)은 완전히 제거되거나 아주 작은 양만이 남게 되고 넓은 폭으로 형성된 제2절연막 패턴(12a) 상에는 CVD 산화막(15)이 아일랜드(islan) 형상의 CVD 산화막(15b)으로 남게 되는 것이다. 그리고, 필요한 경우 상기 CVD 산화막(15)을 마스크로 트랜치(13)아래의 반도체 기판(10)에 채널스톱이온을 주입한다. 이때, 채널스톱이온은 보론(B), 비소(As) 또는 인 (P) 이온중 어느 하나를 주입한다. 그리고, RIE를 이용한 에치백공정을 할 때 제2절연막 (12a, 12b)의 두께를 이용하여도 도2f(c)와 같이 트랜치(13a, 13b)내에 형성된 CVD 산화막(15a)과 반도체 기판(10)의 높이를 조절할 수 있고 이는 트랜치(13a, 13b)에지부분의 리세스(Recess)를 방지 할 수 있어 리케이지 레벨(leakage level)을 개선 할 수 있다.
도2f에 나타낸 바와 같이 상기 제2절연막 패턴(12a, 12b)을 인산 (H3PO4)용액을 사용하여 제거한다. 이때, 넓은 폭의 제2절연막 패턴(12a)상층에 형성된 CVD 산화막(15b)
도2f에 나타낸 바와같이 상기 제2절연막 패턴(12a, 12b)을 인산 (H3PO4)용액을 사용하여 제거한다. 이때, 넓은 폭의 제2절연막 패턴(12a)상층에 형성된 CVD 산화막(15b)은 리프트 오프(lift off)되어 자동적으로 제거된다. 그다음, 남아있는 제1절연막 패턴(11)을 불산(HF) 용액을 사용하여 제거하므로 본 발명에 따라 반도체 소자의 격리영역 형성공정을 완료한다.
본 발명에 따른 반도체 소자의 격리영역 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, 제2절연막 패턴 상층에 형성된 CVD 산화막을 제거하는 공정이 CVD 산화막을 에치백하는 공정과 제2절연막을 습식식각법으로 제거하여 리프트 오프시키는 공정으로 단순해져 소자의 생산성을 향상시킬 수 있다.
둘째, 제2절연막의 모서리부분(A)에서 제2절연막 에지부분으로 오프셋영역(B)이 형성되고 에치백공정으로 제2절연막의 에지부가 먼저 노출되고 노출된 부분을 이용한 리프트 오프법을 사용하므로 종래에 제2절연막의 에지부에 남아있던 제2절연막 패턴 및 제1절연막 패턴 문제가 해결되어 생산성이 향상됨은 물론 비용이 추가되는 문제점을 용이하게 해결 할 수 있다.
셋째, 기가(Giga)급 이상의 매우 좁은 소자 분리 폭을 갖는 트랜치를 보이드(void)없이 매립 할 수 있다.

Claims (23)

  1. 반도체 기판에 서로 다른 폭을 갖는 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴을 이용하여 상기 반도체 기판에 서로 다른 폭의 트랜치를 형성하는 단계; 상기 트랜치 및 제1절연막 패턴위에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 제1절연막 패턴의 일부를 노출시키는 단계; 상기 제 1절연막 패턴과 그위에 나머지 제2절연막을 습식각각으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  2. 제1항에 있어서, 상기 제1절연막 패턴을 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  3. 제1항에 있어서, 상기제1절염막 패턴은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  4. 제1항에 있어서, 상기제1절염막 패턴은 산화막으로 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  5. 제1항에 있어서, 상기 트랜치 영역 형성후 불순물 이온을 주입하는 단계가 포함되는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  6. 제5항에 있어서, 상기 불순물 이온 주입은 보론(B), 비소(As)중 어느 하나를 주입하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  7. 제1항에 있어서, 상기제2절염가막 패턴은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  8. 제7항에 있어서, 상기 산화막은 CVD 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  9. 제1항에 있어서, 상기제2절연막은 반응성 이온 식각법(RIE : Reactive Ion Etch)으로 식각하여 제1절연막 패턴의 일부를 노출시키는 단계로 이루어진 반도체 소자의 격리영역 형성방법.
  10. 제1항에 있어서, 상기제2막은 습식식각하여 제1절연막 패턴의 일부를 노출시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  11. 제10항에 있어서, 상기 습식식각하여 불산(HF)을 이용하여 제1절연막 패턴의 일부를 노출시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  12. 제4항에 있어서, 상기제2절연막은 반응성 이온 식각법(RIE : Reactive Ion Etch)으로 식각하여 질화막의 일부를 노출시키는 단계로 이루어진 반도체 소자의 격리영역 형성방법.
  13. 제4항에 있어서, 상기제2절연막은 반응성 습식식각법하여 질화막의 일부를 노출시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  14. 제13항에 있어서, 상기 습식식각하여 불산(HF)을 이용하여 제1절연막 패턴의 일부를 노출시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  15. 제1항에 있어서, 상기 제2절연막은 적어도 2번에 걸쳐 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  16. 제8항에 있어서, 상기 CVD 산화막은 고밀도 플라즈마(High Density Plasma)산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  17. 제1항에 있어서, 상기 제2절연막은 플라즈마 장비를 사용하여 형성하는 것으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  18. 제16항에 있어서, 상기 CVD 산화막은 SiH4/O2가스를 이용하여 고밀도 플라즈마 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  19. 제16항에 있어서, 상기 CVD 산화막은 RF bias Powr는 500∼3000 Watts, 소오스 파워(source power)는 2000∼4000Watts, 그리고 압력은 10mtorr이내에서 형성하는 고밀도 플라즈마 산화막을 형성하는 것으로 이루어진 것을 특징으로 하는 반도체 소자의 경리영역 형성방법.
  20. 제18항에 있어서, 상기 SiH4와 O2의 가스비는 O2가 많은 것으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  21. 제18항에 있어서, 상기 SiH4와 O2의 가스비는 O2의 1:1.3의 비율로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  22. 제1항에 있어서, 상기 제2절연막의 증착/스퍼터 식각율은 2.9∼8.1인 것으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  23. 제16항에 있어서, 상기 제2절연막의 증착/스퍼터식각율은 2.9∼8.1인 것으로 이루어진 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622754B1 (ko) * 1999-12-30 2006-09-13 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR100702776B1 (ko) 2005-06-30 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287937B1 (en) 1997-08-21 2001-09-11 Micron Technology, Inc. Method for simultaneous dopant driving and dielectric densification in making a semiconductor structure
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
TW409344B (en) * 1998-09-02 2000-10-21 United Microelectronics Corp Method of producing shallow isolation trench
US6869858B2 (en) * 1999-01-25 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation planarized by wet etchback and chemical mechanical polishing
US6350662B1 (en) * 1999-07-19 2002-02-26 Taiwan Semiconductor Manufacturing Company Method to reduce defects in shallow trench isolations by post liner anneal
US6319796B1 (en) 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
TW432600B (en) * 1999-12-16 2001-05-01 United Microelectronics Corp Process for shallow trench isolation structure
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
JP2006190784A (ja) * 2005-01-05 2006-07-20 Renesas Technology Corp 半導体装置の製造方法
JP5935281B2 (ja) * 2011-09-30 2016-06-15 大日本印刷株式会社 型、型の製造方法、および、型を用いた反射防止フィルムの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202545A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置の製造方法
JPS59124141A (ja) * 1982-12-28 1984-07-18 Toshiba Corp 半導体装置の製造方法
JPS60235436A (ja) * 1984-05-09 1985-11-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0239551A (ja) * 1988-07-29 1990-02-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
US5192706A (en) * 1990-08-30 1993-03-09 Texas Instruments Incorporated Method for semiconductor isolation
JP3168602B2 (ja) * 1991-04-23 2001-05-21 ソニー株式会社 半導体装置の製造方法
DE69232648T2 (de) * 1991-11-29 2003-02-06 Sony Corp., Tokio/Tokyo Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung
JPH05226327A (ja) * 1992-02-12 1993-09-03 Fuji Electric Co Ltd 絶縁膜の製造方法および製造装置
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
JPH0685050A (ja) * 1992-09-07 1994-03-25 Nec Corp 素子分離絶縁膜の形成方法
JP3094688B2 (ja) * 1992-10-12 2000-10-03 富士電機株式会社 絶縁膜の製造方法
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622754B1 (ko) * 1999-12-30 2006-09-13 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR100702776B1 (ko) 2005-06-30 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

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