DE60005064T2

DE60005064T2 - Flashspeicherarchitektur unter verwendung von drei metalschichtenverbindung

Info

Publication number: DE60005064T2
Application number: DE60005064T
Authority: DE
Inventors: S. Colin BILL; Shi-Chang Johathan SU; P. Ravi GUTALA
Original assignee: Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 1999-08-23
Filing date: 2000-07-14
Publication date: 2004-06-03
Anticipated expiration: 2020-07-15
Also published as: EP1256116A2; US6088287A; CN1468435A; ATE249089T1; KR20030009289A; WO2001015171A2; KR100629987B1; CN100543867C; JP2003517170A; DE60005064D1; EP1256116B1; WO2001015171A3; JP4832691B2; TW477986B

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft generell nichtflüchtige Speichervorrichtungen und insbesondere Verfahren und Systeme zum Dekodieren von Wortleitungen in elektrisch löschbaren, programmierbaren Flash ROM-Vorrichtungen (EEPROM).
Technischer Hintergrund
US-A-5,282,175 beschreibt ein Static Random Access Memory, das ein Array von Speicherzellen aufweist, die in mehreren Reihen und Spalten angeordnet sind. Es wird eine Wortleitungsstruktur verwendet, bei der Speicherzellen in einer Reihe mit einer gemeinsamen lokalen Wortleitung verbunden sind und Speicherzellen in einer Spalte mit dem gleichen Bitleitungs-Paar verbunden sind. Reihenadress-Signale und Spaltenadress-Signale werden an Reihen-Decoder, Spalten-Decoder und z-Decoder verteilt und in diesen verwendet. Der Reihen-Decoder dekodiert das Reihenadress-Signal und gibt ein Hauptwortleitungs-Signal aus, um eine der Haupt-Wortleitungen zu wählen. Der z-Decoder dekodiert das Reihenadress-Signal und das Spaltenadress-Signal, um ein z-Decoder-Signal zum Wählen eines der Blöcke in dem Speicher-Array auszugeben. Ein Lokal-Decoder in jedem Block dekodiert das Hauptwortleitungs-Signal aus dem Reihen-Decoder und das z-Decoder-Signal aus dem z-Decoder, um selektiv eine der Wortleitungen der Lokal-Wortleitungen in dem entsprechenden Block zu aktivieren.
Flash-Speicher sind populäre Speichervorrichtungen, da sie Information auch bei Nichtvorhandensein kontinuierlicher Energie speichern und sich in sehr kompakter Form ausgestalten zu lassen. Flash-Speicher werden typischerweise ausgebildet, indem mehrere Floating-Gate-Transistoren in einem Siliciumsubstrat hergestellt werden. Ein Floating-Gate-Transistor ist in der Lage zum Speichern elektrischer Ladung entweder an einer separaten Gate-Elektrode, die als Floating-Gate bekannt ist, oder in einer dielektrischen Schicht, die unter einer Steuer-Gate-Elektrode liegt. Allgemein ausgedrückt werden Daten in einem nichtflüchtigen Speicher gespeichert, indem in dem Floating-Gate eine Speicherung einer elektrischen Ladung erfolgt.
Bei einer Flash-EEPROM-Vorrichtung werden Elektroden zu der Floating-Gate-Elektrode durch eine als Tunnel-Oxid-Schicht bekannte dünne dielektrische Schicht zugeführt, die zwischen der Floating-Gate-Elektrode und einem unterliegenden Substrat angeordnet ist. Typischerweise wird die Elektronen-Übertragung durch Kanal-Heißelektronen-("CHE"-)Injektion oder Fowler-Nordheim-Tunnelung durchgeführt. Bei jedem der Elektronen-Übertragungsmechanismen wird eine Spannung durch eine Steuer-Gate-Elektrode mit der Floating-Gate-Elektrode verbunden. Die Steuer-Gate-Elektrode ist kapazitiv derart mit der Floating-Gate-Elektrode gekoppelt, dass eine an die Steuer-Gate-Elektrode angelegte Spannung mit der Floating-Gate-Elektrode verbunden ist. Bei einem Typ von Vorrichtung handelt es sich bei der Steuer-Gate-Elektrode um eine polykristalline Silicium-Gate-Elektrode, die der Floating-Gate-Elektrode überliegt und von dieser durch eine dielektrische Schicht getrennt ist. Bei einem anderen Typ von Vorrichtung handelt es sieh bei der Floating-Gate-Elektrode um einen dotierten Bereich in dem Halbleitersubstrat.
Flash-Speichervorrichtungen sind durch Reihen und Spalten von Flash-Transistoren gebildet, wobei jeder Transistor als Zelle bezeichnet wird. Ein Wortleitungs-Decoder gibt Betriebsspannungen an Reihen von Transistoren in jedem Sektor der Speichervorrichtung aus und ist typischerweise mit dem Gate jedes Transistors in dem Sektor verbunden. Ein Bitleitungs-Decoder gibt Betriebsspannungen an Reihen von Transistoren aus und ist typischerweise mit den Drains der Transistoren in jeder Spalte verbunden. Generell sind die Sources der Transistoren mit einer gemeinsamen Source-Leitung und verbunden und werden durch einen Sourceline-Controller gesteuert.
Eine Zelle wird typischerweise programmiert, indem eine vorbestimmte Spannung an das Steuer-Gate und eine zweite vorbestimmte Spannung an das Drain ausgegeben wird die Source geerdet wird. Die bewirkt, dass Kanal-Heißelektroden aus dem Drain-Verarmungsbereich in das Floating-Gate injiziert werden. Das Lesen von Zellen erfolgt typischerweise dadurch, dass eine vorbestimmte Spannung an das Steuer-Gate und eine zweite vorbestimmte Spannung an die Bitleitung ausgegeben wird, die Source geerdet wird und anschließend der Bitleitungsstrom detektiert wird. Falls die Zelle programmiert ist und die Schwellspannung relativ hoch ist, ist der Bitleitungsstrom null oder relativ niedrig. Falls die Zelle nicht programmiert ist oder gelöscht ist, ist die Schwellspannung relativ niedrig, die Steuer-Gate-Spannung intensiviert den Kanal, und der Bitleitungsstrom ist relativ hoch.
Eine Zelle kann in einer Flash-Speichervorrichtung auf verschiedene Arten gelöscht werden. Gemäß einer Vorkehrung wird eine Zelle gelöscht, indem der Source eine vorbestimmte Spannung zugeführt wird, das Steuer-Gate geerdet wird und dem Drain erlaubt wird zu floaten. Dies bewirkt, dass Elektronen, die während des Programmierens in das Floating-Gate injiziert wurden, mittels Fowler-Nordheim-Tunnelung aus dem Floating-Gate entfernt werden, und zwar durch die dünne Tunnel-Oxid-Schicht zu der Source.
Ein bekanntes Problem bei der Dekodierungs-Architektur besteht darin, dass der Wortleitungs-Decoder und manchmal zwei Wortleitungs-Decoder zum Durchführen desjenigen Dekodiervorgangs verwendet werden, bei dem Reihen von Transistoren in jedem Sektor dekodiert werden. Bei sämtlichen dieser herkömmlichen Wortleitungs-Dekodier-Architekturen ist die Dekodier-Logik an jeder Stufe in dem Wortleitungs-Decoder angeordnet. In dem Kernbereich an sich erfolgt keine partielle Dekodierung, was mit zu einer großen Bemessung des Wortleitungs-Decoders beiträgt. Aufgrund der großen physischen Bemessung des Wortleitungs-Decoders wird Platz auf dem Silicium-Substrat verschwendet, oder es ist zusätzlicher Platz erforderlich, was die Bemessungen der Speichervorrichtung vergrößert.
Bei bekannten herkömmlichen Wortleitungs-Dekodier-Architekturen werden zwei Schichten aus Metall verwendet, um den Wortleitungs-Decoder mit den Zellen in der Speichervorrichtung zu verbinden. Aufgrund der sehr kleinen Bemessung der Transistoren sind die Metall-Leitungen, die zum Verbinden der Transistoren mit den Decodern verwendet werden, nur unter extremen Schwierigkeiten herstellbar, ohne dass ein Verlust an Ausbeute hingenommen werden muss. Dies ist der Fall, da die Metall-Leitungen, welche die verschiedenen elektrischen Komponenten miteinander verbinden, sehr eng aneinander angeordnet sind, was zu Kurzschluss- und Rausch-Problemen führt.
Aus diesem Grund existiert Bedarf an Speichervorrichtungen mit einem verbesserten Verfahren und System zum Dekodieren von Wortleitungen, das nicht derart viel, physischen Platz auf dem Substrat beansprucht und bei dem dennoch kein Ausbeute-Verlust bei der Herstellung auftritt.
Offenbarung der Erfindung
Mit der vorliegenden Erfindung wird ein Flash-Speicher gemäß Anspruch 1 offenbart. Bei diesem Speicher sind die bei herkömmlichen Wortleitungs-Decoder-Architekturen auftretenden Probleme beseitigt. Der bevorzugte Flash-Speicher weist mehrere Sektoren auf, die Information speichern, wobei jeder Sektor in mehrere Halbsektoren unterteilt ist. Wie bei den traditionellen Speichersektoren ist jeder Halbsektor mit Reihen und Spalten von Flash-Transistoren ausgestaltet, die ein Flash-Transistor-Array bilden. Der bevorzugte Flash-Speicher weist ferner mehrere vordekodierte Adress-Leitungen auf, die elektrisch mit mindestens einem Global-x-Decoder verbunden sind. Zusätzlich weist der Flash-Speicher mindestens einen Sub-x-Decoder und mindestens einen Vertikal-x-Decoder auf, die in elektrisch mit einem jeweiligen Global-x-Decoder in einer Reihe von Sektoren verbunden sind. Die Sub-x-Decoder und die vertikalen x-Decoder sind zwischen sämtlichen Halbsektoren in dem Flash-Speicher positioniert.
Während des Betriebs dekodiert der Global-x-Decoder die Information, die in den vordekodierten Adress-Leitungen vorhanden ist, und verwendet dann die Sub-x-Decoder und die Vertikal-x-Decoder, um den Dekodiervorgang abzuschließen, in dem eine vorbestimmte Wortleitung in den entsprechenden Sektor gewählt wird. Jeder globale x-Decoder in dem Flash-Speicher enthält mindestens einen Global-Wortleitungs-Ausgang, mindestens einen zweiten Global-Wortleitungs-Ausgang und mehrere Vertikal-Adress-Ausgänge. Der erste Global-Wortleitungs-Ausgang und der zweite Global-Wortleitungs-Ausgang sind elektrisch mit jeweiligen Sub-x-Decodern verbunden, die einer bestimmten Reihe von Sektoren angeordnet sind. Die Vertikal-Adress-Ausgänge des Global-x-Decoders sind elektrisch mit sämtlichen Vertikal-x-Decodern in einer bestimmten Reihe von Sektoren verbunden.
Jeder Sub-x-Decoder weist mehrere Wortleitungs-Selektorschaltungen auf, die elektrisch mit dem Global-x-Decoder und dem Vertikal-x-Decoder verbunden sind, der einem bestimmten Sektor zugeordnet ist. Insbesondere sind der erste Global-Wortleitungs-Ausgang, der zweite Global-Wortleitungs-Ausgang und ein vorbestimmter Vertikal-Wortleitungs-Ausgang elektrisch mit jeder Wortleitungs-Selektorschaltung verbunden. Die Wortleitungs-Selektorschaltungen verwenden die teilweise dekodierte Information aus dem Global-x-Decoder und dem Vertikal-x-Decoder, um eine bestimmte Wortleitung in einem Sektor zu wählen. Die vorliegende Erfindung bietet Vorteile gegenüber Wortleitungsdekodier-Verfahren und -Systemen des Standes der Technik, indem bei ihr die Größe der Wortleitungs-Decoder-Architektur um sogar 75 Prozent reduziert ist.
Bei der bevorzugten Ausführungsform der vorliegenden Erfindung werden der erste Global-Wortleitungs-Ausgang und der zweite Global-Wortleitungs-Ausgang in Form einer dritten Metall-Schicht an dem Flash-Speicher angeordnet. Wie auf dem Gebiet bekannt ist, werden eine oder mehr Lagen aus leitendem Metall auf ein Substrat aufgetragen, um die Schaltungskomponenten der Vorrichtung miteinander zu verbinden und dadurch den Stromweg zu vervollständigen. Dieser Vorgang wird in der Halbleiterindustrie allgemein als Metallisierung bezeichnet. Bei der vorliegenden Erfindung werden eine erste Metall-Schicht und eine zweite Metall-Schicht verwendet, um die verschiedenen Komponenten des Flash-Speichers miteinander zu verbinden. Wie bereits erwähnt wird die dritte Metall-Schicht verwendet, um den ersten Global-Wortleitungs-Ausgang und den zweiten Global-Wortleitungs-Ausgang des Global-x-Decoders mit jedem betreffenden Sub-x-Decoder in dem Flash-Speicher zu verbinden.
Bei derzeit bekannten herkömmlichen Speicherdekodier-Architekturen werden erste und zweite Metall-Schichten verwendet, um die verschiedenen Komponenten der Speichervorrichtung miteinander zu verbinden, wie z.B. um die Wortleitungs-Decoder mit jedem Sektor zu verbinden. In dem Speicherzellen-Array verwenden die Bit-Leitungen die ersten und zweiten Metall-Verbindungsschichten. Da bei der vorliegenden Erfindung der erste Global-Wortleitungs-Ausgang und der zweite Global-Wortleitungs-Ausgang zum teilweisen Dekodieren verwendet werden, brauchen nur zwei Metall-Leitungen für eine vorbestimmte Anzahl von Wortleitungen pro Sektor zur Verfügung zu stehen. Dies ermöglicht, dass die dritte Metall-Leitung in dem Kern-Bereich des Flash-Speichers Metall-Leitungen aufweist, die relativ zu den herkömmlichen Verfahren, bei denen eine Metall-Leitung für jede Wortleitung erforderlich ist, weit voneinander beabstandet sind, und zwar um mindestens sechs μm bei der bevorzugten Ausführungsform.
Die Verwendung der dritten Metall-Schicht in dem Flash-Speicher hat den Effekt, dass kein Verlust an Ausbeute aufgrund von Metall-Kurzschlüssen bei der Herstellung auftritt. Bei herkömmlichen Speichervorrichtungen sind die Metall-Leitungen, die den Wortleitungs-Decoder mit jeder Wortleitung in einem Sektor verbinden, ungefähr um 0,7 μm voneinander entfernt. Wie Fachleuten leicht ersichtlich sein wird, bietet die vorliegende Erfindung unter dem Aspekt der Herstellung Vorteile gegenüber herkömmlichen Verfahren, da während der Herstellung die Verluste an Ausbeute, die aufgrund von Kurzschlüssen der Metall-Leitungen auftreten könnten, welche zum Verbinden der Wortleitungs-Decoder mit den Wortleitungen in jedem Sektor verwendet werden, nicht zunehmen.
Diese und weitere Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung der derzeit bevorzugten Ausführungsformen der Erfindung im Zusammenhang mit den beigefügten Zeichnungen ersichtlich.
Kurzbeschreibung der Zeichnungen
1 zeigt ein Blockschaltbild eines Teils eines bevorzugten Flash-Speichers, bei dem die hier offenbarte Wortleitungsdekodier-Architektur realisiert ist.
2 zeigt ein Blockschaltbild einer Reihe des bevorzugten Flash-Speichers gemäß 1.
3 zeigt ein schematisches Schaltbild des bevorzugten Sub-x-Decoders der vorliegenden Erfindung.
4 zeigt ein Substrat mit drei Metall-Schichten, die zur Metallisierung verwendet werden.
Arten der Ausführung der Erfindung
Die Ausführungsbeispiele der Erfindung werden im folgenden anhand von bestimmten Konfigurationen erläutert, und Fachleute auf dem Gebiet werden erkennen, dass verschiedene Änderungen und Modifikationen an den speziellen Konfigurationen vorgenommen werden können, die dennoch im Schutzumfang der Ansprüche liegen. Die Erfindung kann mit jedem Typ von Speichervorrichtung verwendet werden; die bevorzugte Ausführungsform der Erfindung ist jedoch für einen Flash-Speicher konzipiert. Die Erfindung kann auch für Flash-Speicher-Vorrichtungen angewandt werden, bei denen eine Foweler-Nordheim (F-N-) und Kanal-Heißelektronen-(CHE-)Injektion zum Löschen und Programmieren der Zellen in dem Flash-Speicher verwendet wird.
Sämtliche elektrischen Parameter sind nur als Beispiele angegeben und können dahingehend modifiziert werden, dass sie mit unterschiedlichen Speichervorrichtungen verwendet werden, wobei dann andere Parameter verwendet werden. Beispielsweise ist bei der bevorzugten Ausführungsform eine Versorgungsspannung (Vcc) von 3,3 V vorgesehen, jedoch kann sie alternativ 5 V, 1,8 V oder irgendeine andere Versorgungsspannung sein. Falls eine unterschiedliche Versorgungsspannung gewählt wird, werden die verschiedenen Betriebspegel modifiziert, um die unterschiedliche Versorgungsspannung aufzunehmen, wie auf dem Gebiet bekannt ist.
1 zeigt einen Teil eines bevorzugten Flash-Speichers 10, bei dem eine Ausführungsform der vorliegenden Erfindung realisiert ist. Der Flash-Speicher 10 weist mehrere Sektoren 12 auf, die Information speichern; und bei der bevorzugten Ausführungsform der Erfindung sind die Sektoren 12 in mehrere Halbsektoren 14 unterteilt. Wie bei traditionellen Speichersektoren ist jeder Halbsektor 14 mit Reihen und Spalten von Flash-Transistoren ausgebildet, die ein Flash-Transistor-Array bilden. Das bestimmte verwendete Transistor-Array kann durch Verwendung mehrerer auf dem Gebiet bekannter Transistor-Konfigurationen gebildet werden, wie z.B. NOR, DINOR- und AND-Konfigurationen.
Der bevorzugte Flash-Speicher weist ferner mehrere vordekodierte Adress-Leitungen Xo-Xn auf, die elektrisch mit mindestens einem Global-x-Decoder 18 verbunden sind. Ferner weist der erste Speicher 10 mindestens einen Sub-x-Decoder 20 und mindestens einen Vertikal-x-Decoder 22 auf, die beide elektrisch mit einem jeweiligen Global-x-Decoder 18 in einer Reihe von Sektoren 12 verbunden sind. Wie gezeigt sind die Sub-x-Decoder 20 und die Vertikal-x-Decoder 22 zwischen jedem Halbsektor 14 in einem Sektor 12 des Flash-Speichers 10 positioniert. Während des Betriebs dekodiert der Global-x-Decoder 18 teilweise die Information, die in den vordekodierten Adress-Leitungen X0-Xn 16 enthalten ist, und verwendet dann einen vorbestimmten Sub-x-Decoder 20 und Vertikal-x-Decoder 22, um die Dekodier-Operation abzuschließen, mit der eine vorbestimmte Wortleitung in dem entsprechenden Sektor 12 gewählt wird.
Wie auf dem Gebiet bekannt ist, bezieht sich eine Wortleitung auf eine bestimmte Reihe von Flash-Transistoren in dem Transistor-Array, das in jedem Sektor enthalten ist. Bei der bevorzugten Ausführungsform der Erfindung existieren 512 Wortleitungen in jedem Sektor 12 und 512 Bit-Leitungen in jedem Halbsektor 14. Während des Betriebs kann jeder Global-x-Decoder 18 mit dem Sub-x-Decoder 20 eine Gruppe von 16 Wortleitungen in einem Sektor 12 aktivieren; jedoch kann er bei anderen Ausführungsforen derart konzipiert sein, dass er mehr Wortleitungen aktiviert. Nachdem der Global-x-Decoder 18 eine Gruppe von 16 Wortleitungen gewählt hat, wird der Vertikal-x-Decoder 22 zum Wählen einer bestimmten Wortleitung der Gruppe von 16 gewählt, die von dem Global-x-Decoder 18 aktiviert werden. Die vorliegende Decoder-Architektur wurde für 16-Megabit-Flash-Chips gewählt, kann jedoch auch zur Aufnahme von 64 und 128 Megabit-Flash-Speichern erweitert werden. Fachleute auf dem Gebiet werden erkennen, dass die vorliegende Erfindung für Speicher-Chips verschiedener Größe angewandt werden kann.
2 zeigt eine Reihe des Flash-Speichers 10 gemäß 1, bei der eine Ausführungsform der vorliegenden Erfindung realisiert ist. Wie bereits erwähnt werden die vordekodierten Adress-Leitungen Xo-Xn von dem Flash-Speicher 10 verwendet, um an den Global-x-Decoder 18 mehrere elektrische Signale auszugeben, die einer vorbestimmten Wortleitung in einem bestimmten Sektor 12 entsprechen. Nachdem der Global-x-Decoder 18 ein elektrisches Signal aus den vordekodierten Adress-Leitungen Xo-Xn 16 empfangen hat wird die entsprechende Wortleitung mittels eines entsprechenden Sub-x-Decoders 20 und eines jeweiligen Vertikal-x-Decoders 22 gewählt.
Jeder Global-x-Decoder 18 in dem Flash-Speicher 10 weist mindestens einen ersten Global-Wortleitungs-Ausgang 24, mindestens einen zweiten Global-Wortleitungs-Ausgang 26 und mehrere Vertikal-Adress-Ausgänge 28 auf. Der erste Global-Wortleitungs-Ausgang 24 und der zweite Global-Wortleitungs-Ausgang 26 sind gemäß 2 elektrisch mit jedem Sub-x-Decoder 20 in einer bestimmten Reihe von Sektoren 12 verbunden. Die Vertikal-Adress-Ausgänge 32 sind elektrisch mit jedem Vertikal-x-Decoder 22 in einer bestimmten Reihe von Sektoren 12 verbunden.
Der Global-x-Decoder 18 und der Vertikal-x-Decoder 22 können mit auf dem Gebiet bekannten Decoder-Architekturen ausgebildet werden. Wie auf dem Gebiet bekannt ist, besteht ein grundlegender Bestandteil jeder Speichervorrichtung in den Dekodierschaltungen. Generell geben Dekodierschaltungen ein einzigartiges Signal aus, falls und nur falls sämtliche der Bits eines Eingangssignals einem vorbestimmten Set von Werten entsprechen. Somit werden Dekodierschaltungen für eine Speichervorrichtung dazu verwendet, eine bestimmte Wortleitung in einer Matrix von Speicherzellen zu aktivieren, falls eine eingegebene Speicheradresse der vorbestimmten Adresse einer Leitung von Speicherzellen entspricht, mit denen der Decoder verbunden ist. Die vorliegende Erfindung erzielt Vorteile gegenüber früheren Dekodierverfahren, indem mit ihr auf verschiedenen Stufen in dem gesamten Speicherzellen-Kern-Array eine teilweise Dekodierung durchgeführt wird.
3 zeigt eine bevorzugte Ausführungsform der beiden Sub-x-Decoder 20 gemäß 1 und 2. Bei der bevorzugten Ausführungsform weist jeder Sub-x-Decoder 20 mehrere Wortleitungs-Selektorschaltungen 30 auf, die elektrisch mit dem Global-x-Decoder 18 und dem Vertikal-x-Decoder 22 verbunden sind, der einem betreffenden Sektor 12 zugeordnet ist. Insbe sondere sind der erste Global-Wortleitungs-Ausgang 24, der zweite Global-Wortleitungs-Ausgang 26 und ein vorbestimmter Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 aus dem Vertikal-x-Decoder 22 elektrisch mit jeder jeweiligen Wortleitungs-Selektorschaltung 30 verbunden. Die Wortleitungs-Selektorschaltungen 30 verwenden die teilweise dekodierte Information aus dem Global-x-Decoder 18 und dem Vertikal-x-Decoder 22, um eine vorbestimmte Wortleitung 34 in einem Sektor 12 zu wählen.
Die bevorzugte Wortleitungs-Selektorschaltung 30 weist einen mit niedrigem Schwellwert versehenen n-Kanal-Transistor 36, einen p-Kanal-Transistor 38 und einen n-Kanal-Verstärkungstransistor 40 auf. Gemäß 3 ist das Drain des Niedrigspannungs-n-Kanal-Transistors 36 elektrisch mit einem jeweiligen Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 aus dem Vertikal-x-Decoder 22 verbunden. Die Source des mit niedrigem Schwellwert versehenen n-Kanal-Transistors 36 ist elektrisch mit einer vorbestimmten Wortleitung 34 des Sektors 12 verbunden. Ferner ist das Gate des mit niedrigem Schwellwert versehenen n-Kanal-Transistor 36 elektrisch mit einem zweiten Global-Wortleitungs-Ausgang 26 des Global-x-Decoders 18 verbunden.
Wie 3 ferner zeigt, ist die Source des p-Kanal-Transistors 38 elektrisch mit dem jeweiligen Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 verbunden. Das Gate des p-Kanal-Transistors 38 ist elektrisch mit dem ersten Global-Wortleitungs-Ausgang 24 des Global-x-Decoders 18 verbunden, und das Drain ist elektrisch mit einer jeweiligen Wortleitung 34 des Sektors 12 verbunden. Ferner ist der n-Graben des p-Kanal-Transistors 38 elektrisch mit einem ersten Spannungs-Knotenpunkt (Vpx) 42 verbunden. Der erste Spannungs-Knotenpunkt (Vpx) 42 wird verwendet, um bei Betrieb eine Vorwärtsvorspannung des Drain- und Source-Übergangs des p-Kanal-Transistors 38 zu verhindern. Das Drain des n-Kanal-Verstärkungstransistors 40 ist elektrisch mit der jeweiligen Wortleitung 34 des Sektors 12 verbunden. Das Gate des des n-Kanal-Verstärkungstransistors 40 ist elektrisch mit dem ersten Global-Wortleitungs-Ausgang 24 des Global-x-Decoders 18 verbun den, und die Source ist elektrisch mit dem zweiten Spannungs-Knotenpunkt (Vxds) 44 verbunden.
Obwohl dies in 3 nicht gezeigt ist, sind bei der bevorzugten Ausführungsform der Erfindung jedem der Sub-x-Decoder 20 sechzehn Wortleitungen zugeordnet. Bei der bevorzugten Ausführungsform sind in jedem Sub-x-Decoder 20 als solchem 16 Wortleitungs-Selektorschaltungen 30 enthalten. In ähnlicher Weise weist gemäß 3 jeder Vertikal-x-Decoder 22 sechzehn Vertikal-Wortleitungs-Ausgänge Vwl_o-Vwl_n 32 auf, die einzeln mit der jeweiligen Wortleitungs-Selektorschaltung 30 verbunden sind. Bei Betrieb aktivieren der erste Global-Wortleitungs-Ausgang 24 und der zweite Global-Wortleitungs-Ausgang 26 des Global-x-Decoders 18 sechzehn Reihen von Wortleitungen 34 in dem gewählten Sektor 12. Die tatsächliche Wortleitung 34, die aus den vom Global-x-Decoder 18 gewählten sechszehn Wortleitungen 34 gewählt ist, wird mit den Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 des Vertikal-x-Decoders 22 gewählt. Somit wird die bestimmte gewählte Wortleitung 34 durch die Kombination des erste Global-Wortleitungs-Ausgangs 24, des zweiten Global-Wortleitungs-Ausgangs 26 und eines jeweiligen Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 gewählt.
Wie bereits erwähnt sind bei der bevorzugten Ausführungsform der Erfindung 512 Wortleitungen pro Sektor 12 vorhanden. Da jeder Sub-x-Decoder 20 zum Handhaben von sechzehn Wortleitungen 34 konzipiert ist, bedeutet dies ferner, dass zweiunddreißig erste Global-Wortleitungs-Ausgänge 24 und zweite Global-Wortleitungs-Ausgänge 26 aus dem Global-x-Decoder 18 vorhanden sind. Fachleuten auf dem Gebiet wird ersichtlich sein, dass die oben angeführte Konfiguration nur ein Beispiel ist und nicht im Sinne einer Beschränkung der Erfindung zu interpretieren ist. Die exakte Konfiguration, die verwendet wird, variiert je nach der Größe des Flash-Speichers 10.
Die Wortleitungs-Selektorschaltungen 30 sind zum Handhaben sämtlicher Aspekte der Dekodieroperationen des Sektors 12 konzipiert, wie z.B. der Lese-, Programmier-, Lösch- und sämtlicher Test-Funktionen. Im Zusam menhang mit der oben erläuterten bevorzugten Ausführungsform wird in dem Lese-Modus der erste Global-Wortleitungs-Ausgang 24 auf aktiv low gesetzt, so dass eine der zweiunddreißig ersten Global-Wortleitungen 24 aktiv low ist und die übrigen einunddreißig ersten Global-Wortleitungen 24 über Vcc hinaus auf ungefähr 4.5 V hochgefahren werden. Die zweite Global-Wortleitung 26 wird auf Vcc gesetzt, und die nicht gewählten zweiten Global-Wortleitungen 26 werden auf 0 V gesetzt. Der gewählte erste Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 wird auf 4,5 V gesetzt, und der zweite Spannungs-Knotenpunkt (Vxds) 44 wird durch eine (nicht gezeigte) Spannungsschaltung auf 0 V gesetzt. Fachleuten auf dem Gebiet wird ersichtlich sein, dass die während des Betriebs zugeführten Betriebsspannungen von verschiedenen Spannungserzeugungsschaltungen erzeugt werden, die außerhalb des Umfangs der vorliegenden Erfindung liegen.
In dem Programm-Modus wird der gewählte erste Global-Wortleitungs-Ausgang 24 auf 0 V gesetzt, und die nicht gewählten zweiten Global-Wortleitungs-Ausgänge 24 werden auf Vpp (8,5 V) gesetzt. Der gewählte zweite Global-Wortleitungs-Ausgang 26 wird auf Vcc gesetzt, und die nicht gewählten zweiten Global-Wortleitungs-Ausgänge 26 werden auf 0 V gesetzt. Der gewählte Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 wird auf Vpp gesetzt, und der zweite Spannungs-Knotenpunkt (Vxds) 44 wird auf 0 V gesetzt. Bei Betrieb bilden der p-Kanal-Transistor 38 und der mit niedrigem Schwellwert versehene n-Kanal-Transistor 36 jeder Wortleitungs-Selektorschaltung 30 ein CMOS-Transfergatter, das die Ausgangsspannung des Vertikal-x-Decoders 22 an die gewählte Wortleitung ausgibt. Wie auf dem Gebiet bekannt ist, werden bei Flash-Speichervorrichtungen in der Programmier-Operation Elektronen auf das Floating Gate der Flash-Speicher-Zelle aufgebracht. Bei der bevorzugten Ausführungsform der Erfindung handelt es sich bei den oben angeführten Programmier-Operation um eine Form der Heiß-Elektronen-(CHE-)Injektions-Programmierung.
Im Lösch-Modus werden sämtliche Wortleitungen 34 in einem jeweiligen Sektor 12 zur gleichen Zeit gelöscht. Bei der bevorzugten Ausführungsform wird der zweite Spannungs-Knotenpunkt (Vxds) 44 während des Lösch-Modus auf –8,7 V gesetzt. Ferner werden der erste Global-Wortleitungs-Ausgang 24 und der zweite Global-Wortleitungs-Ausgang 26 von dem Global-x-Decoder 18 auf 0 V gesetzt. Die Vertikal-Wortleitungs-Ausgang Vwl_o-Vwl_n 32 des Vertikal-x-Decoders 22 werden während der Lösch-Operation sämtlich auf –8,7 V gesetzt. Wie auf dem Gebiet bekannt ist, werden bei Flash-Speichervorrichtungen in der Lösch-Operation Elektronen aus den Floating Gates der Flash-Transistoren entfernt. Bei der derzeit bevorzugten Ausführungsform wird eine Negativ-Gate-Löschung (NGE) verwendet, um Elektronen aus dem Floating Gate der Flash-Transistoren zu entfernen.
Wie vorstehend dargelegt, wird mit der vorliegenden Erfindung ein Verfahren zum Wählen einer vorbestimmten Wortleitung 34 in einem Sektor 12 des Flash-Speichers 10 offenbart. Bei der bevorzugten Ausführungsform werden mehrere vordekodierte Adress-Signale an mindestens eine n Global-x-Decoder 18 mit mehrerer Global-Adress-Leitungen 16 ausgegeben. Falls die vordekodierten Adress-Signale einem bestimmten Sektor 12 entsprechen, der von dem Global-x-Decoder 18 gesteuert wird, werden mehrere Wortleitungen 34 mit einem gewählten Sub-x-Decoder 20 aktiviert, der elektrisch mit dem Global-x-Decoder 18 verbunden ist. Dann wird eine vorbestimmte Wortleitung 34 aus den mehreren gewählten Wortleitungen 34 mit einem Vertikal-x-Decoder 22 gewählt, der elektrisch mit dem Global-x-Decoder 18 und dem Sub-x-Decoder 20 verbunden ist.
Gemäß 4 sind bei der bevorzugten Ausführungsform der vorliegenden Erfindung der erste Global-Wortleitungs-Ausgang 24 und der zweite Global-Wortleitungs-Ausgang 26 als eine dritte Metall-Schicht 46 auf den Flash-Speicher 10 aufgetragen. Wie auf dem Gebiet bekannt ist, werden eine oder mehrere Schichten leitenden Metalls auf ein Substrat 48 aufgetragen, um die Schaltungs-Komponenten der Vorrichtung miteinander zu verbinden. Dieser Vorgang wird in der Halbleiterindustrie häufig als Metallisierung bezeichnet. Bei der vorliegenden Erfindung werden eine erste Metall-Schicht 50 und eine zweite Metall-Schicht 52 verwendet, um die anderen elektri schen Komponenten des Flash-Speichers 10 miteinander zu verbinden. Wie auf dem Gebiet bekannt ist, ist typischerweise eine dielektrische Schicht 54 zwischen den Metall-Schichten angeordnet, um die verschiedenen Metall-Leitungen, die in jeder Metall-Schicht enthalten sind, auf dem Substrat 48 voneinander zu trennen. Die dritte Metall-Schicht 46 wird zum Verbinden des erste Global-Wortleitungs-Ausgangs 24 und des zweite Global-Wortleitungs-Ausgangs 26 des Global-x-Decoders 18 mit jedem betreffenden Sub-x-Decoder 20 in dem Flash-Speicher 10 verwendet.
Bei derzeit bekannten Speicherdekodier-Architekturen werden erste und zweite Metall-Schichten 50, 52 verwendet, um die elektrischen Komponenten der Speichervorrichtung miteinander zu verbinden. Da bei der vorliegenden Erfindung die ersten Global-Wortleitungs-Ausgänge 24 und die zweite Global-Wortleitungs-Ausgänge 26 verwendet werden, um die an die Sub-x-Decoder 20 übermittelte Information teilweise zu dekodieren, ist es lediglich erforderlich, dass für jede Gruppe von sechzehn Wortleitungen 34 zwei Metall-Leitungen zur Verfügung stehen. Dadurch wird es ermöglicht, die dritte Metall-Schicht 46 im Kern-Bereich des Flash-Speichers 10, welche den Global-Wortleitungs-Ausgang 24 und die Global-Wortleitungs-Ausgänge 26 aufweist, mit weitem Abstand anzuordnen, und zwar um mindestens sechs μm bei der bevorzugten Ausführungsform, d.h. anders als den herkömmlichen Verfahren, bei denen eine Metall-Leitung für jede Wortleitung in jedem Sektor erforderlich ist.
Das Hinzufügen der dritten Metall-Schicht 46 zu dem Speicher-Kern-Array führt nicht zu einem Nachteil in Form eines Ausbeute-Verlusts aufgrund von Metall-Kurzschlüssen, die während der Herstellung auftreten könnten. Bei herkömmlichen Speichervorrichtungen sind die Metall-Leitungen, die zum Verbinden des Wortleitungs-Decoders mit jeder Wortleitung in einem Sektor 12 verwendet werden, in einem gegenseitigen Abstand von mindestens 0,7 μm angeordnet. Wie Fachleuten leicht ersichtlich sein wird, bietet dies unter dem Blockwinkel der Herstellung Vorteile, da aufgrund von Kurzschlüssen in den Metall-Leitungen auftretende Verluste an Ausbeute nicht zunehmen.
Fachleuten wird ferner ersichtlich sein, dass einhergehend mit der Abnahme der Größe der verschiedenen Komponenten, die in dem Flash-Speicher 10 verwendet werden, auch die Beabstandung der Metall-Leitungen in der dritten Metall-Schicht reduziert ist.
Obwohl die Erfindung anhand ihrer nach derzeitigem Ermessen besten Betriebsweisen und Ausführungsformen beschrieben worden ist, werden Fachleuten auf dem Gebiet weitere Modifikationen und Ausführungsformen der Erfindung ersichtlich sein, und der Umfang der Erfindung ist nur durch die folgenden Ansprüche einschließlich ihrer Äquivalente definiert.

Claims

Flash-Speicher (10) mit einem Array von Speicherzellen, die in mehreren Sektoren organisiert sind, einer Wortleitungs-Dekodier-Schaltung, einer Bitleitungs-Dekodier-Schaltung, einer Eingangsschaltung, einer Ausgangsschaltung und einer Steuerschaltung, dadurch gekennzeichnet, dass die Wortleitungs-Dekodier-Schaltung aufweist: mindestens einen Global-x-Dekodier (18), der elektrisch mit mehreren vordekodierten Adressleitungen (16) verbunden ist, und der mehrere Vertikal-Adress-Leitungen (28) bereitstellt und mehrere Global-Wortleitungen (24, 26) bereitstellt; einem Vertikal x-Dekodierer (22), der elektrisch mit den von dem Global-x-Dekodierer (18) bereitgestellten mehreren Vertikal-Adress-Leitungen (28) verbunden ist, und der mehrere Vertikal-Wortleitungs-Ausgänge (32) bereitstellt; und mindestens einem Sub-x-Dekodierer (20), der elektrisch mit den mehreren Global-Wortleitungen (24, 26) verbunden ist, elektrisch mit den mehreren Vertikal-Wortleitungs-Ausgängen (32) verbunden ist und elektrisch mit mehreren Wortleitungen (34) eines Sektors verbunden ist, wobei die von dem Global-x-Dekodierer (18) bereitgestellten mehreren Global-Wortleitungen (24, 26) selektiv einen des mindestens einen Sub-x-Dekodierers (20) aktivieren, und wobei die von dem Vertikal x-Dekodierer (22) bereitgestellten mehreren Vertikal-Wortleitungs-Ausgänge (32) zu dem einen des mindestens einen Sub-x-Dekodierers (20) eine gewählte der Wortleitungen (34) in dem Speicher-Sektor (12) aktivieren.
Speicher nach Anspruch 1, ferner dadurch gekennzeichnet, dass: eine vorbestimmte Wortleitung (34) dekodiert wird; der Global-x-Dekodierer (18) mehrere vordekodierte Adress-Signale empfängt, wobei die mehreren vordekodierten Adress-Signale der vorbestimmten Wortleitung entsprechen; der von dem Global-x-Dekodierer (18) selektiv gesteuerte Sub-x-Dekodierer (20) mehrere Wortleitungen aktiviert, und der Vertikal x-Dekodierer (22) die vorbestimmte Wortleitung von den aktivierten mehreren Wortleitungen selektiert.
Speicher nach Anspruch 1 oder Anspruch 2, bei dem die mehrere Global-Wortleitungen ferner mindestens ein Global-Wortleitungs-Paar aufweisen, von denen jedes einen Ausgang (24) der ersten Global-Wortleitung und einen Ausgang (26) der zweiten Global-Wortleitung aufweist.
Speicher nach Anspruch 1 oder Anspruch 2, bei dem erste und zweite Zwischenverbindungsschichten (50, 52) den Global-x-Dekodierer (18) mit dem Vertikal x-Dekodierer (22), den Vertikal x-Dekodierer (22) mit dem Sub-x-Dekodierer (20), und den Sub-x-Dekodierer (20) mit dem Speicher-Sektor (12) elektrisch verbinden; und eine dritte Metall-Zwischenverbindungsschicht (46) den Global-x-Dekodierer (18) mit dem Sub-x-Dekodierer (20) elektrisch verbindet.
Speicher nach Anspruch 3, bei dem der Ausgang (24) der ersten Global-Wortleitung und der Ausgang (26) der zweiten Global-Wortleitung in einem Abstand von mindestens 6 μm voneinander angeordnet sind.
Speicher nach Anspruch 1 oder Anspruch 2, bei dem der Sub-x-Dekodierer (20) mehrere Wortleitungs-Selektorschaltungen (30) enthält, die jeweils elektrisch mit einer jeweiligen Wortleitung (34) in dem Speicher-Sektor (12) verbunden sind.
Speicher nach Anspruch 6, bei dem die Wortleitungs-Selektorschaltungen (30) ferner einen n-Kanal-Transistor (36) mit niedrigem Schwellwert, einen p-Kanal-Transistor (38) und einen n-Kanal-Verstärkungstransistor (40) aufweisen.