DE4135032A1 - Elektrisch loeschbare und programmierbare nur-lese-speichervorrichtung mit einer anordnung von einzel-transistor-speicherzellen - Google Patents

Description

Die vorliegende Erfindung bezieht sich ganz allgemein auf nichtflüchtige Halbleiterspeicher und insbesondere auf eine elektrisch löschbare und programmierbare Nur-Lesespeicher (EEPROM)-Vorrichtung, die eine Anordnung von Speicherzellen enthält, wobei jede ein Metalloxid-Halbleiter(MOS)-Transistorgebilde mit einer Ladungsspeicherschicht und einem Steuergatter aufweist.

In letzter Zeit sind nichtflüchtige Halbleiterspeichervorrichtungen entwickelt worden, die eine Anordnung von Speicherzellen aufweisen, wobei jede von diesen Zellen aus einem Metalloxid-Halbleiter(MOS)-Transistor besteht um die Speicher-Integrationsdichte zu verbessern. Jede Speicherzelle ist ein MOS-Transistor mit einer Doppelgatter-Struktur, die eine als Ladungssammlungsschicht dienende, schwebende Gatterelektrode und eine Steuergatterelektrode aufweist, die mit einer damit assoziierten Programmleitung verbunden werden soll. Eine vorgewählte Anzahl von Speicherzellentransistoren sind miteinander in Reihe geschaltet und zusammen in einer Speicherzellengruppe angeordnet. Diese Zellengruppe ist an eine entsprechende, damit assoziierte Datenübertragungsleitung angeschlossen. Eine derartige Zellengruppe wird im allgemeinen mit "NAND-Zelleneinheit" bezeichnet. Eine Vielzahl von NAND-Zelleneinheiten sind auf einem Chipsubstrat angeordnet, um eine Speicherzellen-Matrixkonfiguration zu erhalten. Durch eine derartige nichtflüchtige Speichervorrichtung kann die zur Bildung der Speicherzellenmatrix notwendige Anzahl von Transistoren minimiert werden, wodurch die Speicherintegration auf dem Chipsubstrat mit einem begrenzten Oberflächengebiet maximiert wird. Aufgrund dieses technischen Vorteils wird den nichtflüchtigen Halbleiter-Speichervorrichtungen dieser Art in der Industrieanwendung größte Aufmerksamkeit gewidmet.

Ein EEPROM vom NAND-Zellentyp ist eine der typischsten, nichtflüchtigen Halbleiter-Speichervorrichtungen des obigen Typs. In dem Speicher ist jede der Vielzahl von NAND-Zelleneinheiten mit einem Isolationsgatter-MOS-Transistor versehen, der als ein Auswahltransistor dient. Wenn der Auswahltransistor zum Einschalten angeregt wird, kann die NAND-Zelleneinheit selektiv an eine entsprechende, damit assoziierte, mit "Bit-Leitung" bezeichnete Datenübertragungsleitung angeschlossen. Um (Programm) Daten in einen aus diesen in der NAND-Zelleneinheit ausgewählten Zielspeicher-Zellentransistor einzuschreiben, werden geeignete Steuerspannungen an die Speicherzellentransistoren der betreffenden NAND-Zelleneinheit gelegt, wodurch Ladungsteilchen (Elektronen) angeregt werden nur in dem Zielzellentransistor auf das Schwebungsgatter hin zu tunneln, so daß der Schwellwert dieses ausgewählten Zellentransistors verändert wird. Eine logische "1" oder "0" wird durch die Bit-Leitung, die mit der betreffenden NAND-Zelleneinheit assoziiert ist, zugeführt und selektiv in die Zielspeicherzelle einprogrammiert.

Eine Löschungsoperation wird ausgeführt, indem verschiedene Arten von Steuerspannungen an die NAND-Zelleneinheit angelegt werden, so daß der Ladungsspeicherungszustand an der Schwebungsgatterelektrode oder an den Elektroden entgegengesetzt zu demjenigen der Einschreiboperation wird, wodurch die Ladungsteilchen durch Durchtunneln von der Schwebungsgatterelektrode auf das Substrat ausgeräumt werden. Durch Verwendung dieses Anlegungsschemas für die Steuerspannungen kann eine elektrische Löschungsfunktion selektiv oder global zwischen den Speicherzellen in dem EEPROM sichergestellt werden.

In letzter Zeit hat sich eine große Nachfrage für eine weitere Verbesserung der Speicherintegrationsdichte ergeben, sogar für NAND-Zellen-EEPROMs, um eine größere Speicherkapazität zu erreichen. Die Verkleinerung der Speicherzellentransistoren wird fortwährend und zwangsläufig mit dem Risiko verfolgt, die Betriebszuverlässigkeit der NAND-Zellen-EEPROMs zu vermindern. Die Hauptursache für diesen Nachteil ist der unerwünschte Eintritt von heißen Löchern in die Gatterisolationsschicht.

Genauer gesagt muß mit zunehmender Integrationsdichte der Speicherzellen die Belegungsfläche jeder Speicherzelle auf dem Substrat abnehmen. Natürlich muß damit die Gatterisolationsschicht, der zwischen dem Substrat und der Schwebungsgatterelektrode liegt, dementsprechend dünner sein. Die Verwendung einer dünnen Gatterisolationsschicht des Speicherzellentransistors verursacht bei der Löschungsoperation die Erzeugung eines ungewöhnlich hohen elektrischen Feldes in der Nähe der Drain. Somit werden heiße Löcher erzeugt. Falls derartige heiße Löcher unerwünschterweise in die Gatterisolationsschicht eintreten, ändern sich die grundliegenden Eigenschaften des Speicherzellentransistors physikalisch, was zur Folge hat, daß die Zelleneigenschaft innerhalb der NAND-Zelleneinheit verändert wird. Dies hat zur Folge, daß die Betriebszuverlässigkeit des EEPROMs abnimmt. Im schlimmsten Fall wird die Lebensdauer der Vorrichtung selber drastisch verkürzt.

Es ist deshalb Aufgabe der vorliegenden Erfindung, eine neue und verbesserte nichtflüchtige Halbleiter-Speichervorrichtung mit einer großen Speicherkapazität und einer hervorragenden Betriebszuverlässigkeit zu schaffen.

Der Transistor nach der vorliegenden Erfindung ist als eine einzelne Zelle eines neuartigen elektrisch löschbaren und programmierbaren Halbleiterspeichers zweckdienlich. Der Transistor wird so auf einem Halbleitersubstrat gebildet, daß er eine Source und eine davon entfernt angeordnete Drain aufweist, um dazwischen einen Kanalbereich in dem Substrat zu definieren. Eine isolierte leitende Schicht liegt zumindest teilweise über dem Kanalbereich und ist mit dem Substrat kapazitiv gekoppelt.

Ein Steuergatter ist isolierend über der leitenden Schicht angeordnet und erstreckt sich über den Kanalbereich. Die Durchschlagspannung der Drain ist spezifisch so eingestellt, daß sie im Bereich zwischen einer ersten Spannung, die geeignet ist, um an die Drain während einer Leseoperation angelegt zu werden, und einer zweiten Spannung, die daran angelegt wird, um die Entladung der leitenden Schicht zu erzwingen, liegt.

Die oben beschriebene und weitere Aufgaben, Kennzeichen und Vorteile der Erfindung werden im folgenden durch die Beschreibung von bevorzugten Ausführungsbeispielen der Erfindung anhand der Zeichnungen erläutert. Es zeigt:

Fig. 1 eine schematische Draufsicht eines Speicherzellentransistors, der entsprechend eines Ausführungsbeispiels der vorliegenden Erfindung zur Verwendung als ein NAND-Zellen-EEPROM geeignet ist;

Fig. 2 einen Querschnitt eines Speicherzellentransistors aus Fig. 1 entlang der Schnittlinie II-II;

Fig. 3 einen Querschnitt des Speicherzellentransistors aus Fig. 1 entlang der Schnittlinie III-III;

Fig. 4 eine Abbildung, die die Potentialverteilung innerhalb des Substrats des Speicherzellentransistors der vorliegenden Erfindung im Schreibmodus oder Löschungsmodus im Vergleich mit der eines herkömmlichen Speicherzellentransistors zeigt;

Fig. 5 einen Kurvenverlauf, der die gemessene Änderung des Schwellwertes (Langzeiteigenschaft) des Speicherzellentransistors der vorliegenden Erfindung im Vergleich mit der eines herkömmlichen Speicherzellentransistors zeigt;

Fig. 6 eine Abbildung, die die Schaltungsanordnung des Hauptabschnitts des NAND-Zellen-EEPROMs zeigt, der eine Anordnung von Speicherzellen enthält, die in Zeilen und Spalten angeordnet sind, wobei jede Zelle die Speicherzellen-Transistorstruktur, wie in Fig. 1 bis 3 gezeigt, aufweist;

Fig. 7 eine Darstellung eines Zeitdiagramms, das die Kurvenverläufe von Spannungssignalen zeigt, die während einer Löschungsperiode an die Hauptteile eines ausgewählten Zellenblocks in dem NAND-Zellen-EEPROM aus Fig. 6 angelegt werden;

Fig. 8 eine Abbildung, die die Schaltungsanordnung des Hauptabschnitts des NAND-Zellen-EEPROMs zeigt, der eine Anordnung von Speicherzellen enthält, die in Zeilen und Spalten angeordnet sind, wobei jede die Speicherzellen-Transistorstruktur, wie in Fig. 1 bis 3 gezeigt, aufweist;

Fig. 9 eine Darstellung eines Zeitdiagramms, das die Kurvenverläufe von Spannungssignalen zeigt, die während einer Löschungsperiode an die Hauptteile eines ausgewählten Zellenblocks in dem NAND-Zellen-EEPROM aus Fig. 8 angelegt werden;

Fig. 10 ein Schaltbild, das ein NAND-Zellen-EEPROM entsprechend eines weiteren Ausführungsbeispiels der vorliegenden Erfindung zeigt, und

Fig. 11 ein Zeitdiagramm, das die Impulsabfolge für die Löschungsoperation des Ausführungsbeispiels aus Fig. 10 zeigt.

Unter Bezugnahme auf Fig. 1, wird die Draufsicht eines Speicherzellentransistors, der in einem NAND-Zellen-EEPROM entsprechend eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung verwendet wird, allgemein durch das Bezugszeichen "M" bezeichnet. Zwei verschiedene Querschnittstrukturen des Transistors M entlang der sich rechtwinklig zueinander kreuzenden Schnittlinien sind in Fig. 2 bzw. 3 dargestellt. Grundsätzlich kann dieser Transistor ein Schwebungsgattertunnel-Halbleiter- Feldeffekt-Transistor sein.

Der Speicherzellentransistor M wird, wie in Fig. 2 gezeigt, auf einem Siliziumsubstrat gebildet. Das Substrat kann eine Siliziumschicht mit einer P-Typ-Leitfähigkeit sein. Eine dicke isolierende oder dielektrische Schicht 12, die strukturiert ist um darin einen Bereich zur Elementbildung einer vorbestimmten Fläche zu definieren, wird auf der oberen Oberfläche des Substrats 10 gebildet. Diese isolierende Schicht 12 dient als eine Elementisolationsschicht. Eine dünne isolierende oder dielektrische Schicht 14 ist auf der ausgewählten oberen Oberfläche des Substrats 10 aufgebracht, die von der Elementisolationsschicht 12 umgeben ist. Die Isolationsschicht 14 ist beispielsweise 11 Nanometer dick und dient als eine erste Gatterisolationsschicht des Speicherzellentransistors M.

Eine polykristalline Siliziumschicht 16 wird auf der ersten Gatterisolationsschicht 14 gebildet. Diese Schicht 16 überlagert die Isolationsschicht 12 an ihren beiden entgegengesetzten Endabschnitten, wie in Fig. 2 gezeigt. Eine zweite Gatterisolationschicht 18 wird auf Schicht 16 laminiert, um diese zu bedecken. Eine weitere dünne polykristalline Siliziumschicht 20 wird auf Schicht 18, Schicht 18 bedeckend, aufgeschichtet. Die Schicht 16 dient als eine Ladungsspeicherungsschicht für den Transistor M, d. h. als ein Schwebungsgatter; die überlagerte Schicht 20 arbeitet als eine Steuergatterelektrode des Transistors M. Eine stark dotierte P-Typ-Halbleiterschicht (oder Schichten) ist unterhalb der Elementisolationsschicht 12 als ein Kanalverschluß gebildet. Diese ist jedoch in Fig. 2 nicht zu sehen.

Wie in Fig. 3 gezeigt, ist die Laminarstruktur der Schichten 14, 16, 18, 20 einem Strukturierungsprozeß ausgesetzt worden, damit sie eine konstante Breite entlang der vertikalen Richtung in Fig. 1 aufweist, d. h. in der Richtung entlang der Schnittlinie III-III. Das P-Typ-Substrat 10 ist mit einer N-Typ-Verunreinigung von 1×10¹⁵ Atomen pro cm³ durch eine wohl bekannte Ionenimplantationstechnik dotiert, wodurch zwei voneinander entfernt angeordnete N-Typ-Halbleiterschichten 22, 24 geschaffen werden. Diese Schichten dienen als Source bzw. als Drain des Speicherzellentransistors M. Source- und Drainschichten 22, 24 sind selbstausrichtend mit den Gatterelektroden 16, 20. Der Abstand zwischen den Schichten 22, 24 definiert die effektive Kanallänge des Transistors M. In dem vorliegenden Ausführungsbeispiel ist die Kanallänge bis auf Größen von Submikrometern, wie z. B. ungefähr 0,2 Mikrometer oder weniger, eingestellt worden um eine höhere Integration zu erreichen.

Wie aus Fig. 1 ersichtlich, verläuft die Steuergatterelektrode 20 geradlinig um integral mit den Steuergatterelektroden von benachbarten Speicherzellentransistoren, die nicht gezeigt sind, gekoppelt zu sein. Das Schwebungsgatter 16 des Transistors M ist unmittelbar unterhalb des Steuergatters 20 ausgeschnitten und elektrisch von all den anderen Komponenten des Transistors M isoliert, d. h. das Schwebungsgatter 16 wird elektrisch "schwebend" gemacht. In anderen Worten, das Schwebungsgatter 16 ist mit verschiedenen Kapazitäten kapazitiv an das Substrat 10 und die Steuergatterelektrode 20 gekoppelt.

Es ist sehr wichtig, daß der Speicherzellentransistor M spezifisch so angeordnet ist um den folgenden zwei Anforderungen gerecht zu werden:

• 1. Die Durchschlagspannung der Drainschicht 22 ist vom Potential her größer als eine Spannung, die an diese Drainschicht 22 im Lesemodus eines EEPROMs, das einen Transistor M als eine seiner Speicherzellen benützt, angelegt wird, wenn eine "L"-Pegel Spannung (z. B. 0 Volt) an das Substrat 10 und die Steuergatterelektrode 20 angelegt wird;
• 2. Die Durchschlagsspannung der Drain 22 ist vom Potential her kleiner als die daran angelegte Spannung, wenn Elektronen aus dem Schwebungsgatter 16 in die Drainschicht 22 ausgeräumt werden.

Eine derartige "Drain-Durchschlagspannungs"-Anordnung kann von jeden Fachmann ohne die Verwendung von speziellen Herstellungstechniken einfach hergestellt werden. Typischerweise wird die "Durchschlagspannungs"-Anordnung dadurch erreicht, daß ein Verunreinigungsdotierungsprozeß in dem Substrat 10 unter der oben beschriebenen Dotierungsbedingung durchgeführt wird.

Wenn eine "H"-Pegel Spannung (z. B. 20 Volt) an die Drainschicht 22 in einer Löschungsperiode gelegt wird, wird dann durch das spezifische "Drain-Durchschlagspannungs"-Kennzeichen ein Substrat-Oberflächenabschnitt zwischen der Drain 22 und der Source 24 entleert, um darin eine Entleerungsschicht zu bilden. In anderen Worten, eine Entleerungsschicht dehnt sich durch den Kanalbereich des Speicherzellentransistors M aus. Dadurch tritt ein sogenanntes "Durchstanz"-Phänomen auf, wodurch ein positives Ansteigen des Sourcepotentials bewirkt wird. Der Anstieg des Source-Potentials hat zur Folge, daß das innere elektrische Feld, das in der Nähe der Drain 22 des Transistors M entlang der Richtung quer dazu erzeugt wird, an Intensität abnimmt. Es ist deswegen möglich die Erzeugung von heißen Löchern zu unterdrücken oder zu verhindern, was ein Streitpunkt im Stand der Technik ist. Dies kann die Betriebszuverlässigkeit des EEPROMs erheblich verbessern.

Fig. 4A erläutert ein Modell einer Potentialverteilung innerhalb des Substrats 10 des Speicherzellentransistors M für den Fall des Durchstanz-Phänomens. Diese Potentialverteilung beruht auf von den Erfindern durchgeführten Messungen. Jede der dünnen Linien stellt eine Kurve dar, die Punkte gleichen Potentials verbindet. Eine Spannung Vd bezeichnet eine positive Spannung, die an die Drain 22 angelegt wird. Das Sourcepotential wird durch "OFFEN" dargestellt, das anzeigt, daß die Source vom Potential her von den anderen Teilen isoliert ist. Fig. 4B zeigt die Potentialverteilung in dem Substrat eines herkömmlichen Speicherzellentransistors, der eine lange Kanallänge von 2.0 Mikrometern aufweist und der das oben beschriebene "Draindurchschlagspannungs"-Kennzeichen der vorliegenden Erfindung nicht aufweist, unter denselben Bedingungen wie die in Fig. 4A. Wie aus dem Vergleich der Potentialverteilungen in diesen Darstellungen ersichtlich ist, konnte gezeigt werden, daß die Potentialverteilung innerhalb des Substrats des Transistors M gut symmetrisch bezüglich der Source und der Drain ist.

Außerdem haben die Erfinder die Langzeiteigenschaft der Speicherzellen-Transistorstrukturen nach der vorliegenden Erfindung und jene des herkömmlichen Speicherzellentransistors gemessen. Die Ergebnisse sind in Fig. 5 gezeigt. Die horizontale Achse des Graphs in Fig. 5 repräsentiert die Anzahl von wiederholten Schreib/Löschungszyklen, wohingegen die vertikale Achse den Potentialschwellwert Vth des Speicherzellentransistors darstellt. Wenn der sich ändernde Bereich des Schwellwerts Vth 0,5 Volt ist, tendiert die Eigenschaft des Schwellwertes, wie aus dem Kurvenverlauf 30 ersichtlich, gewöhnlicherweise dazu, schnell abzufallen, nachdem die Schreibe/Löschungsoperation ungefähr 105 mal wiederholt worden ist. In anderen Worten, der Schwellwert tendiert dazu, sich um mehr als den zulässigen Schwankungsbereich von 0,5 Volt zu ändern und kehrt niemals in den Normalzustand zurück. Die Anzahl von zuverlässigen Wiederholungen von Schreib-/Löschungszyklen bleibt ungefähr 105.

Im Gegensatz dazu kann das EEPROM unter Verwendung des Speicherzellentransistors M der vorliegenden Erfindung fast normal betrieben werden, sogar dann wenn die Schreibe/Löschungsoperationen bis auf ungefähr 10⁷ mal wiederholt wird. In anderen Worten, die zuverlässige Anzahl von sich wiederholenden Operationen wurde im Vergleich mit der herkömmlichen Anzahl um einen Faktor von zwei Stellen erhöht. Diese Ergebnisse zeigen, daß die Langzeiteigenschaft des Speicherzellentransistors M erheblich verbessert werden kann.

Fig. 6 zeigt eine Anordnung von Zeilen und Spalten von Speicherzellentransistoren eines NAND-Zellentyp-EEPROM 40 unter Verwendung der oben beschriebenen Transistorstruktur für jede Zelle. Ein Speicherzellenblock 42 enthält eine Vielzahl von Speicherzelleneinheiten U. Jede Zelleneinheit Ui (i=1, 2, . . .) enthält eine Reihenschaltung einer vorbestimmten Anzahl (vier in diesem Ausführungsbeispiel) von Speicherzellentransistoren 5, wobei jede die MOS-Transistorstruktur, die oben unter Bezugnahme auf Fig. 1 bis 3 beschrieben worden ist, aufweist. Zum Beispiel besitzt die Zelleneinheit Ui die Speicherzellentransistoren M11, M12, M13 und M14. Die Anzahl der Speicherzellentransistoren in jeder Einheit ist nicht auf vier begrenzt; sie kann auf acht, sechzehn usw. entsprechend der erforderlichen Speicherkapazität erhöht werden. In der Serienschaltung der Speicherzellentransistoren teilt sich jede aktive Schicht 22 (oder 24) gemeinsam zwei benachbarte Zellentransistoren. Zum Beispiel dient die Schicht (24 in Fig. 3), die als Source des Zellentransistors M11 dient, auch als Drain des daran benachbarten Zellentransistors M12.

Wie in Fig. 6 gezeigt, ist jede einzelne Zelleneinheit Ui mit zwei isolierenden Gatter-MOS-Transistoren S1 bzw. S2 an ihren zwei entgegengesetzten Enden versehen. Der erste Transistor S1 ist zwischen der Zelleneinheit U1 und einer entsprechenden, damit assoziierten Datenübertragungsleitung (Bit-Leitung) BLi angeordnet. Die zweiten Transistoren S2 der Zelleneinheiten U sind gemeinsam mit dem Sourcepotential (z. B. dem Massepotential) verbunden. Steuergatterleitungen CG1, CG2, CG3 und CG4 verlaufen so, daß sie die Bit-Leitungen BL isolierend rechtwinklig kreuzen. Jede Steuergatterleitung CGj (j=1, 2, 3 oder 4) ist elektrisch mit den Steuergatterelektroden einer entsprechenden Zeile der Speicherzellen verbunden. Zum Beispiel wird die Steuergatterleitung CG2 mit den Speicherzellentransistoren M12, M22, M23, M24 assoziiert. Die Steuergatterleitungen CG können in dem EEPROM 40 als Programmleitungen, d. h. Wortleitungen, dienen.

Die ersten Transistoren S1 in den Einheiten U sind an ihren Gatterelektroden an eine Verbindungsleitung SG1 angeschlossen. Die Gatterelektroden des zweiten Transistors S2 sind mit der anderen Verbindungsleitung SG2 verbunden. Diese Leitungen SG1, SG2 verlaufen parallel zu den Wortleitungen CG. Die Transistoren S1, S2 in jeder Zelleneinheit Ui sprechen auf die Potentialänderung auf den Leitungen SG1, SG2 an, um eine Schaltoperation durchzuführen. Diesbezüglich dienen Transistoren S1, S2 als die "ersten und zweiten Auswahltansistoren". Die Leitungen SG1, SG2 werden im folgenden als "Auswahlgatterleitungen" bezeichnet.

Eine Zeilendekodiererschaltung 44 ist an die Wortleitungen CG und die Auswahlgatterleitungen SG angeschlossen. Die Schaltung 44 kann ähnlich wie in gewöhnlichen NAND-Zellen-EEPROMs ausgeführt sein. Eine Erfassungsverstärkungsschaltung 46 spricht auf den Spaltendekodiererausgang einer Spaltendekodiererschaltung 48 an. Irgendeine gewünschte Zellenadresse von den Speicherzellen M kann durch eine Kombination der Zeilendekodierer 44 und Spaltendekodierer 48 vorgegeben werden. Der Erfassungsverstärker 46 verstärkt Speicherdaten in einer spezifizierten ausgewählten Speicherzelle.

Um Daten in dem Speicherzellenblock 42, der ausgewählt wird, zu löschen, werden Spannungen, wie in Fig. 7, an die Bit-Leitungen BL, Wortleitungen CG und Auswahlgatterleitungen SG gelegt. Während der Löschoperation in dem augewählten Block werden alle Leitungen SG, CG, BL, die mit den übrigen, nicht ausgewählten Speicherzellenblöcken (nicht gezeigt in Fig. 6) assoziiert sind, fortwährend auf einer "L"-Pegel Spannung gehalten. Als Ergebnis können alle Speicherzellentransistoren M in dem ausgewählten Block 42 zu einem bestimmten Zeitpunkt gelöscht werden, wohingegen die Speicherungszustände in den übrigen Zellenblöcken (nicht gezeigt in Fig. 6) unverändert erhalten werden. Dies ist die sogenannte "Blocklöschungsoperation".

Genauer gesagt, wird in dem Löschungsmodus die erste Auswahlgatterleitung SG1 auf einem "H"-Pegel Potential (z. B. 20 Volt) gehalten, wohingegen die zweite Auswahlgatterleitung SG2 auf einem "L"-Pegel Potential (z. B. 0 Volt) gehalten wird. Während der Auswahltransistor S2 ausgeschaltet ist, wird in Ansprechen auf die Anlegung der Spannung der Auswahltransistor S1 angeschaltet, was zur Folge hat, daß die NAND-Zelleneinheiten U elektrisch an die Bit-Leitungen BL gekoppelt werden. Unter dieser Bedingung werden alle Wortleitungen CG1 bis CG4 in Ansprechen auf den Ausgang des Zeilendekodierers 44 auf das "L"-Pegel Potential gesetzt. Entweder wird ein "H"- oder "L"-Pegel Potential an die Bit-Leitungen BL in Ansprechen auf den Ausgang des Spaltendekodierers 48 angelegt. Ein "H"-Pegel Potential wird daran angelegt, wenn eine Löschung durchgeführt wird. Als Folge davon tritt gleichzeitig in jedem Speicherzellentransistor M in dem Zellenblock 42 der Durchstanzeffekt auf, was zur Folge hat, daß sich alle Schwebungsgatterelektroden entladen. Das bedeutet die gleichzeitige Löschung der Speicherzellentransistoren M.

Wenn ein "L"-Pegel Potential an die ersten Auswahlgatterleitungen, die mit den anderen, nicht ausgewählten Zellblöcken (nicht gezeigt in Fig. 6) assoziiert sind, während der Löschungsoperation angelegt wird, würde das oben beschriebene Löschen in diesen Blöcken wegen der folgenden Gründe nicht stattfinden. In den nicht ausgewählten Blöcken sind alle ersten Auswahltransistoren S1 ausgeschaltet, so daß sich die Potentiale, die auf den damit verbundenen Bit-Leitungen BL erscheinen, nicht an die NAND-Zelleneinheiten in den nicht ausgewählten Blöcken übertragen können.

Der Vorteil, Blocklöschungsoperationen ohne Verwendung irgendeiner zusätzlichen Schaltung durchzuführen ist eines der unerwarteten Ergebnisse des oben beschriebenen "Draindurchschlag"-Kennzeichens der vorliegenden Erfindung. Zusätzlich kann eine Blocklöschungsoperation ausgeführt werden, um ausgewählte Blöcke mit einem Minimum von Leistungsverbrauch zu löschen. Der Grund hierfür liegt darin, daß der in einer Löschungsperiode erzeugte Fluß eines Durchflußstroms minimiert werden kann, indem die ersten Auswahltransistoren S1 in den nicht ausgewählten Zellenblöcken zur Ausschaltung gezwungen werden. Dies würde den Anwendungsbereich eines Hochkapazitäts-NAND-Zellen-EEPROMs erheblich erweitern.

Ein NOR-Zellentyp EEPROM 50 aus Fig. 8 entsprechend eines weiteren Ausführungsbeispiels der vorliegenden Erfindung enthält einen Speicherzellen-Anordnungsabschnitt, der die Transistorstruktur, die unter Bezugnahme auf die Fig. 1 bis 3 beschrieben wurde, für jeden seiner Speicherzellentransistoren verwendet. Der Speicherzellen-Anordnungsabschnitt enthält eine Vielzahl von NOR-Zelleneinheiten R1, R2, . . ., R(n-1), Rn. Je zwei benachbarte NOR-Zellen in jeder NOR-Zelleneinheit Ri sind an eine entsprechende Bit-Leitung BLi an einem Schaltungsknotenpunkt angeschlossen, an dem die Drain jedes Speicherzellentransistors und die Source des anderen Zellentransistors zusammengeschaltet sind. Die andere Source und Drain von diesen Zellentransistoren sind miteinander an eine zusätzliche Verbindungsleitung SL, wie in Fig. 8 gezeigt, angeschlossen. Die Sourceleitung SL ist mit einem Auswahltransistor SG versehen. Diese Transistoren können aus den wohl bekannten Isolationsgatter-MOS-Transistoren bestehen. Jede der Speicherzellentransistoren M in jedem einzelnen NOR-Zelleneinheit Ri ist ähnlich zu der in Fig. 1 bis 3 gezeigten. Für den Fall, daß jede Einheit Ri acht Speicherzellentransistoren M enthält, sind vier Sourceleitungen SL1, . . ., SLk erforderlich. Jede Zeile von Speicherzellentransistoren M ist mit deren Steuergattern an eine Wortleitung WL angeschlossen.

Eine Blocklöschungsoperation in dem NOR-Zellen-EEPROM 15 funktioniert folgendermaßen. Wie in Fig. 9 gezeigt, wird ein "L"-Pegel Potential (0 Volt) an die Wortleitungen WL1, WL2, . . ., WLn angelegt, wobei die Gatterelektroden der Sourceauswahltransistoren SG1, . . ., SGk und die Sourceleitungen SL1, . . ., SLk alle mit einem ausgewählten Zellenblock assoziiert sind. Außerdem wird ein "H"-Pegel Potential (z. B. 18 Volt) an die Bit-Leitungen BL1, BL2, . . ., BL(n-1), BLn angelegt. Als Folge davon tritt ein Durchstanz-Phänomen in den Speicherzellentransistoren in dem ausgewählten Zellenblock in einer ähnlichen Weise wie in dem zuvor erläuterten Ausführungsbeispiel auf. Diese Speicherzellentransistoren werden somit gleichzeitig gelöscht. Nachdem die Sourceauswahltransistoren SG gezwungenermaßen ausgeschaltet sind, wird der Fluß eines Durchflußstroms in jeder NOR-Zelleneinheit Ri unterbunden. Es kann somit eine Blocklöschungsoperation mit einem minimalen Leistungsverbrauch und der maximierten Betriebszuverlässigkeit ausgeführt werden. Dies wird zur Verbesserung der Wirkungsweise eines sogenannten "NOR-Zellentyp-Strahlungs-EEPROM" beitragen. Es soll beachtet werden, daß die oben beschriebenen Sourceauswahltransistoren SG durch einen einzelnen Transistor ersetzt werden können, der gemeinsam an die Sourceleitungen SL angeschlossen ist.

Es ist außerdem ein wichtiges Kennzeichen des EEPROMs 50, daß während der Ausführung einer Blocklöschungsoperation in einem ausgewählten Speicherzellenblock 42 erste und zweite Auswahlgatterleitungen SG1, SG2, Steuergatter(Wort)-Leitungen CG1 bis CG4 und mit den übrigen, nicht ausgewählten Speicherzellenblöcken auf dem Substrat 10 assoziierte Bit-Leitungen BL gezwungen werden, auf der "L"-Pegel Spannung (0 Volt) zu bleiben. Ein derartiges "L"-Spannungs-Anlegungskennzeichen in den nicht ausgewählten Blöcken kann einen wesentlichen Vorteil in dem NAND-Zellentyp EEPROM mit sich bringen, nämlich, daß es einen niedrigen Leistungsverbrauch besitzt. Dies kann durch die Tatsache erreicht werden, daß es nicht mehr notwendig ist, die "H"-Pegel Spannung an irgendwelche Leitungen von nicht ausgewählten Blöcken anzulegen, um das Auftreten von fehlerhaften Löschungsoperationen darin zu vermeiden, im Gegensatz zu den gegenwärtig verfügbaren NAND-Zellentyp EEPROMs.

Ein weiteres NAND-Zellen-EEPROM 60 ist in Fig. 10 gezeigt. Dieses Ausführungsbeispiel ist ähnlich wie das aus Fig. 6, wobei die zweiten Auswahltransistoren S2 durch Isolationsgatter-MOS-Transistoren T2 ersetzt sind und jeder von diesen zwischen der Source des Speicherzellentransistors M4 an der letzten Stelle und einer entsprechenden, damit assoziierten Bit-Leitung BLi angeordnet ist. Zweite Auswahltransistoren T2 weisen jeweilige Gatterelektroden auf, die an die Anschlußspannung Vs angeschlossen sind.

Wie in Fig. 10 gezeigt, ist eine Zeilendekodiererschaltung 62 an eine Auswahlgatterleitung SD1 und Steuergatterleitungen CG1 bis CG4 (Wortleitungen SL1 bis WL4) angeschlossen. Jede Bit-Leitung BLi ist mit einer Zwischenspannungsgeneratorschaltung 64 und einer Steuerschaltung 66 assoziiert. Der Zwischenspannungsgenerator 64 ist an einen Anschluß einer entsprechenden Bit-Leitung BL angeschlossen, wohingegen die Schaltung 66 an den anderen Anschluß davon angeschlossen ist. Der Spannungsgenerator 64 enthält ein Paar von reihengeschalteten MOS-Transistoren Q1, Q2, die einen gemeinsamen, an die Bit-Leitung BLi angeschlossenen Verbindungsknotenpunkt 68 aufweisen. Der Transistor Q1 weist eine Gatterelektrode auf, die mit seiner Drain verbunden ist, an die eine Steigerungs-Spannung Vpp wie z. B. eine 10-Volt-Gleichspannung gelegt ist. Der Transistor Q2 weist eine Gatterelektrode auf, die an den Anschluß E angeschlossen ist.

Jede Steuerschaltung 66 enthalt einen Erfassungs-Verstärker-Schaltungs-Abschnitt 70, einen Daten-Unterscheidungs-Schaltungs-Abschnitt 72 und einen Schreib-Steuer-Schaltungs-Abschnitt 74. Diese Abschnitte können unter Verwendung von MOS-Transistoren Q3 bis Q7, einem Kondensator C und einem NOR-Gatter G, die untereinander wie in Fig. 10 gezeigt verbunden sind, aufgebaut werden. Eine andere Zwischenspannungs- Erzeugerschaltung 76 ist bezüglich jeder Bit-Leitung BLi vorgesehen. Die Schaltung 76 enthält eine Konstant-Spannungsquelle 78 und ein Paar von parallel geschalteten MOS-Transistoren Q8, Q9. Diese Transistoren weisen Gatterelektroden auf, die an die ersten und zweiten Modussteuersignale MOD1 bzw. MOD2 angeschlossen sind. Die Sources der Transistoren Q8, Q9 sind zusammengeschaltet, um als ein Ausgang der Schaltung 76 zu dienen. Die Schaltungsanordnung verwendet drei Arten von Zwischenspannungen: Eine erste Zwischenspannung Vm1, die an die Drain des Transistors Q3 in jeder Steuerschaltung 66 angelegt ist, eine zweite Spannung Vm2, die dem Zeilendekodierer 62 zugeführt wird, und eine dritte Spannung Vm3, die den Ausgang der Schaltung 76 darstellt.

Fig. 11 stellt die damit assoziierte Impulsabfolge der in Fig. 10 gezeigten Speicherzellenanordnung dar. Um alle Speicherzellen M in einem ausgewählten Block zu einem bestimmten Zeitpunkt zu löschen, wird das Potential der ersten Auswahlgatterleitung SD, der Gatteranschlüsse Vs des zweiten Auswahltransistors T2 und der Bit-Leitungen BL auf einen "H"-Pegel (=18 Volt) erhöht, wohingegen die Steuergatterleitungen CG (Wortleitungen WL) auf dem "L"-Pegel Potential, wie z. B. 0 Volt, gehalten werden. Zugleich ist außerdem auch die Substratspannung auf dem "L"-Pegel Potential. Mit einer derartigen Zuführung von Spannungen kann die Blocklöschung erfolgreich ausgeführt werden, wohingegen die NAND-Zelleneinheiten U1, U2, . . . durch zweite Transistoren T2 an die Bit-Leitungen BL angeschlossen sind, die in Ansprechen auf die Spannung Vs zum Einschalten gezwungen werden.

Die vorliegende Erfindung ist aber nicht auf die oben beschriebenen spezifischen Ausführungsbeispiele beschränkt und kann durch viele andere Ausführungsbeispiele realisiert werden, ohne von der Grundidee oder den wesentlichen Eigenschaften der Erfindung abzuweichen.

Claims (16)

1. Elektrisch löschbare und programmierbare Transistorvorrichtung, umfassend ein Halbleitersubstrat (10), eine Source (24) und eine Drain (22), die voneinander entfernt angeordnet sind um in dem Substrat einen Kanalbereich dazwischen zu definieren, eine isolierte leitende Schicht (16), die sich zumindest teilweise über den Kanalbereich überlagert und mit dem Substrat kapazitiv gekoppelt ist, und einem Steuergatter (20), das über der leitenden Schicht isolierend angeordnet ist und sich über den Kanalbereich erstreckt, dadurch gekennzeichnet, daß der Transistor außerdem eine Einrichtung umfaßt, um die Durchschlagspannung der Drain so einzustellen, daß sie im Bereich zwischen einer ersten Spannung, die geeignet ist, um an die Drain während einer Leseoperation angelegt zu werden, und einer zweiten Spannung, die daran angelegt wird, um die Entladung der leitenden Schicht zu erzwingen, liegt.

2. Transistorvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Drain (22) mit einer Verunreinigung einer spezifischen Dichte dotiert ist, was zur Folge hat, daß die Durchschlagspannung vom Potential her größer als die erste Spannung und kleiner als die zweite Spannung ist.

3. Transistorvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Source (24) und die Drain (22) einen Leitfähigkeitstyp aufweisen, der entgegengesetzt zu dem des Substrats (12) ist.

4. Transistorvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Source (24) und die Drain (22) voneinander in einem bestimmten Abstand, der in der Größenordnung von Sub-Mikrometern liegt, angeordnet sind.

5. Transistorvorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß sie außerdem eine dielektrische Schicht (16) zwischen dem Substrat und der leitenden Schicht (14) umfaßt, wobei die dielektrische Schicht dünn genug ist um Ladungsteilchen das Tunneln von oder zu der leitenden Schicht (16) zu ermöglichen.

6. Transistorvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Source und die Drain im wesentlichen bezüglich des Querschnitts der leitenden Schicht (16) und des Steuergatters (20) selbst ausrichtend sind.

7. Elektrisch löschbare und programmierbare Speichervorrichtung, die eine Anordnung von in Zeilen und Spalten auf einem Halbleitersubstrat (12) angeordneten Speicherzellen (M) umfaßt, wobei die Anordnung in eine Vielzahl von Blöcken unterteilt ist, wobei jeder von diesen eine vorgewählte Anzahl von Unteranordnungen von reihenverschalteten Speicherzellen (M11, M12, M13, M14) enthält, mit drainseitigen bzw. sourceseitigen Knotenpunkten, Datenübertragungsleitungen (BL), die mit den Spalten der Speicherzellen assoziiert sind, Steuerleitungen CG, die mit den Zeilen der Speicherzellen assoziiert sind, und einer Adressierungseinrichtung (44, 46, 62), um eine Speicheradresse durch Auswahl einer der Datenübertragungsleitungen bzw. Steuerleitungen zu kennzeichnen, dadurch gekennzeichnet, daß jede der Speicherzellen im wesentlichen aus einem MOS-Transistor besteht, der eine Source (24) und eine Drain (22) umfaßt, die voneinander entfernt in dem Substrat angeordnet sind, einer isolierten Schwebungs-Trägerspeicherungsschicht (16) über dem Substrat, einem Steuergatter (20), das isolierend auf der Trägerspeicherungsschicht aufgebracht ist, und daß die Drain (22) mit einer Verunreinigung einer spezifisch ausgewählten Dichte dotiert ist, was zur Folge hat, daß die Durchschlagspannung der Drain vom Potential her größer ist als eine erste Spannung, die an die Drain während einer Leseoperation angelegt wird, und kleiner ist als eine zweite Spannung, die daran angelegt wird, um die Entladung der Trägerspeicherungsschicht zu erzwingen.

8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie eine erste Auswahleinrichtung (S1), die zwischen den drainseitigen Knotenpunkten der Unteranordnung von serienverschalteten Speicherzellen (M11, M12, M13, M14) und den Bit-Leitungen (BL) angeordnet ist, umfaßt, um selektiv anzuschalten, um zu bewirken, daß die Unteranordnungen an die Bit-Leitungen angeschlossen werden.

9. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß sie außerdem eine zweite Auswahleinrichtung (S2) umfaßt, die zwischen den sourceseitigen Knotenpunkten der Unteranordnung und einer gemeinsamen Quellenspannung angeordnet ist, um selektiv anzuschalten, um eine Verbindung der Unteranordnungen mit der gemeinsamen Quellenspannung zu bewirken.

10. Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Unteranordnungen eine Serienschaltung von Speicherzellentransistoren umfassen, wodurch eine NAND-Zelleneinheit (U) gebildet wird.

11. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß jeder der Speicherzellentransistoren einen Schwebungsgattertunnel-Halbleiter-Feldeffekttransistor umfaßt.

12. Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß jede der Unteranordnungen Speicherzellentransistoren umfaßt, die so angeordnet sind, daß jeweils zwei benachbarte reihenverschaltete Speicherzellentransistoren mit einer entsprechenden Bit-Leitung der Bit-Leitungen verbunden und mit einer Verbindungsleitung (SL) assoziiert sind, wobei sie Schalttransistoren (SG) darauf aufweisen, wodurch eine NOR-Zelleneinheit (U) gebildet wird.

13. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß sie außerdem eine Löschungseinrichtung (44, 48, 62, 64, 66, 76) aufweist, die an die Datenübertragungsleitungen (BL) und an die Steuerleitungen (CG) angeschlossen ist, zur Löschung eines ausgewählten Blocks von den Blöcken, dadurch, daß bewirkt wird, daß ein Durch-Stanz-Phänomen in den Speicherzellentransistoren in dem ausgewählten Block auftritt, wohingegen die Löschung der übrigen Blöcke verhindert wird.

14. Speichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Löschungseinrichtung ein erstes Gleichspannungspotential und ein zweites Gleichspannungspotential, das höher ist als das erste Potential, erzeugt, wobei das zweite Potential an die drainseitigen Knotenpunkte der NAND-Zelleneinheiten durch die damit assoziierten Bit-Leitungen (BL) angelegt wird.

15. Speichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Löschungseinrichtung das erste Potential an die Steuerleitungen (CG) anlegt.

16. Speichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Löschungseinrichtung eine Zeilendekodiererschaltung (44, 62) enthält, die selektiv das zweite Potential erzeugt.