JPS63107069A - フローティングゲート型メモリデバイスおよび不揮発性メモリセルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野Ｊ 本発明は不揮発性メモリセルおよびその製作方法に関す
るもので、とくにフローティングゲート型不揮発性メモ
リセルおよびその製作方法に係わるものである。しかし
て本発明はＥＦＲＯＭにもっとも関連するものであるが
、その他の関連する形式の不揮発性メモリセル、例えば
ＥＥＦＲＯＭ等にも適用しうるちのである。

［従来の技術１ 第１Ａ図および第１Ｂ図は、従来公知のＥＦＲＯＭデバ
イスの構造例をそれぞれ示すものである。第１Ａ図に示
すデバイスはソースおよびドレーン領域をプレーナ構造
とした例であり、また第１Ｂ図に示すデバイスはソース
およびドレーン領域を埋込み形式とした「アドバンスト
アレイ」型デバイスの例であり、このアドバンストアレ
イ型デバイスはテキサスインスツルメンツ社の発明にな
るものである　（くわしくは米国特許ｆＪＳ４，１５１
，０２１号、第４，１８４，２０７号、および第４．３
７３，２４８号等参照）。

ＥＦＲＯＭセルは通常、正の大電圧を制御ゲート１０に
印加するとともに、ソース／ドレーン拡散領域１４（本
例においてはドレーンとしてはたらく）にも印加するこ
とにより、その結果生成された熱電子が酸化物層１１を
介してフローティングゲート１２に注入されるようにプ
ログラムされている。このようなＥＦＲＯＭセルのプロ
グラム動作期間中に印加される電圧は、典型的にはたと
えば、ゲート電圧としてはＶＧ＝、１２．５ボルトが、
ソース電圧としてはＶＳ＝０．５ボルトが、またドレー
ン電圧としてはＶＤ＝ｌＯポルトがそれぞれ用いられる
。上記熱電子は高電界領域を流れる電流によって生成さ
れ、その一部はゲート酸化物層１１を通ってフローティ
ングゲート１２中に入る。　（なお「熱電子」とは、伝
導帯に到達するのに必要なエネルギよりも大きなエネル
ギをもった電子であり、こうしたキャリアの一部のもつ
エネルギは二酸化シリコンの伝導帯の下限値よりも大き
なエネルギであることが回部であり、そのため１通常の
電子とは異なって（それらのキャリアが散乱ブロヤスに
よりその余剰エネルギを失うに至るまでは）、誘電体中
を自由に移動することが可能である。） ＥＦＲＯＭにおけるトランジスタのブローティングゲー
トは絶縁されており、そのため、上記のようにして注入
された電荷は長期間にわたって該ゲート内に保持される
。さらにまた。

ＥＦＲＯＭのフローティングゲートは当該デバイスの制
御ゲートとチャンネル領域との間に介在しており、その
ため、フローティングゲート上の電荷は部分的遮蔽効果
をもち、この遮弊効果により当該トランジスタの　（制
御ゲートから見たときの）見かけのスレショルド電圧Ｖ
Ｔに変化が生ずることとなる。かくして、フローティン
グゲートに実質的な電荷が貯えられていないフローティ
ングゲー））ランジスタのみを導通させるのに充分な読
出し電圧を制御ゲートに印加することによって、他のト
ランジスタに影響を及ぼすことなく読出し動作を行なう
ことが可能となるのである。なお、このような読出し電
圧としては９例えばｖＤ＝１，５ポルｌ、ＶＣ＝３ポル
）、ＶＳ＝０ポルト等とすることができる。

他方、ＥＥＦＲＯＭは９本質的には上記ＥＦＲＯＭと同
等の読出し動作を用いるものであるが、ただしそのプロ
グラム動作はＥＦＲＯＭとは異なって、そのフローティ
ングゲートへの電荷の注入は、単に電界によって、薄い
誘電体膜からフローティングゲートにトンネル現象を起
させることにより行なわれるようになる。したがってＥ
ＥＦＲＯＭのプログラム動作時に、ホットキャリアを生
成させる必要がなく、そのため２通常の場合ソースおよ
びドレーンはほぼ等しい電圧に保持されることとなる。

フローティングゲート型メモリデバイス一般において最
適化の求められる主要条件のひとつはプログラミング時
間である。ＥＰＲＯＭおよびＥＥＰＲＯＭはいずれも高
速読出し、低速書込みデバイスであり、この種のメモリ
デバイスを使用するシステムの使用目的においては、書
込みのみの動作はあまり頻繁には行なわれないが、それ
でも、書込み動作があまりにも低速である場合には、そ
うした使用目的といえども、システムの効率に対する大
きな障害となりかねない、たとえば、汎用８４にのＥＦ
ＲＯＭに通常量は入れられているプログラム速度の仕様
では、メガピッ）ＥＦＲＯＭのプログラミングには１４
分かかることとなる。このように、相継ぐ世代のデバイ
ス間で、プログラミング時間の仕様も次々と苛酷なもの
となってきている。

ＥＦＲＯＭにおけるプログラミングは熱電子の注入によ
って行なわれるものであるため、半導体チャンネル領域
には比較的大きな電界を発生させてプログラム動作を行
なわせるようにしなければならない、このことはすなわ
ち、この大きな電界を発生させるのに比較的高い電圧を
用いなければならないということことを意味する。さら
にまた、プログラミング電圧とプログラミング時間との
間で妥協をはかる必要もあり、チップ上であまりに高い
電圧を用いた場合には、破滅的な降伏を生ずる危険があ
るのみならず、そうした高電圧を生成させかつこれを伝
送するのには、それなりのオーバーヘッドが必要となる
。他方、与えられたデバイス構造に対して不当に低い電
圧を用いた場合には、プログラミング時間が過度に長く
なることとなる。フローティングゲート型メモリには。

比較的遅いプログラミング時間が一般に受は入れられて
はいるが、とはいえプログラミングの速度を高めること
はどのような場合においても望ましいことではある。

本発明の利点のひとつは、ＥＦＲＯＭデバイスのプログ
ラム動作をより高速なものとしたことにあり、とくに、
ゲートとソース／ドレーン領域との間に印加されるある
与えられた電圧に対して、現状において可能であるより
も高速で、プログラム動作を行なうことが可能となるよ
うにしたことにある、 従来のＥＦＲＯＭのもつ他の問題としては。

いわゆる「バイポーラ」効果の問題がある。この「バイ
ポーラ」効果については９例えばミューラーらの「なだ
れ倍増態における短チャンネルＭＯＳ）ランジスタＪ　
（Ｍｕｅｌｌｅｒ　ａｔ　ａｌ、　”５ｈｏｒｔ−Ｃｈ
ａｎｎｅｌ　　ＭＯＳ　　Ｔｒａｎｓｉｓｔｏｒｓ　　
ｉｎ　　ｔｈｅ　　Ａｖａｌａｎｃｈｅ−Ｍｕｌｔｉｐ
ｌｉｃａｔｉｏｎ　　Ｒｅｇｉｍｅ”、　　２３　　Ｉ
ＥＥＥ　　Ｔｒａｎｓａｃｔｉｏｎｓｏｎ　Ｅｌｅｃｔ
ｒｏｎ　Ｄｅｖｉｃｅｓ　１７７８．１９８２年）、　
すなわち、ｎｐｎ寄生バイポーラデバイス（ｎ型ソース
と、ｐ５！基板と、ｎ型ドレーンによって定義されるデ
バイス）はプログラム動′作中にターンオンして当該プ
ログラム動作を効果的に停止させることができる。この
場合、プログラミング条件は、当該プログミングのため
に熱電子が生成されるようにこれを設定し、これら熱電
子の一部が格子内の原子と衝突して付加的なキャリアを
発生させるようにする。かくて例えば、１個の熱電子が
そうした衝突の後、２個の電子と１個のホールを生成し
たとする。印加された電界下では、こうして生成された
ホールはソース接合部近傍の基板中に流入する可能性が
高く、このホール電流の密度は、その空間電荷がソース
／基板接合を順方向にバイアスするのに充分な高さの値
となり、このため、該ソース／基板接合がエミッタ／ベ
ース接合としてはたらくこととなって電子を発生する。

こうした現象は、第１Ｂ図に示すような前記アドバンス
トアレイ型のトランジスタの場合とくに問題であり、そ
うした形式のトランジスタにおいては個々のトランジス
タ間を横方向に分離する厚い酸化物がないために、寄生
バイポーラデバイスの有効幅が甚だしい値となって、当
該寄生バイポーラデバイスがいったんターンオンした場
合には、メモリの１列分全体に電流が流れてしまうこと
となるものであった。

第９図はサンプルとしてのＥＦＲＯＭセルについて、２
種類の電流−電圧特性曲線（Ｉ−Ｖ曲線）を示すもので
ある０図中１曲線８０２は当該セルのプログラム動作中
の電流−電圧特性を示すものである。この電流−電圧特
性曲線９０２において、その急峻な部分９０１はターン
オン状態を示し、また比較的平坦な部分９０３は飽和チ
ャンネル電流状態を示す、さらに、急激に電流が下降し
ている部分９０４はゲートに対する熱電子の注入が行な
われて（その結果、スレショルド電圧７丁をダイナミッ
クにシフトさせ、したがって与えられたドレーン電圧に
対する電流を低減させる）状態を示すものであり、また
曲線部分３０５は寄生バイポーラ電流が顕著となった状
態を示すものである。

なおプログラミングの動作点は、上記曲線部分８０４に
達するのに厳密に必要なドレーン電圧よりも高いドレー
ン電圧値にこれを設定して、プログラム動作の高速化を
はかるようにするのが通例である。かくて本発明の他の
利点は、寄生バイポーラトランジスタがより高いドレー
ン電圧でターンオンするために、プログラム動作点８０
５を図示の電流−電圧特性曲線の高電圧部分９０５の任
意の点として設定することが可能であるということであ
る。言い換えれば、より高い電圧を任意に用いることに
より、プログラミング速度をさらに改善することが可能
となる点にある。なお、第２の電流−電圧特性曲線９０
６は　（比較用として）当該ＥＦＲＯＭセルのプログラ
ミング後における電流−電圧特性を示すものである。

プログラム動作に関係するパラメータとして、プログラ
ミングの信頼度がある。すなわち。

各ビットのプログラミング時間が適度に高速であっても
、ユーザにとって肝要なパラメータは正味のプログラミ
ング時間である。従来のデバイスにおいては１　ハス（
ｌアクセス動作）あたりについて所要プログラム動作の
１００％よりもはるかに低いプログラミングを行なうよ
うにするのが通例であり、このためプログラミング時間
が大幅に長くなっている。すなわち、いま例えば各パス
について全ビットの８０％が好適にプログラミングされ
るものとすると、メガビットメモリにおいてプログラミ
ングを完全に行なうためには６プログラム動作サイクル
がフルに必要になることとなる。プログラム／読出し／
プログラムの各動作からなるマルチプルサイクル方式（
いわゆる「ピットバンギング」方式）を用いなければな
らないことは、ユーザの忌み嫌うところである。

ＥＦＲＯＭデバイス製作上の制約としてはさらに、基板
のドーピング濃度を選定するにあたって、メモリアレイ
中のフローティングゲートトランジスタはもとより１周
辺デバイスをもカバーするように選定しなければならな
いという制約がある。すなわち、バイポーラ効果を低減
させるべく、基板のバックグラウンドドーピング濃度を
単純に増大させた場合９周辺デバイスの被むるボディ効
果（基板効果）も増大するが、このことはそれ自体が好
ましくないのみならず、基板に対する寄生容量が大きく
なり、接合降伏電圧が低下し。

また洩れ電流が増大することとなる。こうした結果を回
避するためには、上記周辺回路をＣＭＯ３構成とする。

すなわちＮＭＯ３とＰＭＯ５の両者を用いて電力を節約
するような構成とすることが、とくに望まれるところで
ある。

本発明は、メモリセルの製作プロセスに銭大な妨げ、を
もたらすことなく、上記した諸点を同時に改善しようと
するものである。

本発明はドーピングプロファイルを異なるものとした。

すぐれたフローティングゲート型トランジスタを提供す
るものである。すなわち９本発明においては、バックグ
ラウンドＰ型中エル形成のためのドーピングおよび所望
のスレショルド電圧ＶＴを得ることを目的としたスレシ
ョルド電圧調整用ドーピングに加えて、チャンネル領域
下部においてソース／ドレーン拡散領域に対して横方向
に相隣る。より高濃度のＰ型ドーピングを行なうように
したものである。この場合１通常は当該メモリアレイ中
のフローティングゲートトランジスタのためのスレショ
ルド電圧調整用イオン注入を行なう段階で、相反する伝
導型の２種類のイオン注入を行なう、すなわち、まずＰ
型ドーピングによってより高濃度の浅いＰ型ドープ領域
を形成し、拡散性の低いＮ型物質、たとえばヒ素による
きわめて浅いＮ型ドープ領域を形成するようにするのが
好ましい、かくてチャンネル領域の表面におけるドーピ
ング（これによりスレショルド電圧ＶＴが規定される）
はスレショルド電圧制御のための所望のレベルに保持さ
れるが、チャンネル領域の下部でかつソース／ドレーン
拡散領域に対して横方向に相隣る領域の不純物濃度は、
チャンネル領域ないし基板の不純物濃度よりも実質的に
高くなる。かくて、ドレーン領域の境界におけるドーピ
ングを高濃度とすることにより熱電子の生成が増大する
こととなり、そのため、与えられた印加電圧に対するプ
ログラミング時間も短縮されることとなる。

かくて本発明の主たる利点は、プログラム期間中におけ
る熱電子の生成が増大し、そのために、与えられた印加
電圧に対するプログラミング時間も短縮されるという点
にある。

さらに本発明の利点は、寄生ラテラルバイポーラトラン
ジスタの働きが禅制されるという点にある。こうした利
点は、チャンネル領域の直下に付加的なポロンのドーピ
ングを行なうことによって導入された付加的イオン化不
純物の空間電荷密度により、ソース／基板接合に発生し
た電子のうち、横方向に拡散してバイポーラ動作の発現
をうながす電子よりも多くの電子が上方に向って拡散し
てチャンネル領域（この領域内ではそれらの電子は有用
な電子となる）に入ることによるものである。

さらに本発明の利点は、基板のドーピング１度を増大さ
せても周・辺トランジスタのデバイス特性を劣化させる
必要がないという点にある。

さらに本発明の利点は、書込み動作中には熱電子の生成
が促進されるが、読出し動作中にそれが増大することは
実質的になく、シたがって書込み速度を向上させること
によりデータの保持が劣化することがないという点にあ
る。

前掲ミューラーらの論文は、前記「バイポーラ効果」を
低減させるのに際して、チャンネル領域下部のＰ型ドー
プ濃度を高くすることの動部について論じている。その
第１７７８頁に記述されている「Ｂ型プロセス」は、き
わめて深いイオン注入（１４０ｋｅＶで（推定によれば
）ポロンを１．２×１０＋２／ｃｒｒｒ′のドーズ量で
注入する）を用いることにより、第２図に示すように基
板表面の下部において濃度が最大となる不純物プロファ
イルを得るようにしたものである。　（ただし当該ミュ
ーラーらの論文がアニール処理直後の（ａｓ−ａｎｎｅ
ａｌｅｄ）不純物プロファイルを示しているのかどうか
が不明のため、おそらくは上記不純物プロファイルは第
１０図に示すようなプロファイルと直接的には比較でき
るようなものではないと思われる。ドーピングレベルの
最大値は１４０　ｋｅＶのイオン注入直後の（ａｓ−ｉ
ｍｐｌａｎｔｅｄ）最大値が現われる筈の深さ近傍にあ
るものとして示してあり、したがってこれらミューラー
らが示した不純物プロファイルはイオン注入後のプロフ
ァイルであるかもしれないし、あるいはアニール処理直
後のプロファイルを不正確にモデル化したシミュレーシ
ョンであるかもしれない、）ただし第１０図の例がミュ
ーラーらの論文の教示になるものよりも、実質的により
浅い深さにおける。実質的により高い最大値のドーピン
グを示すものであることは明らかである。また、このミ
ューラーらの論文には、Ｐ型イオン注入とともにスレシ
ョルド電圧調整用Ｎ型イオン注入を行なうことに関して
何ら示唆するものはなく、またＮＭＯ３形式の周辺トラ
ンジスタのドーピングプロファイルをメモリアレイ内ト
ランジスタのドーピングプロファイルとは異なった最適
化を行なうようにすることについても、何ら示唆すると
ころはない、さらに、ドーピング濃度が最大となる深さ
とソース／ドレーン拡散深さとの間の関係の重要性につ
いても、何ら教示するところはない、かくて本発明は、
上記諸点その他に関してミューラーらの論文を越えるも
のであり、その結果として実質的な利点を供するもので
ある。すなわち１本発明は例えばメモリトランジスタお
よびＰＭＯ５ならびにＮＭＯ５周辺トランジスタのすべ
てがそれぞれ別個に最適化されたドーピングプロファイ
ルを有し、しかもその製作プロセス工程のコストが最小
となるようにするものである。また拡散性の低いＮ型反
転用不純物を用いるということは。

メモリトランジスタのＰ型ドーピング濃度の最大となる
点がそれだけ基板表面に近くできるということであり、
このことはさらに、そうした結果として（熱電子の生成
が増大するために）プログラミング速度が高くなるとい
う利点が得られることを意味するものでもある。

メモリアレイ内トランジスタのスレショルド調整用イオ
ン注入は、好ましくは高温度工程を行なった後で、とく
にフィールド酸化工程（厚いフィールド酸化物の成長工
程）の後で、これを行なうことにより、＆耳の積分値を
最小値とし、ひいてはポロンによる補償用イオン注入の
最大値が基板表面の近傍に現れるようにするのがよい。

スレショルド調整用イオン注入には、好ましくはヒ素を
用いて、Ｄ値を最小とすることにより９、沖］“の積分
値を最小とするようにするのがよい、すなわち本発明の
一実施例においては、ポロンのイオン注入の停止距離は
ヒ素イオン注入の停止距離よりも若干長いが（ポロンの
場合はほぼ１１００オングストローム、ヒ素の場合はほ
ぼ８５０オングストローム　）、これらの拡散性の相違
により。

注入後の拡散によってポロンの不純物濃度プロファイル
がヒ素の不純物濃度プロファイルに対して相対的に変移
することとなる。しかして、最終不純物濃度プロファイ
ル、すなわち完成時のデバイスにおける不純物プロファ
イルは当該デバイスの動作特性を規定するものであり９
本発明の一実施例においてはこの最終不純物濃度プロフ
ァイルは。

工ＥＬ、。、〉２工Ａａ−６゜％ となるように、すなわち、ヒ素の濃度がその最大値より
も５０％小さくなる深さの２倍以上の深さにおけるポロ
ンの濃度が、その最大値よりも５０％低くなるように、
該不純物濃度を選定する。より具体的には、上記最終不
純物濃度プロファイルは。

”　＞”−６０％　〉”／ｌ＃−５ｏｙｂとなるように
、すなわちポロンの濃度がソース／ドレーン領域底部の
接合部の深さめ２倍より小さい深さで、その最大値の２
分の１まで減少するように、該不純物濃度を選定するの
が好ましい。

上記最終不純物濃度プロファイルに関して本発明の開示
するところは、　　ｎ＋ｎａｘｊｚ≦０５μｍ１　　す
なわち基板内においてゲート酸化物層／チャンネル領域
の界面の下へ０ないし０．５ミクロン深さの拡がり以内
の任意の個所における正味Ｎ型不純物濃度の最大値がｏ
　ｎｅＡ工すなわちゲート酸化物層／チャンネル領域界
面におけるチャンネル領域内における正味Ｐ型不純物濃
度の１．５倍より大きい、すなわとなることである、　
Ｉｔｆｆ、噸工、。５□＋ｎｌは好ましくはｌ’ｃｌ＋
ａｕの１．５倍よりも大きく、またＩ”ｓｕｌ＋　（基
板の正味Ｐ型バックグラウンド不純物濃度）の２倍より
も大きくなるようにする。すなわち。

かつ＋　　　　”ｍａｒ（ｘ≦０．５４ｍ１　〉２（ｎ
ａｕｂ）・上述のような本発明の教示事項が実現される
かぎり、上記以外のプロセス手順を用いることにより９
本発明の教示するような所望の不純物濃度プロファイル
を得ることも可ｆ＠である。

すなわち２例えばスレショルド電圧調整のための浅いＮ
型イオン注入には、アンｔモニーヲ用いることとしても
よい０代りにリンを使用することも可能ではあるが、た
だしその場合は、ポロンのイオン注入のための、より大
きな注入エネルギを用いることにより、前述のようにチ
ャンネル領域下部に、より濃度の高い正味Ｐ型ドーピン
グが確実に行なわれるようにする。同様に、イオン注入
に用いるドーズ量や注入エネルギ、およびアニール処理
の時間や温度条件等は、これを広範囲にわたって変更す
ることが可能であり、これにより１本発明による構造を
各種の経路で実現することができるが、ただし記載の実
施例にはそれに特有の利点がある。

第１０図は本発明の一実施例においてＮＭＯ３周辺トラ
ンジスタについて得られたドーピングプロファイル（曲
１１１０２で示す）およびＮＭＯＳフローティングゲー
ト型メモリトランジスタについて得られたドーピングプ
ロファイル（曲線１Ｇ４で示す）を示すものである。こ
の第１Ｏ図にはさらに別の曲線で原子ポロン濃度プロフ
ァイルｎＢ　　（曲線１０８で示す）および原子ヒ素濃
度プロファイル（曲線１０８で示す）を示しである。な
おこの原子ポロン濃度は浅い深さで（本例の場合はゲー
ト酸化物層の下方的０．２ミクロンの深さ）補償されて
おり、そのため基板表面における濃度は、メモリセルの
消去時のスレショルド電圧ＶＴを設定するのに所望のレ
ベル、　（すなわち、まだプログラムされていないセル
のスレショルド電圧値）まで低減されている。

ただし上記曲線１０２は、ＮＭＯ３周辺トランジスタの
スレショルド電圧ＶＴを所望のレベルに設定すべく基板
表面における濃度をやや高濃度としたドーピングレベル
を示すものである。この曲線１０２は本発明の他の重要
な利点を表すものである。すなわち、ＥＦＲＯＭ製作プ
ロセスにおいては、ＮＭＯ３周辺トランジスタのための
表面ドーピング濃度をメモリトランジスタのための表面
ドーピング濃度とは異なる値に設定することが通常の場
合必要である。かくて、相異なるスレショルド電圧ＶＴ
を有するイオン注入領域をパターン化する際に、単純な
マスクレベルを適宜用いることにより、メモリトランジ
スタに対してヒ素によるスレショルド電圧調整用イオン
注入を行なうのに　（本発明の実施例において）使用す
るマスクが付加的なマスク工程を実際上必要としないと
いう利点が（！ｔられるものである。

【問題を解決するための手段ｌ かくて本発明は、メモリトランジスタの各々は、Ｐ型上
部を有する基板と、高濃度にドープされ、かったがいに
相隔ててチャンネル領域を前記Ｐ型上部中に画定する第
１および第２のＮ型ソース／ドレーン領域と、前記チャ
ンネル領域の上面を覆うゲート酸化物層およびこのゲー
ト酸化物層の上面を覆うフローティングゲートと、この
フローティングゲートの上方に形成され、かつ該フロー
ティングゲートから絶縁された制御ゲートとからなり、
前記ゲート酸化物層と前記チャンネル領域との間の界面
の直下において０ないし０．５　ミクロンの深さまで延
びる前記Ｎ型上部中における正味Ｎ型不純物濃度の最大
値が、前記ゲート酸化物層と前記チャンネル領域との間
の界面における前記チャンネル領域中の正味のＰ型不純
物濃度の１．５倍以上である。フローティングゲート型
メモリデバイスを提供するものである。

さらに本発明は、メモリトランジスタの各々が、Ｐ１１
上部上有する基板と、高濃度にドープされ、かったがい
に相隔ててチャンネル領域を前記Ｐ型上部中に画定する
第１および第２のＮ型ソース／ドレーン領域と、前記チ
ャンネル領域の上面を覆うゲート酸化物層およびこのゲ
ート酸化物層の上面を覆うフローティングゲートと、こ
のフローティングゲートの上方に形成され、かつ該フロ
ーティングゲートから絶縁された制御ゲートとからなり
、前記ゲート酸化物層と前記チャンネル領域との間の界
面の直下において０ないし０．５ミクロンの深さまで延
びる前記Ｎ型上部中における正味Ｎ型不純物濃度の最大
値が、前記ゲート酸化物層と前記チャンネル領域との間
の界面における前記チャンネル領域中の正味のＰ型不純
物濃度の１．５倍以上であるとともに、前記基板中の正
味Ｐ型バックグラウンド不純物濃度の２倍以上である。

フローティングゲート型メモリデバイスを提供するもの
である。

さらに本発明は、Ｐ型上部を有する基板と。

高濃度にドープされ、かったがいに相隔ててチャンネル
領域を前記Ｐ型上部中に画定する第１および第２のＮ型
ソース／ドレーン領域と、前記チャンネル領域の上面を
覆うゲート酸化物層およびこのゲート酸化物層の上面を
覆うフローティングゲートと、このフローティングゲー
トの上方に形成され、かつ該フローティングゲートから
絶縁された制御ゲートとからなり、前記基板の前記上部
は前記ゲート酸化物層の直下にあり、Ｐ型不純物物質の
原子と、Ｎ型不純物物質の原子との両原子を有し、前記
Ｐ型不純物物質および前記Ｎ型不純物物質は、該Ｐ型不
純物物質の濃度がその表面近傍の最大値よりも５０％低
い値に低下する深さが。

前記Ｎ型不純物物質の濃度がその表面近傍の最大値より
も５０％低い値に低下する深さの２倍以上の深さとなる
ような垂直方向濃度プロファイルを有するようにしたこ
とを特徴とするフローティングゲート型メモリデバイス
を提供するものである。

さらに本発明は、Ｐ型上部を有する基板と。

高濃度にドープされ、かったがいに相隔ててチャンネル
領域を前記Ｐ型上部中に画定する第１および第２のＮ型
ソース／ドレーン領域と、前記チャンネル領域の上面を
覆うゲート酸化物層およびこのゲート酸化物層の上面を
覆うフローティングゲートと、このフローティングゲー
トの上方に形成され、かつ該フローティングゲートから
絶縁された：ｔｌＩｍゲートとからなり、前記基板の前
記上部は前記ゲート酸化物層の直下にあり、Ｐｙ！ｉ不
純物物質の原子と、Ｎ型不純物物質の原子の両者とを有
し、前記Ｐ型不純物物質および前記Ｎ型不純物物質は、
該Ｐ型不純物物質の濃度がその表面近傍の最大値よりも
５０％低い値に低下する深さが、前記Ｎ型不純物物質の
濃度がその表面近傍の最大値よりも５０％低い値に低下
する深さの２倍以上の深さとなり９．かつ前記Ｐ型不純
物物質の濃度がその表面近傍の最大値よりも５０％低い
値に低下する深さが、前記ソース／ドレーン拡散領域の
深さの２倍より小さい深さとなるような垂直方向濃度プ
ロファイルを有するようにしたことを特徴とするフロー
ティングゲート型メモリデバイスを提供するものである
。

さらに本発明は、不揮発性メモリセルを製作するにあた
って、結晶シリコンの上部を有する基板を用意し、高ド
ニズ量のＮ型不純物をソース／ドレーン領域のほぼ所定
の個所に導入し、前記結晶シリコンの上部上に酸化物を
成長させると同時に前記ソース／ドレーン領域中に導入
した不純物を活性化させ、前記ソース／ドレーン領域へ
の不純物の導入工程と前記酸化物の成長工程によって、
中間領域をもって相隔てたソース／ドレーン拡散領域ラ
インを画定し、この中間領域に不純物を導入し、活性化
し、拡散させることにより、前記基板の前記上部中、前
記ゲート酸化物の直下の前記基板の上部にＰ型不純物物
質の原子とＮ型不純物物質の原子の両者を存在させ、そ
の際、これらＰ型不純物物質とＮ型不純物物質のそれぞ
れの垂直方向濃度プロファイルが、Ｐ型不純物物質の濃
度がその表面近傍の最大値の５０％に低下する深さが、
Ｎ型不純物物質の濃度がその表面近傍の最大値の５０％
に低下する深さの２倍以上となるようにし、前記中間領
域の一部の上方にパターン化フローティングゲートおよ
び制御ゲートを形成し。

その際これら制御ゲートのうち複数の制御ゲートが前記
中間領域を横切るようにするとともに、さらに分ｇｌ領
域を形成して前記複数の制御ゲートが前記中間領域を横
切る個所にフローティングゲートトランジスタ領域を画
定し、その際、該トランジスタ領域の画定個所に前記フ
ローティングゲートが有する部分が、前記シリコンの中
間領域および前記制御ゲートから絶縁されるようにする
とともに、前記中間領域に不純物を導入し、活性化し、
拡散させる以前に、前記基板の前記上部がすでに少なく
ともＩ　Ｘ　１０ＩＢａｔｏｍｓ／ｃｒｎ’の正味Ｐ型
不純物濃度”ｓｕｂを有しているようにしたことを特徴
とする不揮発性メモリセル製作方法を提供するものであ
る。

さらに本発明は、不揮発性メモリセルを製作するにあた
って、結晶シリコンの上部を有する基板を用意し、高ド
ーズ量のＮ型不純物をソース／ドレーン領域のほぼ所定
の個所に導入し、前記結。

晶シリコンの上部上に酸化物を成長させると同時に前記
ソース／ドレーン領域中に導入した不純物を活性化させ
、前記ソース／ドレーン領域ヘノ不純物の導入工程と前
記酸化物の成長工程によって、中間領域をもって相隔て
たソース／ドレーン拡散領域ラインを画定し、この中間
領域に不純物を導入し、活性化し、拡散させることによ
り、前記基板の前記上部中、前記ゲート酸化物の直下に
Ｐ型不純物物質の原子とＮ型不純物物質の原子の両者を
存在させ、その際、これらＰ型不純物物質とＮ型不純物
物質のそれぞれの垂直方向濃度プロファイルが、該Ｐ型
不純物物質の濃度がその表面近傍の最大、値の５０％に
低下する深さが、前記Ｎ型不純物物質の濃度がその表面
近傍の最大値の５０％に低下する深さの２倍以上となり
、かつ前記Ｐ型不純物物質の濃度がその表面近傍の最大
値よりも５０％低い値に低下する深さが、前記ソース／
ドレーン拡散領域の深さの２倍以下の深さとなるような
垂直方向濃度プロファイルを有するようにし、前記中間
領域の一部の上方にパターン化フローティングゲートお
よび制御ゲートを形成し、その際これら制御ゲートのう
ち複数の制御ゲートが前記中間領域を横切るようにする
とともに、さらに分離領域を形成して前記複数の制御ゲ
ートが前記中間領域を横切る個所にフローティングゲー
トトランジスタ領域を画定し、その際、該トランジスタ
領域の画定個所に前記フローティングゲートが有する部
分が、前記シリコンの中間領域および前記制御ゲートか
ら絶縁されるようにするとともに、前記中間領域に不純
物を導入し、活性化し。

拡散させる以前に、前記基板の前記上部がすでに少なく
ともｌ　Ｘ　１Ｇ’　　ａｔｏｍｓ／ｃｍ″の正味Ｐ型
不純物濃度ｎ□ｂを有しているようにしたことを特徴と
する不揮発性メモリセル製作方法を提供するものである
。

さらに本発明は、不揮発性メモリセルを製作するにあた
って、結晶シリコンの上部を有する基板を用意し、ＰＭ
Ｏ３周辺デバイスのほぼ所定の個所に、該ＰＭＯ３周辺
デバイスの前記所定の個所を後続する諸工程後の不純物
濃度がＮ型ｌ×１０Ｉ６ａ　ｔｏＩｍｓ／ｃｒｎ”以上
となるレベルとなるのに充分なドーズ量のＮ型不純物を
導入し、ＮＭＯ５周辺デバイスのほぼ所定の個所および
前記フローティングゲートメモリデバイスのほぼ所定の
個所における前記基板の前記上部中に、該ＮＭＯ３周辺
デバイスおよびフローティングゲートメモリデバイスの
前記所定の個所を後続する諸工程後の不純物濃度がＰ型
８　Ｘ　１０”　　ａｔｏｍｓ／ｃｒｎ’ないし３　Ｘ
　１０”ａｔｏ鵬ｓ／ｃｒｎ”となるレベルとなるのに
充分なドーズ量のＰ型不純物を導入し、前記ＮＭＯ５お
よびＰＭＯ３周辺デバイスも複数の所定の活性領域をた
がいに分離するデバイス分離領域を形成し、高ドーズ量
のＮ型不純物をフローティングゲートデバイスのソース
／ドレーン領域のほぼ所定の個所に導入し、前記フロー
ティングゲートデバイスのソース／ドレーン領域の前記
所定の個所の上部に酸化物層を形成すると同時に、該ソ
ース／ドレーン領域中に導入した不純物を活性化させ、
前記ソース／ドレーン領域への不純物の導入工程と前記
酸化物の成長工程によって、中間領域をもって相隔てた
ソース／ドレーン拡散領域ラインを画定し、この中間領
域に不純物を導入し、活性化し。

拡散させることにより、前記基板の前記上部中。

前記ゲート酸化物の直下にＰ型不純物物質の原子とＮ型
不純物物質の原子の両者を存在させ、その際、これらＰ
型不純物物質とＮ型不純物物質のそれぞれの垂直方向濃
度プロファイルが、該Ｐ型不純物物質の濃度がその表面
近傍の最大値の５０％に低下する深さが、　＋Ｍｊ記Ｎ
型不純物物質の濃度がその表面近傍の最大値の５０％に
低下する深さの２倍以上となるような前置方向濃度プロ
ファイルを有するようにし、前記中間領域の一部の一ヒ
方にパターン化フローティングゲートおよび制御ゲート
を形成し、その際これら制御ゲートのうち複数の制御ゲ
ートが前記中間領域を横切るようにするとともに、さら
に分離領域を形成して前記複数の制御ゲートが前記中間
領域を横切る個所にフローティングゲートトランジスタ
領域を画定し、その際、該トランジスタ領域の画定個所
に前記フローティングゲートが有する部分が、前記シリ
コンの中間領域および前記制御ゲートから絶縁されるよ
うにするとともに、ゲートおよびソース／ドレーンを形
成して前記ＮＭＯ５周辺デバイス領域内にＮＭＯＳデバ
イスをまた前記ＰＭＯ３周辺領域内にＰＭＯＳデバイス
を形成し、前記ＮＭＯ５およびＰＭＯ３周辺デバイスと
接触する絶縁金属ラインを形成して前記メモリセルアレ
イ内の前記フローティングゲートトランジスタのための
入力および出力回路を構成するようにしたことを特徴と
する不揮発性メモリセル製作方法を提供するものである
。

［実施例］ 以下９図面を参照して本発明の詳細な説明する。ただし
本発明の適用範囲は多岐にわたるものであり、以下記載
する実施例は本発明を実施する際の単なる具体的な一例
であって９本発明そのものを特定するものではない。

以下の記載においては、第１Ｂ図に示したフローティン
グゲート型メモリトランジスタとＣＭＯ３構成の周辺デ
バイスとからなるＥＦＲＯＭをもって本発明の実施例と
して、その製作プロセスを説明することとする。

１、出発材料としてはＰ型（たとえばρ＝１２〜１５オ
ームψＣ■）で結晶方位＜１００＞のエピタキシャル層
を形成する（このためには９例えば厚みを１２〜１５ミ
クロンとするエピタキシャル層をＰ＋型基板上に形成す
る）。

２、温度９００℃で水蒸気による初期酸化工程を行なっ
て、厚みが約３５０オングストロームの酸化物層を成長
させる。ついで、厚みが約１４００オングストロームの
窒化物層を、ＬＰＧＶＤ　　（減圧化学蒸着法）により
蒸着する。かくて得られた酸化物／窒化物複合層をパタ
ーン化してプラズマエッチした後、　（フォトレジスト
／窒化物／酸化物複合層をマスクとして用いて）Ｎ型不
純物によるイオン打込みを行なって、すなわち９例えば
リンを６　Ｘ　１０１０ｌ２ａｔｏ／ｃｒｎ’のドーズ
量および１００　ｋｅＶの注入エネルギでイオン打込み
を行なうことにより、ＣＭＯ５周辺デバイスのＮ型ウェ
ルを形成する。

３、ついで残存フォトレジスト層を除去した後、酸化物
／窒化物複合層により保護されていない領域上に、たと
えば温度１０００℃で水蒸気の雰囲気中により、厚みが
５３００オングストロームとなるように「色反転」酸化
物層を形成する。つづいて前記窒化物層をデグレーズし
て除去した後、Ｐ型不純物によるイオン打込みを行なう
、すなわち例えばポロンを３　Ｘ　１０ｔ２ａｔｏｍｓ
／ｃゴのドーズ量および５０ｋｅＶの注入エネルギでイ
オン打込みを行なう。

４、次に、残存する「色反転」酸化物層を除去した後、
タンク領域としての酸化物領域を　（例えば温度ＩＱＱ
Ｏ℃でへ＋５％Ｈα中で酸化させて。

厚みが３５０オングストロームとなるように）成長させ
、さらにＰ型ウェルおよびＮ型ウェル不純物の押込みを
２例えば温度１１００℃でアルゴンの雰囲気中で７００
分間行なう、この不純物押込み工程期間中に上記タンク
領域内の不純物は下方　（および横方向）に向って拡散
し、またＰ十型基板中の不純物も上方に向って拡散する
。この工程にょって、メモリセルアレイのバックグラウ
ンド基板不純物濃度が規定され、この不純物濃度は（本
例においては）はぼｎａｕｂ　＝　Ｉ　Ｘ　１０Ｉｌ［
Ｉａｔｏｍｓ／ａｍ″である、基板の最適不純物濃度は
、ＮＭＯ５周辺デバイスによる必要条件およびメモリア
レイ中のフローティングゲート型トランジスタによる必
要条件との関連において選定する０本例の場合は９周辺
デバイスおよびフローティングゲート型デバイスの有効
長さはそれぞれＬ’ｆｆ１ｐｅｒｉｐｈｅｒｙｌ々１．
５　ミクロンおよびＬｅｆ／（，２゜。、）夕１．２　
　ミクロンである。また未発ＩＪＪの他の例においては
７例えば上記有効長さＩ−’ｅｆｆ（ｐｅｒｉｐｈｅｒ
ｙｌを１．２　ミクロンに減少させた場合、上記バック
グラウンド不純物濃度”ａｕｂは２　Ｘ　１０［Ｉａｔ
ｏｍｓ／ｃｍ″に増加する。一般にこのバックグラウン
ド不純物濃度ｎ＃ｕｂは、上記の６例において規定され
る範囲よりも若干広い範囲内において、前記有効長さＬ
ｅ／ｆ（ｐｅｒｉｐｈｅｒｙｌおよびＬｅｔａ。１．。

９１　　のうち・より大きな有効長さに略々反比例する
ものとして計量化される。これは下記の関係により表わ
される。

５、ついで周辺デバイス形成部にモート領域（フィール
ド絶縁層によりたがいに分離された活性デバイス領域）
を常法により画定する。このためには９例えばＬＰＣＶ
Ｄ法により窒化シリコンの蒸着を行な−った後、これを
パターン化してエッチすることにより、　（予定した）
活性デバイス領域を露出させる。しかる後、チャンネル
ストップ領域形成用のイオン打込み（例えばフォトレジ
スト／窒化物複合層をマスクとして用いて、　　８．５
Ｘ１０１２ａｔｏ■３／ｃｒ１１’のドーズ量とし、注
入エネルギを１００　ｋｅＶとしてのポロンの打込み）
行なった後。

フォトレジスト層を除去して、モート領域上にフィール
ド酸化物層を　（例えば温度８００℃で水蒸気による酸
化を行なうことにより、厚みが８５００オングストロー
ムとなるように）成長させる。

６、次に埋込みＮ十型ソース／ドレーン領域を形成する
。そのためにはまず、フォトレジスト層のパターン化を
行なってメモリセルアレイにおけるこれらソース／ドレ
ーン領域の形成個所を霧出させ、これらのソース／ドレ
ーン領域形成個所における露出窒化物層に（アレイ内で
はフォトレジスト／窒化物複合層をマスクとして、また
周辺デバイス形成領域ではフォトレジスト層をマスクと
して）例えばヒ素を注入エネルギを５０ｋｅＶ　。

ドーズ量を５　Ｘ　１０”　　ａｔａ＋＋＋ｓ／ｃｍ”
としてイオン打込みを行なった後、フォトレジスト層を
除去する。

かくて形成された埋込みＮ十型領域に対してアニール処
理（例えばアルゴンの雰囲気中において温度８００℃で
１００分間）を施した後、酸化処理を行なう　（このた
めには９例えば水蒸気中において温度８００℃で４０分
間酸化させることにより、埋込みＮ十型領域上では厚み
が約４５００オングストローム、他の部分ではそれより
もはるかに薄い酸化物層を形成させる）、　ついで上記
窒化物層を除去した後、短期間のデグレーズ処理を行な
って９周辺デバイス形成領域内のフィールド酸化物絶縁
領域およびアレイ内の埋込みＮ十型領域以外のすべての
領域から酸化物を除去する。（このデグレーズ処理は、
該処理によってこれらの厚い酸化物領域の相当部分が浸
食されないように、好ましくはこれを短期間の処理工程
とするが、ただし１００ないし１０００オングストロー
ム程度の浸食が生ずることがあっても９通常は問題はな
い、） ７、ついでグミイゲート酸化（例えば水蒸気中において
温度８００℃で厚み３５０オングストロームに酸化物を
成長させる）を行なった後、これに引き続いてイオン打
込みを行なって、フローティングゲートトランジスタの
スレショルド電圧を設定する。このためには９例えば注
入エネルギを３５ｋｅＶとし、ドーズ量を３　Ｘ　１０
Ｑａｔｏｍｓ／ｃｒｎ’としてポロンを打ち込んだ後、
さらに注入エネルギを１５０　ｋｅＶとし、ドーズ量を
７　Ｘ　１０”　　ａｔｏｍｓ／ｃｒｎ’としてヒ素を
打ち込む、これらのイオン打込み工程により、さきに行
なったＰ型ウェルイオン打込みおよびそのイオン押込み
工程と相俟って、前述したような好適な濃度プロファイ
ルが得られることとなる。なお、上記イオン打込みには
アレイ内以外にはパターン化フォトレジスト層をマスク
として使用する。

８、これ以降のプロセス工程は概して通常の工程に準す
るものであり、まず前記フォトレジスト層およびダミイ
ゲート酸化物層を除去した後。

ゲート酸化物層を成長させる（これは例えば〜プラスＨ
Ｃ’Ｌの雰囲気を用いて厚み３５０オングストロームに
成長させるようにして行なう）、ついでｉｔのポリシリ
コン層を（厚みが３５０オングストロームとなるように
）被着した後、このポリシリコン層にＰＯＣＬ：ｌをド
・−プし、必要に応じてデグレーズし、パターン化し、
エッチする。　（なお。

この半導体レベルはアレイ内メモリデバイスの７０−テ
ィングゲートに用いられることとなる。）ついで層間誘
電体層を被着形成する（このためには１例えばＬＰＣＶ
Ｄ法により温度８００℃で酸化物を厚み２５０オングス
トロームに被着し、さらに窒化物を厚み　１５０オング
ストロームに被着する）。

つづいてメモリアレイ部を７オトレジスト層で被覆し、
前記層間誘電体層を周辺デバイス形成領域から除去する
。

９、次に前記フォトレジスト層の除去およびデグレーズ
処理を施した後、第２のゲート層を（例えば厚みが４０
０オングストロームとなるように）゛成長させる。つい
でポロンを　（例えば注入エネルギを３５ｋｅＶとし、
ドーズ量を５ＸＬＱＩＩａｔｏ腸ｓ／ａｍ″として）全
面的にイオン打込みすることにより９周辺デバイス形成
領域におけるＮＭＯＳデバイスのスレショルド電圧を設
定し、さらにＰＭＯ５周辺デバイス領域のみに打込みイ
オンが衝突するようにマスクしつつ第２回目のポロンに
よるイオン打込みを　（例えば注入エネルギを３５ｋｅ
Ｖとし、ドーズ量を８　Ｘ　１０”　　ａｔｏｍｓ／ｃ
ゴとして）行なうことにより、当該ＰＭＯ５周辺デバイ
スのスレショルド電圧を設定する。

１０、さらにフォトレジスト層を除去した後。

第２のポリシリコン層を（例えば厚みが３０００オング
ストロームとなるように）被着形成し、ＰＯＣ’Ｌ３を
ドープし、デグレーズし、シリサイド（例えば厚みが２
５００オングストロームのタングステンシリサイド）に
よるスパッタ被覆を行なう、ついで８ＭＯ３およびＰＭ
Ｏ３周辺デバイスのゲートレベルに対するパターン化お
よびエッチ処理を行なう。

１１、つづいて前記第２のポリシリコン層を再びパター
ン化した後、複合層に対するエッチ処理を行なって７レ
イ内の制御ゲート、層間誘電体層、およびフローティン
グゲートをエッチ形成する。このパターン化およびエッ
チ処理工程に用いるマスクレベルが有効な間に、ビット
線絶縁用イオン打込みを　（例えば注入エネルギを７０
ｋｅ　Ｖとし、ドーズ量をＩ　Ｘ　１０”　　ａｔｏ■
ＳａＣゴとしてポロンを注入することにより）行なう、
なお、このイオン打込みによる打込みイオンは、ワード
線の長さ方向に沿う　（すなわち前記埋込みＮ十型ソー
ス／ドレーン拡散領域に沿う）相隣るフローティングゲ
ートデバイスをたがいに分離する領域のみに衝突する。

ついで残存するフォトレジスト層の除去を行なう。

１２、つづいて１例えば酸素の雰囲気中において温度１
０００℃で３０分間、キャップ層としての酸化物層をポ
リシリコン層の露出面に（また、その傍らシリコンの露
出部分にも）成長させる。しかる後９周辺デバイス形成
領域の８ＭＯ３およびＰＭＯ８領域に対してパターン化
Ｎ型およびＰ型イオン打込みを行なって、必要とされる
２種類のソース／ドレーン領域を画定する。ついで残存
するフォトレジスト層を除去する。

１３、ポロン・リンシリケートガラス　（Ｂ　Ｐ　ＳＧ
）層を（パッド酸化物層上に）被着した後これを焼き締
め、さらにコンタクト領域のパターン化およびエッチ処
理を常法により行なう、ついで残存するフォトレジスト
層を除去する。

１４、つづいて常法により金属を被着し、パターン化を
行い、エッチし、焼結し、さらに保護被膜を同じく常法
により被着し、パターン化し。

エッチする。かくして、あとはパッケージするばかりと
なった最終製品としてのデバイスが得られることとなる
。

第２図ないし第８図は１本発明により製作したフローテ
ィングゲート型デバイスと９本発明によらない同等のデ
バイスとを比較してテストした実際の比較結果を示すも
のである。これらの図中、第２図ないし第５図は上述の
プロセスフローにおけるような二重イオン注入法を用い
てスレショルド電圧を設定し、かつ本発明による不純物
濃度プロファイルを得るようにしたデバイスにより得ら
れた比較結果を示し、第６図ないし第８図は、ただ１回
のみのポロンによるイオン注入（注入エネルギを３５ｋ
ｅＶ　、　　ドーズ量を　１．５Ｘ　１０１２ａｔｏ■
ｓ／ｃｍ’として）を用いてスレショルド電圧を設定し
たデバイスにより得られた比較結果を示すものである。

かくて都合７種のテスト対象デバイスの各々は６４ＫＩ
ｆ′）ＥＰＲＯＭｊ１Ｍ回路であり、それぞれほぼ第１
Ｂ図に示したようなセルを有するものであった。テスト
では、各デバ、イスには１２．５ボルト、局ミリ秒のプ
ログラミングパルスを供給した。使用したプログラミン
グパルスは、フローティングゲートに充分な電子を理想
的に注入することによって当該デバイスの有効スレショ
ルド電圧を８ボルトか、その近くまでに上昇させうるち
のとして設定したものである。さらに各デバイスについ
て、上記のようにしてプログラムしたセルのすべてに相
異なる電圧値で読出し動作を行なわせてその測定を行な
い、当該デバイスのセルのうち何個にプログラミング失
敗が生じたか、またプログラムされたセルの有効スレシ
ョルド電圧はどれほどの値であったかを確かめた。かく
て第２図ないし第８図の各々のグラフは、テストの対象
とした上記デバイスの各々について、横軸上に示した読
出し電圧に対してターンオンした（すなわちプログラミ
ング失敗が生じた）バイト数（全部で８０００バイト）
を示すものである。かくて図示のテスト結果の示すとこ
ろは次の通りである。

・第２図のデバイスにおいては、はぼ１０バイトにプロ
グラミング失敗が生じ、プログラムされたセルのスレシ
、ルド電圧は約８．９ポルト以上に集中している。

・第３図のデバイスにおいては、はぼ０　（ゼロ）バイ
トにプログラミング失敗が生じ、プログラムされたセル
のスレショルド電圧は約５．８ポルト以上に集中してい
る。

・第４図のデバイスにおいては、はぼ０　（ゼロ）バイ
トにプログラミング失敗が生じ、プログラムされたセル
のスレショルド電圧は約４．８ポルト以上に集中してい
る。

中鎖５図のデバイスにおいては、はぼ１５００バイトに
プログラミング失敗が生じ、プログラムされたセルのス
レショルド電圧は約８．７ポルト以上に集中している。

（ただし、このデバイスの場合、どのような理由により
かくも多くのセルにプログラミング失敗が生じたのかは
不ＩＪ１であるが。

その理由としては、当該デバイスの有効長さし、ｕが他
のものにくらべて長かったこと、およびそのより長い有
効長さＬｅ／、が熱電子生成がいちじるしく減退する点
以遠に及ぶものであったこと等が考えられる。） ・第６図のデバイスにおいては、はぼ１４００／＜イト
にプログラミング失敗が生じ、プログラムされたセルの
スレショルド電圧は４ポルトよりもはるかに低い範囲に
集中している。

拳第７図のデバイスにおいては、はぼ７５００バイトに
プログラミング失敗が生じ、プログラムされたセルのス
レショルド電圧は４ポルトよりもはるかに低い範囲に集
中している。

・第８図のデバイスにおいてはほぼすべてのバイトにプ
ログラミング失敗が生じている。

上記テスト対象としたデバイスにはさらに。

いくつかのプロセス上の小さな相違点がある。すなわち
、第２図、第５図、第７図および第８図の各デバイスを
製作するにあたっては、前述のプロセスフローにおける
ように、窒化物マスクを用いて埋込みＮ十型領域上に温
度８００℃で厚い酸化物層を成長させているが、第３図
、第４図および第６図のデバイスの場合は、いずれも８
００℃で分圧酸化法を用いていること、また第２図およ
び第３図のデバイスにおいては、その製作に際してドー
ズ量を３　Ｘ　１０Ｉ２ａｔｏ腸ｓ／ｃｒｒ？とするポ
ロンの注入とともに、ドーズ量を５　Ｘ　１Ｇ”　　ａ
ｔｏｍｓ／ｃｍ″とするヒ素の注入を行なっているのに
対して、第４図および第５図のデバイスにおいては、い
ずれもドーズｉｌ　ヲＩ　Ｘ　１０２ａｔｏ諺ｓ／ｃｒ
ｔｆとするポロンの注入とともに、ドーズ量をＩ　Ｘ　
１０１０１２ａｔｏ／ｃｒｎ’とするヒ素の注入を行な
っていること、さらに、第２図ないし第６図のデバイス
においては、その製作に際して前述のプロセスフローに
おけるように、ドーズ量をｌ　Ｘ　１０ｔ２ａｔｏｍｓ
／ａｍ″とするビット前記絶縁用イオン注入を行なって
いるが、第７図および第８図のデバイスの場合は、その
代りとしてドーズ量４　Ｘ　１０”　　ａｔｏ■ｓ／ｃ
ｒｒｔとするイオン注入を行なっていること９等である
。

スレショルド調整用イオン注入には、好ましくはヒ素を
用いてＤ値を最小とすることにより。

ＪＴの積分値を最小とするようにするのがよい。

すなわち本発明の一実施例においては、ポロンのイオン
注入の停止距離はヒ素イオン注入の停止距離よりも若干
長いが（ポロンの場合はほぼ１１００オングストローム
、ヒ素の場合はほぼ８５０オングストローム）、これら
の拡散性の相違により、注入後の拡散によってポロンの
不純物濃度プロファイルがヒ素の不純物濃度プロファイ
ルに対して相対的に変移することとなる。しかして、最
終不純物濃度プロファイル、すなわち完成時のデバイス
における不純物プロファイルは、当該デバイスの動作特
性を規定するものであり９本発明の一実施例においては
この最終不純物濃度プロファイルは。

ｊｅＢ−８ｏ％〉２工、４Ｊ−８０％ となるように、すなわち、ヒ素の濃度がその最大値より
も５０％小さくなる深さの２倍以上の深さにおけるポロ
ンの濃度が、その最大値よりも５０％低くなるように、
該不純物濃度を選定する。より具体的には、上記最終不
純物濃度プロファイルは。

２工ｊ＞　ＺＢ−、。九〉２工Ａ、−６゜、となるよう
に、すなわちポロンの濃度がソース／ドレーン領域底部
の接合部の深さの２倍以下の深さで、その最大値の２分
の１まで減少するように、該不純物濃度を選定するのが
好ましい。

」−記最終不純物漕度プロファイルに関して本発明の開
示するところは＋　”ｍａｘｂ５゜、Ｓ＃、ｍｌ　　す
なわち基板内においてゲート酸化物層／チャンネル領域
の界面の下部０ないし０．５ミクロン深さの拡以内の任
意の個所における正味Ｎ型不純物濃度の最大値が、　１
１．）、工すなわちゲート酸化物層／チャンネル領域界
面におけるチャンネル領域内における正味Ｐ型不純物濃
度の１．５倍より大きい、すなわちとなることである、
”ｍａｚｌｙ＜０．５ｕｒｎｌは好ましくは”ｃｈａｎ
の１．５倍よりも大きく、またＩＩ、ｕＩＩ　Ｃ基板の
正味Ｐ型バックグラウンド不純物濃度）の２倍よりも大
きくなるようにする。すなわち。

かつ’　　　　ｎｍ＠ｚ（ｚ≦０．５ｐｍｌ〉２（”ｓ
ｕｔ＋）上述のような本発明の教示事項が実現されるか
ぎり、上記以外のプロセス手順を用いることにより９本
発明の教示するような所望の不純物濃度プロファイルを
得ることも可使である。

すなわち９例えばスレショルド電圧調整のための前記浅
いＮ型イオン注入には、アンチモニーを用いることとし
てもよい６代りにリンを使用することも可使ではあるが
、ただしその場合は、ポロンのイオン注入のため、より
大きな注入エネルギを用いることにより、前述のように
チャンネル領域下部に、より濃度の高い正味Ｐ型ドーピ
ングが確実に行なわれるようにする。同様に、イオン注
入に用いるドーズ量や注入エネルギ、およびア千−ル処
理の時間や温度条件等は、これを広範囲にわたって変更
することが可能であり、これにより１本発明による構造
を各種の経路で実現することができるが、ただし記載の
実施例にはそれに特有の利点がある。

なお、前述のプロセスにおいて使用するポリシリコン層
は、必ずしも厳密な意味でのポリシリコンである必要は
なく、実質的に多結晶または非晶質（アモルファス）で
かつ成分の大部分をシリコンとするものであるならば他
の物質をもってこれに替えてもよく、その場合は、シリ
サイドやポリシリコン／シリサイドのサンドイッチ構造
等も考えられ、また現在のプロセスにおけるポリシリコ
ンの役割に準する蒸着性および電気的特性をもった将来
のサンドイッチ構造を使用することも考えられるところ
である。

以上本発明の実施例につき記載してきたが。

本発明によるデバイスおよび方法は、記載の実施例に対
して適宜追加ないし変更を行なって実施してもよいこと
はいうまでもない。

［発明の効果１ 以上に述べたように１本発明によるフローティングゲー
ト型メモリセルは、不純物濃度プロファイルを改善した
点をもってその最たる特徴とするものであり、このフロ
ーティングゲート型メモリセルを製作するにあたっては
、基板のバックグラウンド不純物濃度レベルを９例えば
イオン注入に際しては高いドーズ量を用い、事後のイオ
ン注入押込み（ドライブイン）工程では比較的低い押込
み温度を用いて基板を所定のドーピングレベル（１０２
）にドープした後、相反する伝導型の不純物（１０４，
１０８）の注入を２回にわけてイオン注入することによ
り、まずフローティングゲートトランジスタの不純物濃
度プロファイルのパターンを決定する。さらにボロン等
によりイオン注入（１００を行なうことによって、チャ
ンネル領域下部に。

ソース／ドレーン拡散領域間の中間点近傍の深さに、よ
り高濃度のＰ型ドーピングを施す、さらに基板表面にお
いて、このボロンによるイオン注入を、ヒ素による浅い
イオン注入により９部分的に補償することにより、スレ
ショルド電圧を所望の値に設定する。また上記のように
、より高濃度のＰ型ドーピングを施したことにより、従
来プログラミングの制約となっていたラテラル寄生バイ
ポーラトランジスタ作用が抑制されるとともに。

（ドレーン領域の境界により高濃度のドーピングを施し
たことにより）熱電子の生成が促進されることとなる。

かくて本発明は、プログラム期間中における熱電子の生
成が増大し、そのために、与えられた印加電圧に対する
プログラミング時間も短縮されるという効果をまず有す
るものである。

さらに本発明は、寄生ラテラルバイポーラトランジスタ
のｓＳが抑制されるという効果をも有するものである。

前述のように、こうした効果は、チャンネル領域の直下
に付加的なボロンのドーピングを行なうことによって導
入された付加的イオン化不純物の空間電荷密度により、
ソース／ドレーン接合に発生した電子のうち、横方向に
拡散してバイポーラ動作の発現をうながす電子よりも多
くの電子が上方に向って拡散してチャンネル領域に入る
ことによるものである。

さらに本発明は、基板のドーピング濃度を増大させても
周辺トランジスタのデバイス特性を劣化させる必要がな
いという効果をも有するものである。

さらに本発明は、書込み動作中には熱電子の生成が促進
されるが、読出し動作中にそれが増大することは実質的
になく、シたがって書込み速度を向上させることにより
データの保持が劣化することがないという効果をも有す
るものである。

このように本発明は、ＥＦＲＯＭデバイスのプログラム
動作をより高速なものとするものであり、とくに、ゲー
トとソース／ドレーン領域との間に印加されるある与え
られた電圧に対して、現状において可能であるよりも高
速で、しかもプログラム動作を行なうことが可能となる
ようにしたものである。

以上の説明に関連して、さらに以下の項を開示する。

（１）複数の周辺トランジスタおよび複数のメモリトラ
ンジスタを有し、該周辺トランジスタはＮチャンネルデ
バイスからなるものであり、また前記メモリトランジス
タの各々は。

−Ｐ型上部を有する基板と。

・高濃度にドープされ、かったがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と。

・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと。

・このフローティングゲートの上方に形成され、かつ該
フローティングゲートから絶縁された制御ゲートとから
なり。

・前記ゲート酸化物層−と前記チャンネル領域との間の
界面の直下において０ないし０．５ミクロンの深さまで
延びる前記Ｎ型上部中における正味Ｎ型不純物濃度の最
大値が、前記ゲート酸化物層と前記チャンネル領域との
間の界面における前記チャンネル領域中のＰ型不純物濃
度の１．５倍以上であり。

・また前記基板の前記上部中における正味Ｐ型不純物濃
度の最大値が前記ソース／ドレーン領域の深さよりも浅
い部位にあり。

・さらに前記基板の前記上部が前記メモリトランジスタ
の近傍において有する正味Ｐ型不純物濃度のバックグラ
ウンド値が、当該基板の前記上部が前記Ｎ型周辺トラン
ジスタの近傍において有する正味Ｐ型不純物濃度のバッ
クグラウンド値とひとしいか、またはそれよりも大きい
ことを特徴とするフローティングゲート型メモリデバイ
ス。

（２）前記フローティングゲートはそのいかなる部位に
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第１項に記載のフローティングゲー
ト型メモリデバイス。

（３）前記第１および第２のソース／ドレーン領域の各
々は、前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第１項
に記載のフローティングゲート型メモリデバイス。

（４）前記第１および第２のソース／ドレーン領域の各
々は、前記基板の前記上部の表面で実質的に露出され、
また前記チャンネル領域は、それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては、
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第１項に記載のフローティングゲ
ート型メモリデバイス。

（５）前記基板はその上部に少なくともｌ×１０１［１
ａｔｏ■ｓ／ｃｍ″のＰ型バックグラウンドドーピング
を施してなる前記第１項に記載のフローティングゲート
型メモリデバイス。

（６）前記基板はＰ十型半導体上にＰ型としてエピタキ
シャル構造を有し、該エピタキシャル構造の上部には・
少なくともｌ　Ｘ　１Ｇ”　　ａｔｏ腸ｓ／ｃゴのバッ
クグラウンドドーピングを施してなる前記各項に記載の
フローティングゲート型メモリデバイス。

（７）複数の周辺トランジスタおよび複数のメモリトラ
ンジスタを有し、該周辺トランジスタはＮチャンネルデ
バイスからなるものであり、また前記メモリトランジス
タの各々は。

−Ｐ型上部を有する基板と。

・高濃度にドープされ、かったがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と。

・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと。

・このフローティングゲートの上方に形成され、かつ該
フローティングゲートから絶縁された制御ゲートとから
なり。

・前記ゲート酸化物層と前記チャンネル領域との間の界
面の直下において０ないし０．５ミクロンの深さまで延
びる前記Ｎ型上部中における正味Ｎ型不純物濃度の最大
値が、前記ゲート酸化物層と前記チャンネル領域との間
の界面における前記チャンネル領域中のＰ型不純物濃度
の１．５倍以上であるとともに、前記基板中の正味Ｐ型
バックグラウンド不純物濃度の２倍以上であり。

・また前記基板の前記上部中における正味Ｐ型不純物濃
度の最大値が前記ソース／ドレーン領域の深さよりも浅
い部位にあり。

Φさらに前記基板の前記上部が前記メモリトランジスタ
の近傍において有する正味Ｐ型不純物濃度のバックグラ
ウンド値が、当該基板の前記上部が前記Ｎ型周辺トラン
ジスタの近傍において有する正味Ｐ型不純物濃度のバッ
クグラウンド値とひとしいか、またはそれよりも大きい
ことを特徴とするフローティングゲート型メモリデバイ
ス。

（８）前記フローティングゲートはそのいかなる部位に
おいても前記ゲートｓ化物層よりも実質的に薄くはない
ようにしてなる前記第７項に記載のフローティングゲー
ト型メモリデバイス。

（９）前記第１および第２のソース／ドレーン領域の各
々は、前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第７項
に記載のフローティングゲート型メモリデバイス。

（１０）前記第１および第２のソース／ドレーン領域の
各々は、前記基板の前記上部の表面で実質的に露出され
、また前記チャンネル領域は、それぞれの前記ソース／
ドレーンにより周囲が画定されていない個所においては
、その端縁部において厚いフィールド絶縁領域により境
界が画定されてなる前記第７項に記載のフローティング
ゲート型メモリデバイス。

（１１）前記基板はその上部に少なくともｌＸｌ０”ａ
ｔｏｍｓ／ｃｍ″のＰ型バックグラウンドドーピングを
施してなる前記第７項に記載のフローティングゲート型
メモリデバイス。

（１２）前記基板はＰ十型半導体上にＰ型としてエピタ
キシャル構造を有し、該エピタキシャル構造の上部には
少なくともｌ　Ｘ　１０１０１Ｂａｔｏ／ｃｔｎ’　ｃ
７）バックグラウンドドーピングを施してなる前記各項
に記載のフローティングゲート型メモリデバイス。

（１３）　　・Ｐ型上部を有する基板と。

Φ高濃度にドープされ、かったがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と。

φ前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと。

拳このフローティングゲートの上方に形成され、かつ該
フローティングゲートから絶縁された制御ゲートとから
なり。

・前記基板の前記上部は前記ゲート酸化物層の下部にお
いて −Ｐ型不純物物質の原子と。

−Ｎ型不純物物質の原子とを有し。

−前記Ｐ型不純物物質および前記Ｎ型不純物物質は、該
Ｐ型不純物物質の濃度 がその表面近傍の最大値よりも５０％低い値に低下する
深さが、前記Ｎ型不純 物物質の濃度がその表面近傍の最大値 よりも５０％低い値に低下する深さの２倍以上の深さと
なるような垂直方向濃 度プロファイルを有する ようにしたことを特徴とするフローティングゲート型メ
モリデバイス。

（１４）前記Ｐ型不純物物質はこれをボロンとし。

また前記Ｎ型不純物物質はこれを主としてヒ素としてな
る前記第１３項に記載のフローティングゲート型メモリ
デバイス。

（１５）前記Ｎ型不純物物質はこれをヒ素としてなる前
記第１３項に記載のブローティングゲート型メモリデバ
イス。

（１Ｂ）前記Ｎ型不純物物質はこれをアンチモンとして
なる前記第１３項に記載のフローティングゲート型メモ
リデバイス。

（１７）前記Ｐ型不純物物質はこれをポロンとしてなる
前記第１３項に記載のフローティングゲート型メモリデ
バイス。

（１８）前記基板の前記上部における前記Ｎ型不純物物
質の正味濃度は、前記ゲート酸化物層から充分隔たり、
かつ該Ｐ型不純物物質濃度がほぼ均一なレベルにまで低
下して位置において、５Ｘ１０１６ａｔｏｍｓ／ｃｍ″
ないし１．５Ｘ　１０’　　ａｔｏｍｓ／ｃｒｎ’とな
るようにした前記第１３項に記載のフローティングゲー
ト型メモリデバイス。

（１９）　　前記ソース／ドレーン拡散領域は前記ゲー
ト酸化物層の深さは０．４　ミクロンないし０．８　ミ
クロンの範囲内にあるものとしてなる前記第１３項に記
載のフローティングゲート型メモリデバイス。

（２０）前記フローティングゲートはそのいかなる部位
においても前記ゲート酸化物層よりも実質的に薄くはな
いようにしてなる前記第１３項に記載のフローティング
ゲート型メモリデバイス。

（２１）前記第１および第２のソース／ドレーン領域の
各々は、前記ゲート酸化物層の少なくとも３倍の厚みの
酸化物層により被覆されているようにしてなる前記第１
３項に記載のフローティングゲート型メモリデバイス。

（２２）前記第１および第２のソース／ドレーン領域の
各々は、前記基板の前記上部の表面で実質的に露出され
、また前記チャ領域は、それぞれの前記ソース／ドレー
ンにより周囲が画定されていない個所においては、その
端縁部において厚いフィールド絶縁領域により境界が画
定されてなる前記第１３項に記載のフローティングゲー
ト型メモリデバイス。

（２３）前記基板はその上部に少なくともｌ　Ｘ　ｔｏ
”ａｔｏｍｓ／ｃｍ’のＰ型パックグラウンドドーピン
グを施してなる前記第１３項に記載のフローティングゲ
ート型メモリデバイス。

（２４）前記基板はＰ串型半導体上にＰ型としてエピタ
キシャル構造を有し、該エピタキシャル構造の上部には
少なくともｌＸｌ０”　　ａｔｏ■Ｓ／Ｃゴのバックグ
ラウンドドーピングを施してなる前記各項に記載のフロ
ーティングゲート型メモリデバイス。

（２５）　　・Ｐ型上部を有する基板と。

・高濃度にドープされ、かったがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と。

・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと。

−このフローティングゲートの上方に形成され、かつ該
フローティングゲートから絶縁された制御ゲートとから
なり。

・前記基板の前記上部は前記ゲート酸化物層の下部にお
いて −Ｐ型不純物物質の原子と。

−Ｎ型不純物物質の原子とを有し。

−前記Ｐ型不純物物質および前記Ｎ型不純物物質は。

末鎖Ｐ型不純物物質の濃度がその表面 近傍の最大値よりも５０％低い値に低 下する深さが、前記Ｎ型不純物物質 の濃度がその表面近傍の最大値より も５０％低い値に低下する深さの２倍 以上の深さとなり、かつ 寥前記Ｐ型不純物物質の濃度がその表 面近傍の最大値よりも５０％低い値に 低下する深さが、前記ソース／ドレ ーン拡散領域の深さの２倍以下の深 さとなるような垂直方向濃度プロフ ァイルを有する ようにしたことを特徴とするフローティングゲート型メ
モリデバイス。

（２６）前記Ｐ型不純物物質はこれをポロンとし。

また前記Ｎ型不純物物質はこれを主としてヒ素としてな
る前記第２５項に記載のフローティングゲート型メモリ
デバイス。

（２７）前記Ｎ型不純物物質はこれをヒ素としてなる前
記第２５項に記載のフローティングゲート型メモリデバ
イス。

（２８）前記Ｎ型不純物物質はこれをアンチモンとして
なる前記第２５項に記載のフローティングゲート型メモ
リデバイス。

（２９）前記Ｐ型不純物物質はこれをポロンとしてなる
前記第１３項に記載のフローティングゲート型メモリデ
バイス。

（３０）前記基板の前記上部における前記Ｎ型不純物物
質の正味濃度は、前記ゲート酸化物層から充分隔たり、
かつ該Ｐ型不純物物質濃度がほぼ均一なレベルにまで低
下して位置において＋　８　Ｘ　１０１０ｌ５ａｔｏ／
ｃｒｎ’ないし　１．５Ｘ　１０１０ｌ６ａｔｏ／ｃｎ
ｆとなるようにした前記第２５項に記載のフローティン
グゲート型メモリデバイス。

（３１）　　前記ソース／ドレーン拡散領域は前記ゲー
ト酸化物層の深さは０．４　ミクロンないし０．８　ミ
クロンの範囲内にあるものとしてなる前記？！Ｓ２５項
に記載のフローティングゲート型メモリデバイス。

（３２）前記フローティングゲートはそのいかなる部位
においても前記ゲート酸化物層よりも実質的に薄くはな
いようにしてなる前記第２５項に記載のフローティング
ゲート型メモリデバイス。

（３３）　　前記第１および第２のソース／ドレーン領
域の各々は、前記ゲート酸化物層の少なくとも３倍の厚
みの酸化物層により被覆されているようにしてなる前記
第２５項に記載のフローティングゲート型メモリデバイ
ス。

（３０前記第１および第２のシース／ドレーン領域の各
々は、前記基板の前記上部の表面で実質的に露出され、
また前記チャンネル領域は、それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては、
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第２５項に記載のフローティング
ゲート型メモリデバイス。

（３５）前記基板はその上部に少なくとも１ｘｉｏｌＢ
ａｔｏ厘ｓ／ｃｍ″のＰ型バックグラウンドドーピング
を施してなる前記第２５項に記載のフローティングゲー
ト型メモリデバイス。

（３６）前記基板はＰ十型半導体上にＰ型としてエピタ
キシャル構造を有し、該エピタキシャル構造の上部には
少なくともｌ　Ｘ　１０１０１１１ａｔｏｍｓ／ｃｍ３
のバックグラウンドドーピングを施してなる前記各項に
記載のフローティングゲート型メモリデバイス。

（３７）不揮発性メモリセルを製作するにあたって。

（ａ）結晶シリコンの上部を有する基板を用意し。

（ｂ）高ドーズ量のＮ型不純物をソース／ドレーン領域
のほぼ所定の個所に導入し。

（ｅ）前記結晶シリコンの上部上に酸化物を成長させる
と同時に前記ソース／ドレーン領域中に導入した不純物
を活性化させ、前記ソース／ドレーン領域への不純物の
導入工程と前記酸化物の成長工程によって、中間領域を
もって相隔てたソース／ドレーン拡散領域ラインを画定
し。

（ｄ）この中間領域に不純物を導入し、活性化し、拡散
させることにより、前記基板の前記上部中、前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ、その際、これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが。

Ｐ型不純物物質の濃度がその表面近傍の最大値の５０％
に低下する深さが、Ｎ型不純物物質の濃度がその表面近
傍の最大値の５０％に低下する深さの２倍以上となるよ
うにし。

（ｅ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し、その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに、さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し、その際、
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が、前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに。

（ｆ）前記中間領域に不純物を導入し、活性化し、拡散
させる以前に、前記基板のｎｆｉ記上部上部でに少なく
ともＬ　Ｘ　１０１０ｌ８ａｔｏ／ｃｒｎ”の正味ＰＪ
ｌ！！不純物濃度”ｓｕ＆を有しているようにしたこと
を特徴とする不揮発性メモリセル製作方法。

により定まる範囲内にあり、ただし上式中において’　
　Ｌｔｌｆ（ｐｔｒｉｐｈｔｒｙｌ　’よ前記周辺デ／
くイスの有効チャツネル長さであり、　Ｌｅｆ／１ａｒ
ｒａｖｌは前記フローティングゲートデバイスの有効チ
ャンネル長さであるものとしてなる前記第３７項に記載
の不揮発性メモリセル製作方法。

（３３）前記ゲート酸化物層の直下において前記基板中
に不純物を導入する前記工程（ｄ）において。

前記Ｐ型不純物はこれをポロンとし、また前記Ｎ型不純
物は主としてこれをヒ素としてなる前記第３７項に記載
の不揮発性メモリセル製作方法。

（４０）不揮発性メモリセルを製作するにあたって。

（ａ）結晶シリコンの上部を有する基板を用意し。

（ｂ）高ドーズ量のＮ型不純物をソース／ドレーン領域
のほぼ所定の個所に導入し。

（Ｃ）前記結晶シリコンの上部上に酸化物を成長させる
と同時に前記ソース／ドレーン領域中に導入した不純物
を活性化させ、前記ソース／ドレーン領域への不純物の
導入工程と前記酸化物の成長工程によって、中間領域を
もって相隔てたソース／ドレーン拡散領域ラインを画定
し。

（ｄ）この中間領域に不純物を導入し、活性化し、拡散
させることにより、前記基板の前記上部中、前記ゲート
醜化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ、その際、これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが。

＊該Ｐ型不純物物質の濃度がその表面近傍の最大値の５
０％に低下する深さが。

前記Ｎ型不純物物質の濃度がその表面 近傍の最大値の５０％に低下する深さの２倍以上となり
、かつ 零前記ＰＷ不純物物質の濃度がその表面近傍の最大値よ
りも５０％低い値に低下する深さが、前記ソース／ドレ
ーン拡 散領域の深さの２倍以下の深さとなる ような垂直方向濃度プロファイルを有　。

するようにし。

（ｅ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し、その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに、さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し、その際、
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が、前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに。

（ｆ）前記中間領域に不純物を導入し、活性化し、拡散
させる以前に、前記基板の前記上部がすでに少なくとも
Ｉ　Ｘ　１０”　　ａｔｏｍｓ／ｃｍ’ｃ７）正味Ｐ型
不純物濃度ｎａｕｂを有しているようにしたことを特徴
とする不揮発性メモリセル製作方法。

（４１）前記正味Ｐ型不純物濃度ｎａｕｂは９次式によ
り定まる範囲内にあり、ただし上式中において’　Ｌｅ
／ｆ（ｐｅｒｉｐｈｅｒｙｌは前記周辺デバイスの有効
チャンネル長さであり、Ｌｅ／ｆ（ａ、□、）は前記フ
ローティングゲートデバイスの有効チャンネル長さであ
るものとしてなる前記第４０項に記載の不揮発性メモリ
セル製作方法。

（４２）前記ゲート醜化物層の直下において前記基板中
に不純物を導入する前記工程（ｄ）において。

前記Ｐ型不純物はこれをポロンとし、また前記Ｎ型不純
物は主としてこれをヒ素としてなる前記第４０項に記載
の不揮発性メモリセル製作方法。

（４３）不揮発性メモリセルを製作するにあたって。

（ａ）結晶シリコンの上部を有する基板を用意し。

（ｂ）ＰＭＯＳ周辺デバイスのほぼ所定の個所に、該Ｐ
ＭＯ３周辺デバイスの前記所定の個所を後続する諸工程
後の不純物濃度がＮｙ！ｌｉｌｘｌＯＩｌａｔｏｍｓ／
ｃｒｒｆとなるレベルとなるのに充分なドーズ量のＮ型
不純物を導入し。

（ｃ）　Ｎ　Ｍ　ＯＳ周辺デバイスのほぼ所定の個所お
よび前記フローティングゲートメモリデバイスのほぼ所
定の個所における前記基板の前記上部中に、該ＮＭＯ３
周辺デバイスおよびフローティングゲートメモリデバイ
スの前記所定の個所を後続する諸工程後の不純物濃度が
Ｐ型８Ｘ１０’６ａｔｏｍｓ／ｃｒｎ”ないし３　Ｘ　
１０ＩＩＢａｔｏｍＳ／ｃｒｎ’となるレベルとなるの
に充分なドーズ量のＰ型不純物を導入し。

（ｄ）前記ＮＭＯ３およびＰＭＯ３周辺デバイスも複数
の所定の活性領域をたがいに分離するデバイス分離領域
を形成し。

（ｅ）高ドーズ量のＮ型不純物をフローティングゲート
デバイスのソース／ドレーン領域のほぼ所定の個所に導
入し。

（ｆ）前記フローティングゲートデバイスのソース／ド
レーンの前記所定の個所の上部に酸化物層を形成すると
同時に、該ソース／ドレーン領域中に導入した不純物を
活性化させ、前記ソース／ドレーン領域への不純物の導
入工程と前記酸化物の成長工程によって、中間領域をも
って相隔てたソース／ドレーン拡散領域ラインを画定し
。

（ｇ）この中間領域に不純物を導入し、活性化し、拡散
させることにより、゛前記基板の前記上部中、前記ゲー
ト酸化物の直下にＰ型不純物物質の原子とＮ型不純物物
質の原子の両者を存在させ、その際、これらＰ型不純物
物質とＮ型不純物物質のそれぞれの垂直方向濃度プロフ
ァイルが。

を該Ｐ型不純物物質の濃度がその表面近傍の最大値の５
０％に低下する深さが。

前記Ｎ型不純物物質の濃度がその表面 近傍の最大値の５０％に低下する深さの２倍以上となる
ような垂直方向濃度プ ロファイルを有するようにし。

（ｈ）前記中間領域の一部の」：方にパターン化ブロー
ティングゲートおよび制御ゲートを形成し、その際これ
ら制御ゲートのうち複数の制御ゲートが前記中間領域を
横切るようにするとともに、さらに分離領域を形成して
前記複数の制御ゲートが前記中間領域を横切る個所にフ
ローティングゲートトランジスタ領域を画定し、その際
、該トランジスタ領域の画定個所に前記フローティング
ゲートが有する部分が、前記シリコンの中間領域および
前記制御ゲートから絶縁されるようにするとともに。

（ｉ）ゲートおよびソース／ドレーンを形成して前記Ｎ
ＭＯ３周辺デバイス領域内にＮＭＯＳデバイスをまた前
記ＰＭＯ５周辺領域内にＰＭＯＳデバイスを形成し。

（ｊ）前記ＮＭＯ３およびＰＭＯ５周辺デバイスと接触
する絶縁金属ラインを形成して前記メモリセルアレイ内
の前記フローティングゲートトランジスタのための入力
および出力回路を構成するようにしたことを特徴とする
不揮発性メモリセル製作方法。

（４０前記正味Ｐ型不純物濃度ｎｇｕ６は１次式により
定まる範囲内にあり、ただし上式中において’　Ｌｅｌ
ｆ（ｐｙｉｐｈｅｒｙｌは前記周辺デバイスの有効チャ
ンネル長さであり’　Ｌｅ／／＋。ｒｒａＪｊ））は前
記フローティングゲートデバイスの有効チャンネル長さ
であるものとしてなる前記第４３項に記載の不揮発性メ
モリセル製作方法。

（４５）前記ゲート酸化物層の直下において前記基板中
に不純物を導入する前記工程（ｄ）において。

前記Ｐ型不純物はこれをポロンとし、また前記Ｎ型不純
物は主としてこれをヒ素としてなる前記第４３項に記載
の不揮発性メモリセル製作方法。

（４Ｂ）不揮発性メモリセルを製作するにあたって。

（ａ）結晶シリコンの上部を有する基板を用意し。

（ｂ）ＰＭＯ３周辺デバイスのほぼ所定の個所に、該Ｐ
ＭＯ５周辺デバイスの前記所定の個所を後続する諸工程
後の不純物濃度がＮ型Ｉ　Ｘ　１０”ａｔｏｍｓ／ｃｒ
ｎ’となるレベルとなるのに充分なドーズ量のＮ型不純
物を導入し。

（ｃ）ＮＭＯ３周辺デバイスのほぼ所定の個所および前
記フローティングゲートメモリデバイスのほぼ所定の個
所における前記基板の前記上部中に、該ＮＭＯ３周辺デ
バイスおよびフローティングゲートメモリデバイスの前
記所定の個所を後続する諸工程後の不純物濃度がＰ型８
Ｘ１０１６ａｔｏｓ＋ｓ／ｃｔｎ”ないし３　Ｘ　１０
”　　ａｔｏｍｓ／ｃｍｓとなるレベルとなるのに充分
なドーズ量のＰ型不純物を導入し。

（ｄ）前記ＮＭＯ３およびＰＭＯ３周辺デバイスも複数
の所定の活性領域をたがいに分離するデバイス分離領域
を形成し。

（ｅ）高ドーズ量のＮ型不純物をフローティングゲート
デバイスのソース／ドレーン領域のほぼ所定の個所に導
入し。

（Ｄ前記フローティングゲートデバイスのソース／ドレ
ーンの前記所定の個所の上部に酸化物層を形成すると同
時に、該ソース／ドレーン領域中に導入した不純物を活
性化させ、前記ソース／ドレーン領域への不純物の導入
工程と前記酸化物の成長工程によって、中間領域をもっ
て相隔てたソース／ドレーン拡散領域ラインを画定し。

（ｇ）この中間領域に不純物を導入し、活性化し、拡散
させることにより、前記基板の前記上部中、前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ、その際、これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが。

寥該Ｐ型不純物物質の濃度がその表面近傍の最大値の５
０％に低下する深さが。

前記Ｎ型不純物物質の濃度がその表面 近傍の最大値の５０％に低下する深さの２倍以上となり
、かつ 本前記Ｐ型不純物物質の濃度がその表面近傍の最大値よ
りも５０％低い値に低下する深さが、前記ソース／ドレ
ーン拡 散領域の深さの２倍以下の深さとなる ような垂直方向濃度プロファイルを有 するようにし。

（ｈ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲーを形成し、その際これら制
御ゲートのうち複数の制御ゲートが前記中間領域を横切
るようにするとともに、さらに分離領域を形成して前記
複数の制御ゲートが前記中間領域を横切る個所にフロー
ティングゲートトランジスタ領域を画定し、その際、該
トランジスタ領域の画定個所に前記フローティングゲー
トが有する部分が、前記シリコンの中間領域および前記
制御ゲートから絶縁されるようにするとともに。

（ｉ）ゲートおよびソース／ドレーンを形成して前記Ｎ
ＭＯ３周辺デバイス領域内にＮＭＯＳデバイスをまた前
記ＰＭＯ３周辺領域内にＰＭＯＳデバイスを形成し。

（Ｄ前記ＮＭＯ３およびＰＭＯ５周辺デバイスと接触す
る絶縁金属ラインを形成して前記メモリセルアレイ内の
前記フローティングゲートトランジスタのための入力お
よび出力回路を構成するようにしたことを特徴とする不
揮発性メモリセル製作方法。

（４７）前記正味Ｐ型不純物濃度ｎ、ｕｂは９次式によ
り定まる範囲内にあり、ただし上式中において・Ｌｅｆ
ｆ（ｐｅｒｉｐｈｅｒｙｌは前記周辺デバイスの有効チ
ャンネル長さであり’　Ｌｅｆｆ（ａｒｒａｙｌは前記
フローティングゲートデバイスの有効チャンネル長さで
あるものとしてなる前記第４８項に記載の不揮発性メモ
リセル製作方法。

（４８）前記ゲート酸化物層の直下において前記基板中
に不純物を導入する前記工程（ｄ）において。

前記Ｐ型不純物はこれをポロンとし、また前記Ｎ型不純
物は主としてこれをヒ素としてなる前記第４６項に記載
の不揮発性メモリセル製作方法。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はフローティングゲート型メモ
リデバイスの基本構造を示す概略断面図、第２図ないし
第８図は末完ＩＪ１により製作したフローティングゲー
ト型メモリデバイスと９本発明によらない同等のデバイ
スについて行なったテスト結果を示すグラフ図であり、
第２図ないし第５図は前述のような二重イオン注入法を
用いてスレショルド電圧を設定し、かつ本発明による不
純物濃度プロファイルを得るようにしたデバイスにつき
得られたテスト結果を示し、第６図ないし第８図はただ
１回のみのポロンによるイオン注入によりスレショルド
電圧を設定したデバイスにつき得られたテスト結果を示
すものであり、さらに。 第９図はプログラミングを行なっている期間中。 およびプログラミングを行なった後におけるＥＦＲＯＭ
の電流−電圧特性曲線を示すグラフ図、第１Ｏ図はフロ
ーティングゲート型メモリトランジスタのうちＮＭＯ３
周辺トランジスタにより　（本発明の一実施例において
）得られる不純物濃度プロファイルの一例を示すグラフ
図である。 １０、、、制御ゲート １１、、、酸化物層 １２、、、フローティングゲート １４．、、ソース／ドレーン拡散領域 １０２、、＋　ＮＭＯ３周辺トランジスタの不純物濃度
プロファイル １０４、、、フローティングゲート型メモリトランジス
タの不純物濃度プロファイル １０Ｂ、　、　、原子ポロン濃度 １０Ｂ、、、原子ヒ素濃度 出願人　　　テキサスインスッルメンツインコーポレイ
テッド 手続補正書（方式） 昭和６２年１１月９日 ２　発明の名称 フローティングゲート型メモリデバイス及びその製作方
法３　補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス州、ダラス　ノースセ
ントラル　エクスプレスウェイ　１３５００４代理人〒
１５０

Claims (2)

【特許請求の範囲】
1. （１）複数の周辺トランジスタおよび複数のメモリトラ
   ンジスタを有し、該周辺トランジスタはＮチャンネルデ
   バイスからなるものであり、また前記メモリトランジス
   タの各々は、 ・Ｐ型上部を有する基板と、 ・高濃度にドープされ、かつたがいに相隔ててチャンネ
   ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
   型ソース／ドレーン領域と、・前記チャンネル領域の上
   面を覆うゲート酸化物層およびこのゲート酸化物層の上
   面を覆うフローティングゲートと、 ・このフローティングゲートの上方に形成され、かつ該
   フローティングゲートから絶縁された制御ゲートとから
   なり、 ・前記ゲート酸化物層と前記チャンネル領域との間の界
   面の直下において０ないし０．５ミクロンの深さまで延
   びる前記Ｎ型上部中における正味Ｎ型不純物濃度の最大
   値が、前記ゲート酸化物層と前記チャンネル領域との間
   の界面における前記チャンネル領域中のＰ型不純物濃度
   の１．５倍以上であり、 ・また前記基板の前記上部中における正味Ｐ型不純物濃
   度の最大値が前記ソース／ドレーン領域の深さよりも浅
   い部位にあり、 ・さらに前記基板の前記上部が前記メモリトランジスタ
   の近傍において有する正味Ｐ型不純物濃度のバックグラ
   ウンド値が、当該基板の前記上部が前記Ｎ型周辺トラン
   ジスタの近傍において有する正味Ｐ型不純物濃度のバッ
   クグラウンド値とひとしいか、またはそれよりも大きい
   ことを特徴とするフローティングゲート型メモリデバイ
   ス。
2. （２）不揮発性メモリセルを製作するにあたって、 （ａ）結晶シリコンの上部を有する基板を用意し、 （ｂ）高ドーズ量のＮ型不純物をソース／ドレーン領域
   のほぼ所定の個所に導入し、 （ｃ）前記結晶シリコンの上部上に酸化物を成長させる
   と同時に前記ソース／ドレーン領域中に導入した不純物
   を活性化させ、前記ソース／ドレーン領域への不純物の
   導入工程と前記酸化物の成長工程によって、中間領域を
   もって相隔てたソース／ドレーン拡散領域ラインを画定
   し、 （ｄ）この中間領域に不純物を導入し、活性化し、拡散
   させることにより、前記基板の前記上部中、前記ゲート
   酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
   の原子の両者を存在させ、その際、これらＰ型不純物物
   質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
   イルが、Ｐ型不純物物質の濃度がその表面近傍の最大値
   の５０％に低下する深さが、Ｎ型不純物物質の濃度がそ
   の表面近傍の最大値の５０％に低下する深さの２倍以上
   となるようにし、 （ｅ）前記中間領域の一部の上方にパターン化フローテ
   ィングゲートおよび制御ゲートを形成し、その際これら
   制御ゲートのうち複数の制御ゲートが前記中間領域を横
   切るようにするとともに、さらに分離領域を形成して前
   記複数の制御ゲートが前記中間領域を横切る個所にフロ
   ーティングゲートトランジスタ領域を画定し、その際、
   該トランジスタ領域の画定個所に前記フローティングゲ
   ートが有する部分が、前記シリコンの中間領域および前
   記制御ゲートから絶縁されるようにするとともに、 （ｆ）前記中間領域に不純物を導入し、活性化し、拡散
   させる以前に、前記基板の前記上部がすでに少なくとも
   １×１０＾１＾６ａｔｏｍｓ／ｃｍ＾３の正味Ｐ型不純
   物濃度を有しているようにしたことを特徴とする不揮発
   性メモリセル製作方法。