JPH04299573A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH04299573A JPH04299573A JP3064136A JP6413691A JPH04299573A JP H04299573 A JPH04299573 A JP H04299573A JP 3064136 A JP3064136 A JP 3064136A JP 6413691 A JP6413691 A JP 6413691A JP H04299573 A JPH04299573 A JP H04299573A
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トを有するＭＯＳトランジスタ構造のメモリセルを用い
て構成された電気的書き換え可能な不揮発性半導体メモ
リ装置（ＥＥＰＲＯＭ）に関する。
トを有するＭＯＳトランジスタ構造のメモリセルを用い
て構成された電気的書き換え可能な不揮発性半導体メモ
リ装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの分野で、浮遊ゲートと制
御ゲートを持つＭＯＳトランジスタ構造のメモリセルが
広く知られており、加工技術の進歩により素子の微細化
、高集積化が著しく進んでいる。素子の微細化が進むに
つれて、スケーリング則によってゲート絶縁膜厚は、極
めて薄いものとなっている。この様な微細素子において
最近、ドレインに高電圧を印加時、つまり、データ消去
時において、ゲート電極近傍の拡散層内で発生するホッ
トホールによるメモリセルの劣化現象が問題となってい
る。また、ＮＡＮＤ型ＥＥＰＲＯＭのデータ消去シーケ
ンスとして、ビット線から遠い方のメモリセルから順に
データを消去しなければならず、複雑なデータ消去シー
ケンスとなっていた。
御ゲートを持つＭＯＳトランジスタ構造のメモリセルが
広く知られており、加工技術の進歩により素子の微細化
、高集積化が著しく進んでいる。素子の微細化が進むに
つれて、スケーリング則によってゲート絶縁膜厚は、極
めて薄いものとなっている。この様な微細素子において
最近、ドレインに高電圧を印加時、つまり、データ消去
時において、ゲート電極近傍の拡散層内で発生するホッ
トホールによるメモリセルの劣化現象が問題となってい
る。また、ＮＡＮＤ型ＥＥＰＲＯＭのデータ消去シーケ
ンスとして、ビット線から遠い方のメモリセルから順に
データを消去しなければならず、複雑なデータ消去シー
ケンスとなっていた。
【０００３】
【発明が解決しようとする課題】以上のように微細ＥＥ
ＰＲＯＭにおいて、データ消去時において、ゲート電極
近傍の拡散層内で発生するホットホールによるメモリセ
ルの劣化現象が問題となっている。本発明は、この様な
問題を解決したＮＡＮＤ型ＥＥＰＲＯＭメモリセル、及
びその動作方式を提供することを目的とする。 ［発明の構成］
ＰＲＯＭにおいて、データ消去時において、ゲート電極
近傍の拡散層内で発生するホットホールによるメモリセ
ルの劣化現象が問題となっている。本発明は、この様な
問題を解決したＮＡＮＤ型ＥＥＰＲＯＭメモリセル、及
びその動作方式を提供することを目的とする。 ［発明の構成］
【０００４】
【課題を解決するための手段】本発明にかかるＮＡＮＤ
型不揮発半導体メモリ装置を構成するメモリセルとして
、半導体基板上に、ソース層及びドレイン層が形成され
、さらに、第一ゲート絶縁膜、電荷蓄積層、第二ゲート
絶縁膜、制御ゲートの順に積層された構造を有し、前記
電価蓄積層とドレイン層との間の電荷の授受により電気
的書き換えを可能としたメモリセルであり、ソース層、
基板、及び制御ゲートに“Ｌ”レベル電位を与えた時に
おける。ドレイン耐圧をメモリセルの読み出し時にドレ
インに与えられる電圧よりも大きくし、かつ、電荷蓄積
層からドレイン層へ電荷を引き抜く際にドレイン層に与
えられる電圧よりも小さくしており、この半導体メモリ
装置が複数個直列接続され、かつ、ドレイン側及びソー
ス側に選択ゲートトランジスタが直列接続されて構成さ
れたＮＡＮＤセルに適用した場合の消去動作法として、
少なくとも選択されたセルブロック内の全てのＮＡＮＤ
セルの制御ゲート、基板に“Ｌ”レベル電位を与え、か
つ、少なくとも選択されたセルブロック内の全てのＮＡ
ＮＤセルのビット線とソース側の選択ゲート及びドレイ
ン側の選択ゲートに“Ｈ”レベルのプログラム・パルス
を印加することにより、少なくとも選択されたセルブロ
ック内の全てのＮＡＮＤセルのデータを一括で消去する
ことを特徴とする。
型不揮発半導体メモリ装置を構成するメモリセルとして
、半導体基板上に、ソース層及びドレイン層が形成され
、さらに、第一ゲート絶縁膜、電荷蓄積層、第二ゲート
絶縁膜、制御ゲートの順に積層された構造を有し、前記
電価蓄積層とドレイン層との間の電荷の授受により電気
的書き換えを可能としたメモリセルであり、ソース層、
基板、及び制御ゲートに“Ｌ”レベル電位を与えた時に
おける。ドレイン耐圧をメモリセルの読み出し時にドレ
インに与えられる電圧よりも大きくし、かつ、電荷蓄積
層からドレイン層へ電荷を引き抜く際にドレイン層に与
えられる電圧よりも小さくしており、この半導体メモリ
装置が複数個直列接続され、かつ、ドレイン側及びソー
ス側に選択ゲートトランジスタが直列接続されて構成さ
れたＮＡＮＤセルに適用した場合の消去動作法として、
少なくとも選択されたセルブロック内の全てのＮＡＮＤ
セルの制御ゲート、基板に“Ｌ”レベル電位を与え、か
つ、少なくとも選択されたセルブロック内の全てのＮＡ
ＮＤセルのビット線とソース側の選択ゲート及びドレイ
ン側の選択ゲートに“Ｈ”レベルのプログラム・パルス
を印加することにより、少なくとも選択されたセルブロ
ック内の全てのＮＡＮＤセルのデータを一括で消去する
ことを特徴とする。
【０００５】
【作用】従来の不揮発性半導体メモリにおいて、データ
消去時において、ゲート電極近傍の拡散層内で発生する
ホットホールによるメモリセルの劣化現象が問題となっ
ている。この劣化現象は、ドレイン拡散層端における横
方向の強電界によりホールがホットホールとなり、ゲー
ト酸化膜中へのこのホットホール注入により電子トラッ
プ準位が形成されることによる。従って、データ消去時
における、ドレイン拡散層端の横方向の強電界を減少さ
せることにより、この劣化現象は抑制することができる
。そこで、本発明で示すように、基板、及び制御ゲート
に“Ｌ”レベル電位を与えた時における、ドレイン耐圧
をメモリセルの読み出し時にドレインに与えられる電圧
よりも大きくし、かつ、電荷蓄積層からドレイン層へ電
荷を引き抜く際にドレイン層に与えられる電圧よりも小
さくすることにより、以下のような作用によって、不揮
発性半導体メモリのデータ消去時における劣化現象が抑
制される。つまり、データ消去時、つまり、ドレインに
高電圧を印加した時に、メモリセルがパンチスルーさせ
ることにより、ソースを充電しソースの電位をあげるこ
とにより、ドレイン拡散層端の横方向の強電界を減少さ
せることが可能となる。また、半導体メモリ装置が複数
個直列接続され、かつ、ドレイン側及びソース側に選択
ゲートトランジスタが直列接続されて構成されたＮＡＮ
Ｄ構造セルの消去動作として、従来は、ＮＡＮＤセル中
の選択されたメモリセルの制御ゲート、基板、及び、ソ
ース側の選択ゲートトランジスタに“Ｌ”レベル電位を
与え、かつ、選択されたＮＡＮＤセルのビット線に“Ｈ
”レベルのプログラム・パルスを印加することにより、
ＮＡＮＤセル中の選択されたメモリセルのデータを消去
し、この動作をドレイン側のメモリセルから順番に行う
ことにより、選択されたＮＡＮＤセルのデータをすべて
消去していた。しかし、本発明のメモリセルを用いるこ
とにより、データ消去時、つまり、ビット線ソース、ド
レイン側選択ゲート、ソース側選択ゲートに高電圧を印
加した時に、メモリセルがパンチスルーさせることによ
り、各メモリセルの拡散層及びチャイル部が充電される
ので、少なくとも選択されたセルブロック内の全てのＮ
ＡＮＤセルの制御ゲート、基板、及び、ソース側の選択
ゲートトランジスタに“Ｌ”レベル電位を与え、かつ、
選択されたセルブロック内の全てのＮＡＮＤセルのビッ
ト線に“Ｈ”レベルのプログラム・パルスを印加するこ
とにより、選択されたセルブロック内の全てのＮＡＮＤ
セルのデータを一括で消去することが可能となる。
消去時において、ゲート電極近傍の拡散層内で発生する
ホットホールによるメモリセルの劣化現象が問題となっ
ている。この劣化現象は、ドレイン拡散層端における横
方向の強電界によりホールがホットホールとなり、ゲー
ト酸化膜中へのこのホットホール注入により電子トラッ
プ準位が形成されることによる。従って、データ消去時
における、ドレイン拡散層端の横方向の強電界を減少さ
せることにより、この劣化現象は抑制することができる
。そこで、本発明で示すように、基板、及び制御ゲート
に“Ｌ”レベル電位を与えた時における、ドレイン耐圧
をメモリセルの読み出し時にドレインに与えられる電圧
よりも大きくし、かつ、電荷蓄積層からドレイン層へ電
荷を引き抜く際にドレイン層に与えられる電圧よりも小
さくすることにより、以下のような作用によって、不揮
発性半導体メモリのデータ消去時における劣化現象が抑
制される。つまり、データ消去時、つまり、ドレインに
高電圧を印加した時に、メモリセルがパンチスルーさせ
ることにより、ソースを充電しソースの電位をあげるこ
とにより、ドレイン拡散層端の横方向の強電界を減少さ
せることが可能となる。また、半導体メモリ装置が複数
個直列接続され、かつ、ドレイン側及びソース側に選択
ゲートトランジスタが直列接続されて構成されたＮＡＮ
Ｄ構造セルの消去動作として、従来は、ＮＡＮＤセル中
の選択されたメモリセルの制御ゲート、基板、及び、ソ
ース側の選択ゲートトランジスタに“Ｌ”レベル電位を
与え、かつ、選択されたＮＡＮＤセルのビット線に“Ｈ
”レベルのプログラム・パルスを印加することにより、
ＮＡＮＤセル中の選択されたメモリセルのデータを消去
し、この動作をドレイン側のメモリセルから順番に行う
ことにより、選択されたＮＡＮＤセルのデータをすべて
消去していた。しかし、本発明のメモリセルを用いるこ
とにより、データ消去時、つまり、ビット線ソース、ド
レイン側選択ゲート、ソース側選択ゲートに高電圧を印
加した時に、メモリセルがパンチスルーさせることによ
り、各メモリセルの拡散層及びチャイル部が充電される
ので、少なくとも選択されたセルブロック内の全てのＮ
ＡＮＤセルの制御ゲート、基板、及び、ソース側の選択
ゲートトランジスタに“Ｌ”レベル電位を与え、かつ、
選択されたセルブロック内の全てのＮＡＮＤセルのビッ
ト線に“Ｈ”レベルのプログラム・パルスを印加するこ
とにより、選択されたセルブロック内の全てのＮＡＮＤ
セルのデータを一括で消去することが可能となる。
【０００６】
【実施例】以下、本発明の実施例を説明する。
【０００７】図１（Ａ）および図１（Ｂ）は、一実施例
のＥＥＰＲＯＭメモリセル構造を示す平面図とそのＡ−
Ａ′断面図である。Ｐ型Ｓｉ基板１１に素子分離絶縁膜
（図示せず）が形成され、素子領域に第一ゲート絶縁膜
１３を介して第一層多結晶シリコン膜による電荷蓄積層
となる浮遊ゲート１４が形成されている。浮遊ゲート１
４は、一部素子分離領域上に延在している。浮遊ゲート
１４上には、さらに第二ゲート絶縁膜１８を介して第二
層多結晶シリコン膜による制御ゲート１９が形成されて
いる。これらのゲート電極をマスクとして不純物をイオ
ン注入して、ソース、ドレインとなるＮ＋ 型層２３が
形成されている。 素子分離絶縁膜の下にはチャネルストッパ層として全体
にＰ型層（図示せず）が形成されている。
のＥＥＰＲＯＭメモリセル構造を示す平面図とそのＡ−
Ａ′断面図である。Ｐ型Ｓｉ基板１１に素子分離絶縁膜
（図示せず）が形成され、素子領域に第一ゲート絶縁膜
１３を介して第一層多結晶シリコン膜による電荷蓄積層
となる浮遊ゲート１４が形成されている。浮遊ゲート１
４は、一部素子分離領域上に延在している。浮遊ゲート
１４上には、さらに第二ゲート絶縁膜１８を介して第二
層多結晶シリコン膜による制御ゲート１９が形成されて
いる。これらのゲート電極をマスクとして不純物をイオ
ン注入して、ソース、ドレインとなるＮ＋ 型層２３が
形成されている。 素子分離絶縁膜の下にはチャネルストッパ層として全体
にＰ型層（図示せず）が形成されている。
【０００８】図２に、本発明の実施例と従来例に対する
、基板、及び制御ゲートに“Ｌ”レベル電位を与えた時
におけるポテンシャル分布を示す。本発明の実施例と従
来例のデバイスパラメータは、ゲート酸化膜厚は共に１
１０ Ａ、拡散層ドーズ量は共に１Ｅ１５ｃｍ−２であ
り、実効チャネル長さは、本発明の実施例の場合が０．
２ μｍ であり、従来例の場合が１．６ μｍ であ
る。ドレインに高電圧を印加した時に、従来例とは異な
り、本発明の実施例の場合、ドレインからの空乏層がソ
ース内まで延びることによりソースを充電しソースの電
位をあげることにより、ドレイン拡散層端の横方向の強
電界を減少させることが可能となっている。
、基板、及び制御ゲートに“Ｌ”レベル電位を与えた時
におけるポテンシャル分布を示す。本発明の実施例と従
来例のデバイスパラメータは、ゲート酸化膜厚は共に１
１０ Ａ、拡散層ドーズ量は共に１Ｅ１５ｃｍ−２であ
り、実効チャネル長さは、本発明の実施例の場合が０．
２ μｍ であり、従来例の場合が１．６ μｍ であ
る。ドレインに高電圧を印加した時に、従来例とは異な
り、本発明の実施例の場合、ドレインからの空乏層がソ
ース内まで延びることによりソースを充電しソースの電
位をあげることにより、ドレイン拡散層端の横方向の強
電界を減少させることが可能となっている。
【０００９】図３に、メモリセルが、複数個直列接続さ
れ、かつ、ドレイン側及びソース側に選択ゲートトラン
ジスタＴ１ ，Ｔ２ が直列接続されて構成されたＮＡ
ＮＤセルが複数個マトリックス状に配列され、ＮＡＮＤ
セルの一端側のドレインがビット線に接続され、各メモ
リセルの制御ゲートがワード線に接続されて構成された
不揮発性半導体メモリ装置のデータ消去動作法を示す。 この動作法は、図４に示すように、選択されたセルブロ
ック内の全てのＮＡＮＤセルの制御ゲート、基板に“Ｌ
”レベル電位を与え、かつ、選択されたセルブロック内
の全てのＮＡＮＤセルのビット線とドレイン側選択ゲー
ト及びソース側選択ゲートに“Ｈ”レベルのプログラム
・パルスを印加することにより、選択されたセルプロッ
ク内の全てのＮＡＮＤセルのデータを一括で消去するも
のである。この様に一括消去することにより、従来例の
ようにシーケンシャルにデータ消去する必要がなく高速
にデータ消去することが可能となる。その他、本発明は
、その趣旨を逸脱しない範囲で、種々変形して実施する
ことができる。
れ、かつ、ドレイン側及びソース側に選択ゲートトラン
ジスタＴ１ ，Ｔ２ が直列接続されて構成されたＮＡ
ＮＤセルが複数個マトリックス状に配列され、ＮＡＮＤ
セルの一端側のドレインがビット線に接続され、各メモ
リセルの制御ゲートがワード線に接続されて構成された
不揮発性半導体メモリ装置のデータ消去動作法を示す。 この動作法は、図４に示すように、選択されたセルブロ
ック内の全てのＮＡＮＤセルの制御ゲート、基板に“Ｌ
”レベル電位を与え、かつ、選択されたセルブロック内
の全てのＮＡＮＤセルのビット線とドレイン側選択ゲー
ト及びソース側選択ゲートに“Ｈ”レベルのプログラム
・パルスを印加することにより、選択されたセルプロッ
ク内の全てのＮＡＮＤセルのデータを一括で消去するも
のである。この様に一括消去することにより、従来例の
ようにシーケンシャルにデータ消去する必要がなく高速
にデータ消去することが可能となる。その他、本発明は
、その趣旨を逸脱しない範囲で、種々変形して実施する
ことができる。
【００１０】
【発明の効果】以上述べたように本発明によれば、デー
タ消去時における、ゲート電極近傍の拡散層内で発生す
るホットホールによるメモリセルの劣化現象が抑制され
、高密度で高信頼性な不揮発性半導体メモリを提供でき
る。また、本発明の不揮発性半導体メモリを複数個直列
接続され、かつ、ドレイン側及びソース側に選択ゲート
トランジスタが直列接続されて構成されたＮＡＮＤ構造
セルの消去動作法として、データを一括で消去すること
が可能となった。
タ消去時における、ゲート電極近傍の拡散層内で発生す
るホットホールによるメモリセルの劣化現象が抑制され
、高密度で高信頼性な不揮発性半導体メモリを提供でき
る。また、本発明の不揮発性半導体メモリを複数個直列
接続され、かつ、ドレイン側及びソース側に選択ゲート
トランジスタが直列接続されて構成されたＮＡＮＤ構造
セルの消去動作法として、データを一括で消去すること
が可能となった。
【図１】 本発明による一実施例のＥＥＰＲＯＭメモ
リセル構造を示す平面図とそのＡ−Ａ′断面図。
リセル構造を示す平面図とそのＡ−Ａ′断面図。
【図２】 本発明の実施例と従来例に対する、基板、
及び制御ゲートに“Ｌ”レベル電位を与えた時における
ポテンシャル分布を示す比較図。
及び制御ゲートに“Ｌ”レベル電位を与えた時における
ポテンシャル分布を示す比較図。
【図３】 メモリセルが、複数個直列接続され、かつ
、ドレイン側及びソース側に選択ゲートトランジスタが
直列接続されて構成されたＮＡＮＡＤセルが複数個マト
リックス状に配列され、ＮＡＮＤセルの一端側のドレイ
ンがビット線に接続され、各メモリセルの制御ゲートが
ワード線に接続されて構成された不揮発性半導体メモリ
装置のデータ消去動作法を示す回路図。
、ドレイン側及びソース側に選択ゲートトランジスタが
直列接続されて構成されたＮＡＮＡＤセルが複数個マト
リックス状に配列され、ＮＡＮＤセルの一端側のドレイ
ンがビット線に接続され、各メモリセルの制御ゲートが
ワード線に接続されて構成された不揮発性半導体メモリ
装置のデータ消去動作法を示す回路図。
【図４】 本発明を説明する波形図。
１１ Ｐ型Ｓｉ基板 １
３ ゲート絶縁膜１４ 浮遊ゲート
１８ ゲート絶縁膜１９ 制御
ゲート ２３ ソー
ス、ドレインとなるＮ＋ 型層
３ ゲート絶縁膜１４ 浮遊ゲート
１８ ゲート絶縁膜１９ 制御
ゲート ２３ ソー
ス、ドレインとなるＮ＋ 型層
Claims (1)
- 【請求項１】 第一導伝型の半導体基板上に、第二導
伝型の不純物拡散層によりソース層及びドレイン層が形
成され、さらに、第一ゲート絶縁膜、電荷蓄積層、第二
ゲート複縁膜、制御ゲートの順に積層され、前記電荷蓄
積層とドレイン層との間の電荷の授受により電気的書き
換えを可能としたメモリセルにおいて、基板、及び制御
ゲートに“Ｌ”レベル電位を与えた時における、ドレイ
ン耐圧をメモリセルの読み出し時にドレインに与えられ
る電圧よりも大きく、かつ、電荷蓄積層からドレイン層
へ電荷を引き抜く際にドレイン層に与えられる電圧より
も小さくなっている不揮発性半導体メモリ装置が、複数
個直列接続され、かつ、ドレイン側及びソース側に選択
ゲートトランジスタが直列接続されて構成されたＮＡＮ
Ｄセルが複数個マトリックス状に配列され、ＮＡＮＤセ
ルの一端側のドレインがビット線に接続され、各メモリ
セルの制御ゲートがワード線に接続されて構成された不
揮発性半導体メモリ装置において、選択されたセルブロ
ック内の全てのＮＡＮＤセルの制御ゲート、基板に“Ｌ
”レベル電位を与え、かつ、少なくとも選択されたセル
ブロック内の全てのＮＡＮＤセルのビット線及びソース
側選択ゲート、ドレイン側選択ゲートに“Ｈ”レベルの
ブログラム・パルスを印加することにより、選択された
セルブロック内の全てのＮＡＮＤセルのデータを一括で
消去することを特徴とする不揮発性半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064136A JPH04299573A (ja) | 1991-03-28 | 1991-03-28 | 不揮発性半導体メモリ装置 |
| US07/780,933 US5355332A (en) | 1990-10-23 | 1991-10-23 | Electrically erasable programmable read-only memory with an array of one-transistor memory cells |
| DE4135032A DE4135032A1 (de) | 1990-10-23 | 1991-10-23 | Elektrisch loeschbare und programmierbare nur-lese-speichervorrichtung mit einer anordnung von einzel-transistor-speicherzellen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064136A JPH04299573A (ja) | 1991-03-28 | 1991-03-28 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299573A true JPH04299573A (ja) | 1992-10-22 |
Family
ID=13249362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064136A Pending JPH04299573A (ja) | 1990-10-23 | 1991-03-28 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299573A (ja) |
-
1991
- 1991-03-28 JP JP3064136A patent/JPH04299573A/ja active Pending
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