DE3874198T2 - Bipmos-dekodierschaltung. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Dekoderschaltungen, und zwar auf einen 1-aus-N-Dekoder, der ein vorbestimmtes binäres Pegelsignal auf einer von einer Mehrzahl von Ausgangsleitungen in Funktion eines Mehrbit-Eingangssignals legt.
• Dekoder dieses Typs werden gewöhnlich zum Adressieren von Randomspeichern und Festwertspeichern benutzt. Zum Adressieren der Zellen in einer bestimmten Zeile des Speichers wird eine Wortleitung, die mit allen Zellen der betreffenden Zeile verbunden ist, auf einen vorbestimmten binären Status gebracht, beispielsweise hoch. Alle anderen Wortleitungen, die mit den übrigen Zeilen von Zellen in dem Speicher verbunden sind, bleiben auf einem binärniedrigen Zustand, so daß nur die Information, die in der ausgewählten Zellenzeile abgespeichert ist, über die Bitleitungen abgefühlt wird, die mit den entsprechenden Spalten von Zellen verbunden sind. Der 1-aus-N-Dekoder dient dazu, die ausgewählte Wortleitung auf den binärhohen Zustand zu bringen in Abhängigkeit von einem Adressenwort von einer zentralen Steuer- und Verarbeitungseinheit oder dergleichen.
• In der Vergangenheit gehörten Standard-Dekoderschaltungen generell in eine von zwei Kategorien. Eine Kategorie von Dekodern besteht nur aus bipolaren Transistoren unter Verwendung von emittergekoppelter Logik. Die andere Kategorie von Dekodern verwendet Feldeffekt-Transistoren. Dekoder dieser letzteren Kategorie können ausschließlich aus Feldeffekt-Transistoren, beispielsweise CMOS-Schaltungsanordnungen, bestehen oder einer Kombination von bipolaren NPN-Transistoren mit sowohl N- als auch P-Kanal MOS-Transistoren, d.h. BICMOS-Schaltungen.
• Jede der beiden Kategorien von Dekoderschaltungen hat ihre begleitenden Vorteile und Beschränkungen. Beispielsweise haben die Dekoder, die MOS-Komponenten verwenden, im wesentlichen keine statische Leistungsaufnahme, da Strom nur fließt, wenn ein Umschalten von einem Zustand in einen anderen erfolgt. Im Gegensatz dazu ziehen ECL-Dekoder viel höheren Strom selbst dann, wenn der Dekoder im Leerlauf ist.
• Dekoder jedoch, die BICMOS-Technik anwenden, sind teurer in der Herstellung, weil sie mehr Maskierungsschritte benötigen, um jeden der bipolaren NPN-Transistoren, PMOS- und NMOS-Feldeffekt-Transistoren während der Herstellung der integrierten Schaltung vorzusehen. Zusätzlich müssen sie mit Standard-CMOS-Spannungspegeln betrieben werden, die höher sind als jene, die in dem ausschließlich bipolaren Ansatz benötigt werden.
• Ein weiterer Vorteil, den der ECL-Dekoder gegenüber den bekannten FET-basierten Schaltungen aufweist, bezieht sich auf die Ausgangssignal-Referenzpegel. Bei der bipolaren ECL-Auslegung werden die binären Pegelsignale auf den Ausgangsleitungen nur auf eine einzige Leistungsquellenspannung bezogen. Beispielsweise kann ein logisch hohes Signal bei oder nahe bei der höheren Leistungsquellenspannung liegen und ein logisch niedriges Signal kann bei einer vorbestimmten Spannung unterhalb des hohen Pegels liegen. Im Gegensatz dazu sind die Logiksignale, die mit MOS-Dekoderschaltungen erzeugt werden, eine Funktion sowohl des hohen als auch des niedrigen Leistungsversorgungspegels. Mit anderen Worten folgt das logisch hohe Signal der höheren Leistungsquellenspannung (beispielsweise Vcc) und das logisch niedrige Signal folgt der Masse Referenzspannung. Ein Problem im Zusammenhang mit dieser letzteren Anordnung besteht darin, daß Übergangssignale, d.h. Logiksprünge, abhängen von dem Leistungsversorgungsrauschen und Spannungsänderungen.
• Gatterschaltungen, bei denen PMOS FET's NPN-Ausgangstransistoren ansteuern, sind in FR-A-2 118 357 und in US-A-4 612 458 offenbart. Diese Schaltungen sind dafür bekannt, daß sie hohe Stromquellen/Senkenfähigkeit aufweisen.
• Es ist demgemäß ein Ziel der vorliegenden Erfindung, einen neuartigen Dekoder zu schaffen, der die vorteilhaften Merkmale von sowohl bipolaren als auch BICMOS-Dekodierschaltungen aufweist, ohne deren individuelle begleitende Beschränkungen, die oben festgehalten wurden. In Übereinstimmung mit der vorliegenden Erfindung, die im Patentanspruch 1 definiert ist, wird dieses Ziel erreicht durch die Verwendung von BIPMOS-Technik, die sowohl bipolare NPN- als auch P-Kanal MOS-Transistoren umfaßt. Da diese Technik keine N Kanal-Transistoren verwendet, sind weniger Maskierungsschritte erforderlich zum Herstellen der Schaltung, was zu niedrigeren Kosten führt. Die Schaltung behält jedoch beinahe alle Leistungseinsparungsvorteile konventioneller BICMOS-Dekoder bei. Gemäß einem weiteren Merkmal der Erfindung werden Übergangssignale auf nur eine Leistungsquellenspannung bezogen, um dadurch den Logiksprung und die Gütecharakteristiken des Dekoders unabhängig von Spannungsversorgungsquellenänderungen zu machen. Deshalb wird es möglich, PMOS-Transistoren zu verwenden, die geringere Spannungsanforderungen aufweisen als konventionelle CMOS-Schaltungen. In der Anordnung gemäß der vorliegenden Erfindung werden die PMOS-Transistoren verwendet zum Steuern des Betriebes der bipolaren Transistoren. Demgemäß ist es nur erforderlich, die PMOS-Transistoren mit relativ kleinen Drain-Spannungsveränderungen zu betreiben, da die bipolaren Transistoren gegenüber solchen kleinen Änderungen empfindlich sind.
• Die Merkmale und Vorteile der vorliegenden Erfindung werden im Detail nachstehend unter Bezugnahme auf bevorzugte Ausführungsformen beschrieben, die in den beigefügten Zeichnungen dargestellt sind.
• Figur 1 ist ein Blockdiagramm eines als Beispiel dienenden Schaltkreises, in welchem der Dekoder gemäß der vorliegenden Erfindung verwendet werden kann;
• Figur 2 ist ein schematisches Diagramm eines bipolaren Dekoderschaltkreises nach dem Stand der Technik;
• Figur 3 ist ein schematisches Diagramm einer Ausführungsform eines Dekoders, der die vorliegende Erfindung beinhaltet;
• Figur 4 ist ein schematisches Diagramm einer zweiten Ausführungsform eines Dekodergatters gemäß der vorliegenden Erfindung;
• Figur 5 ist ein schematisches Diagramm einer Abwandlung der Ausführungsform nach Figur 4; und
• Figuren 6A-6D sind schematische Schaltungsdiagramme anderer Abänderungen der zweiten Ausführungsform der Erfindung.
• Wie oben kurz beschrieben, werden 1-aus-N-Dekoder üblicherweise als Speichersteuerschaltungen verwendet. Eine Anwendung eines solchen Dekoders ist in Figur 1 dargestellt. In diesem Beispiel ist die Speicherschaltung 10, die zu steuern ist, ein N x M Speicher mit N Wortleitungen 12 und M Informationsbits pro Wort. Beispielsweise kann die Anzahl von Wortleitungen N 256 betragen und die Anzahl von Bits pro Wort M kann 32 sein, um einen 8K-Speicher zu realisieren. Dieser Speicher kann entweder ein Schreib/Lese-Randomspeicher sein (RAM) oder ein Festwertspeicher (ROM).
• Im Betrieb werden alle Wortleitungen 12 auf einem vorgewählten binären Zustand gehalten, beispielsweise logisch niedrig, durch einen 1-aus-256-Dekoder 14. Wenn es erwünscht ist, ein bestimmtes 32-Bit-Wort an Information zu lesen, wird die Adresse dieses Wortes durch ein 8-Bit- Adressensignal angegeben, das dem Dekoder zugeführt wird. Das Adressensignal bringt den Dekoder dazu, das Signal auf einer ausgewählten Wortleitung auf einen logisch hohen Pegel zu bringen, während alle anderen Wortleitungen auf dem niedrigen Logikpegel bleiben. Wenn die ausgewählte Wortleitung auf den logisch hohen Pegel gebracht worden ist, wird es möglich, den Wert jedes der 32 Bits in dem Wort zu erfassen, das jener Wortleitung zugeordnet ist mittels der Bitleitungen 16 in dem Speicher.
• In der folgenden Beschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung wird Bezug genommen auf die Anwendung der Erfindung in einem Speichersteuer-Anwendungsfall des Typs, der in Figur 1 dargestellt ist. Eine solche Bezugnahme erfolgt zum Zweck der Vereinfachung des Verständnisses des erfindungsgemäßen Konzepts und der Anwendungsmöglichkeiten. Es versteht sich jedoch für Fachleute auf dem hier in Rede stehenden Gebiet, daß 1-aus-N-Dekoderschaltungen in anderen Anwendungen brauchbar sind und daß die illustrative Bezugnahme auf Speicherschaltungssteuerung in keiner Weise intendiert, eine Beschränkung der Erfindung oder ihrer Anwendungsmöglichkeiten zu etablieren.
• Gemäß Figur 2 ist ein bipolarer Dekoderschaltkreis nach dem Stand der Technik dargestellt, der emittergekoppelte Logik verwendet. Im Betrieb wird ein 8-Bit-Adressensignal von einer zentralen Verarbeitungseinheit oder dergleichen in zwei 4-Bit-Signale unterteilt, von denen jedes einem 1-aus-16-Prädekoder 18 zugeführt wird. In Abhängigkeit von den angelegten Eingangssignalen bewirkt jeder Prädekoder 18, daß eines seiner 16 Ausgangsleitungen auf einen niedrigen Logikpegel geht, während die anderen 15 Ausgangsleitungen auf einem hohen Logikpegel liegen. Eine Ausgangsleitung von jedem der beiden 1-aus-16-Prädekoder wird einem Gatter 20 zugeführt, von denen nur eines in Figur 2 dargestellt ist. In der Praxis werden 256 (d.h. 16 x 16) Gatter verwendet, wobei jedes eine unterschiedliche Kombination von Eingängen von den beiden entsprechenden Prädekodern 18 hat.
• In jedem Gatter 20 ist das Paar von Eingangsleitungen von den 1-aus-16-Prädekodern mit den Basisanschlüssen von zwei NPN-Transistoren 22 beziehungsweise 24 verbunden, die parallel geschaltet sind zur Bildung eines NICHTODER-Gatters. Die Kollektoren dieser beiden Transistoren sind mit einer positiven Leistungsversorgungsspannung Vcc über einen Ziehwiderstand 25 verbunden, und die Emitteranschlüsse dieser beiden Transistoren sind verbunden mit einer Stromsenke 26, beispielsweise einem Masse-Bezugspotential. Ein anderer NPN-Transistor 28 ist mit den Transistoren 22 und 24 mittels gemeinsamer Emitterkonfiguration verbunden zur Ausbildung eines Differenzverstärkers. Eine geeignete Referenzspannung wird an die Basis des Transistors 28 angelegt. Diese Referenzspannung kann etwa in der Mitte zwischen logisch hoch- und logisch niedrig-Spannungspegeln liegen, die an den Ausgangsleitungen der 1-aus- 16-Dekoder 18 erzeugt werden. Im Betrieb halten normalerweise die 1-aus- 16-Prädekoder die Basisanschlüsse der Transistoren 22 und 24 auf einem hohen Logikpegel, so daß diese Transistoren leitend sind. In diesem Falle fließt ein Strom Is durch diese Transistoren. Wenn beide Eingangsleitungen zu dem Gatter 20 von den Prädekodern auf niedrigen Pegel gebracht worden sind, wird der Transistor 28 leitend, um den Strom Is zu übernehmen.
• Die Kollektoren der Transistoren 22 und 24 sind ferner mit dem Basisanschluß eines Emitter-Folgertransistors 30 verbunden. Der Kollektor dieses Transistors ist mit der positiven Leistungsversorgungsspannung Vcc verbunden und sein Emitter ist mit einer Stromsenke 32 über einen Ziehwiderstand 34 verbunden. Die Stromsenke 32 ist zusammengeschaltet mit einem entsprechenden Emitter-Folgertransistor in jedem der anderen 255 Gatter in ähnlicher Weise mittels entsprechender Ziehwiderstände. Die Verbindung zwischen dem Emitter des Transistors 30 und dem Ziehwiderstand 34 ist an eine zugeordnete Wortleitung der Speichereinheit angeschlossen.
• Wenn im Betrieb einer der Transistoren 22 oder 24 leitend ist, bewirkt dies, daß der Strom Is durch seinen Kollektor und den Ziehwiderstand 25 fließt, wodurch die Basis des Transistors 30 auf niedrigem Spannungspegel gehalten wird. Infolgedessen wird dieser Transistor im nichtleitenden Zustand gehalten und die zugeordnete Wortleitung ist auf niedrigem Logikpegel. Bei Koinzidenz eines Niedrigsignals an jedem der beiden Eingangsleitungen von den Prädekodern liefert der Widerstand 25 Strom an die Basis des Transistors 30, um ihn leitend zu machen. Dies bewirkt das Signal, auf der zugeordneten Wortleitung auf hoch zu gehen. Während dieser Zeit wird der Strom Is durch den Transistor 28 gesteuert.
• Man erkennt, daß der von einem 1-aus-256-Dekoder der in Figur 2 dargestellten Bauart erforderliche Gesamtstrom gleich 256 Is + Id ist, da jedes der Gatter einen Strom Is zieht, unabhängig von seinem Betätigungszustand, und das ausgewählte Gatter ebenfalls Strom Id durch seinen Ziehwiderstand 34 zieht. Diese erheblichen Leistungsanforderungen bilden eine ernsthafte Beschränkung für die Geschwindigkeit des Dekoders. Genauer gesagt, wenn die Anzahl von Gattern erhöht wird, um eine größere Anzahl von Wortleitungen aufzunehmen, erhöht sich die Zeit, die erforderlich ist für den Zugang zu jeder Wortadresse, wenn eine konstante Leistung zugeführt wird. Um die Zugangszeit abzusenken wird es notwendig, die Leistung zu erhöhen, die für den Dekoder zur Verfügung steht.
• Gemäß der vorliegenden Erfindung können die Leistungsanforderungen eines 1-aus-N-Dekoders erheblich verringert werden durch Anwendung einer Kombination aus bipolaren und P-Kanal MOS-Komponenten. Ein Beispiel einer Dekoderschaltung, die dieses Ziel erreicht, ist in Figur 3 dargestellt. Wegen ihrer verringerten Leistungserfordernisse würde eine Zunahme der Anzahl von Wortleitungen nur einen minimalen Einfluß auf die Betriebsgeschwindigkeit des Dekoders haben.
• Gemäß Figur 3 werden 4 Bit des Adressensignals an 4 Eingangspuffer 36 in einem 1-aus-16-Prädekoder 35 angelegt. Nur einer dieser Puffer ist in der Zeichnung dargestellt. Der Eingangspuffer umfaßt im wesentlichen einen Differenz-Schaltkreis mit gemeinsamem Emitter, wobei die Basis des einen Transistors ein Bit des Eingangssignals erhält und die Basis des anderen Transistors mit einer geeigneten Spannungsreferenz beaufschlagt ist. Der Kollektor eines dieser Transistoren ist mit einem Emitter eines Mehremitter-Transistors 38 verbunden. Die anderen Emitter dieses Transistors sind mit ähnlichen Pufferschaltungen in bekannter Weise verbunden zur Bildung eines logischen Auswahlkreises, entsprechend der Adresse von einem von 16 möglichen Ausgangsleitungen. Die Basis des Mehremitter-Transistors 38 ist mit der positiven Leistungsversorgungsspannung Vcc über einen ersten Widerstand 40 verbunden und außerdem mit seinem Kollektor über einen zweiten Widerstand 42. Der Kollektor seinerseits ist verbunden mit der Basis eines ersten Transistors in einer Serie von Emitterfolger- und Pegelverschiebungs-Transistoren 44, 46 und 48. Der Emitter dieses letzten Transistors ist mit einer Stromsenke 50 über einen Ziehwiderstand 52 verbunden und außerdem mit der Basis eines Schalttransistors 54. Der Emitter des Schalttransistors 54 ist verbunden mit einer zweiten Stromsenke 56 und sein Kollektor ist mit der positiven Leistungsversorgungsspannung Vcc über einen Ziehwiderstand 58 verbunden. Der Kollektor ist außerdem verbunden mit einer Ausgangsleitung, die eine von den 16 Ausgangsleitungen des Prädekoders umfaßt.
• Jeder Prädekoder umfaßt 16 Schaltkreise der Bauart, die in Figur 3 dargestellt ist. Die Stromquellen 50 und 56 sind jedoch zusammengeschaltet an jeden der Widerstände und Transistoren, entsprechend dem Ziehwiderstand 52 und Ausgangstransistor 54 der 16 Schaltungen.
• Im Betrieb wird irgendein 4-Bit-Eingangssignal der logischen Anordnung der Eingangspuffer und des Mehremitter-Transistors 38 eines der 16 Auswahlschaltkreise entsprechen und bewirken, daß der entsprechende Mehremitter-Transistor abschaltet. Wenn dies erfolgt, werden der Pegelverschiebungstransistor 44 und die als Dioden geschalteten Transistoren 46, 48 jeweils leitend, um eine relativ positive Spannung am Emitter des letzten Transistors 48 aufzubauen. Die Stromsenke 50 wird deshalb stromführend für den ausgewählten einen der 16 möglichen Pfade und nur für diesen einen. Dieser Strom macht den Schalttransistor 54 leitend, um die ihm zugeordnete Ausgangsleitung auf einen niedrigen Logikpegel zu bringen. Vorzugsweise ist der Wert des Ziehwiderstandes 58 so gewählt, daß der Spannungsabfall, der über diesem Widerstand erreicht wird, kleiner ist als die Pegelverschiebung, hervorgerufen durch die Transistoren 44-48. Mit dieser Anordnung wird die Sättigung des Schalttransistors 54 vermieden, um eine schnellere Ansprechzeit zu erreichen.
• In einem zugeordneten Gatter 59 wird ein Paar von Eingangsleitungen von zwei 1-aus-16-Prädekodern 35 jeweils an die Gate-Elektroden eines Paares von P-Kanal MOS-Transistoren 60 beziehungsweise 62 angelegt, deren Drain-Source-Strompfade in Serie geschaltet sind zwischen die positive Leistungsversorgungsspannung Vcc und die Basis eines bipolaren NPN-Schalttransistors 64. Die P-Kanal-Transistoren 60 und 62 sind außerdem über einen Ziehwiderstand 65 mit einer Stromsenke 66 verbunden, die allen der 256 Gatter gemeinsam ist. Der Emitter des Schalttransistors 64 ist verbunden mit einer zweiten Stromsenke 68, die ebenfalls allen Gattern gemeinsam zugeordnet ist. Der Kollektor des Schalttransistors ist an die Ausgangswortleitung 12 angeschlossen und an die positive Leistungsversorgungsspannung über einen Ziehwiderstand 69.
• Im Betrieb wird der Schalttransistor 64 eines der Gatter 59 ausgewählt durch die Koinzidenz einer negativen Spannung an der Gate- Elektrode von jedem seiner beiden verbundenen P-Kanal-Transistoren 60 und 62. Wenn der Schalttransistor 64 betätigt wird, zieht er die zugeordnete Wortleitung auf niedrigen Pegel. Beinahe der gesamte Strom für den Dekoder wird in die ausgewählte Wortleitung eingespeist, da die Basisspannung des Schalttransistors 64 positiver ist als die der anderen Transistoren, welche an die gleiche Emitter-Stromsenke 68 angeschlossen sind. Beispielsweise bewirkt bei Raumtemperatur eine Differenz von 204 mv zwischen der positivsten Basis und den anderen Basisanschlüssen, daß 90% des gemeinsamen Stromes der Stromsenke 68 durch den ausgewählten Schalttransistor 64 fließen, während die 255 nicht ausgewählten Gatter sich die anderen 10% teilen. Da die meiste Leistung durch das ausgewählte Gatter fließt, ist der Leistungsumsatz der Schaltung konstant und während des Schaltens treten keine großen Transienten auf.
• Darüber hinaus sind die Ausgangssignale des Dekoders, d.h. der hohe und der niedrige Logikpegel, nur auf die Vcc Leistungsversorgung bezogen. Demgemäß sind die Logiksprünge im wesentlichen unabhängig von Leistungsversorgungsrauschen und Spannungsveränderungen.
• In der in Figur 3 dargestellten Schaltung wird die logische "UND"-Funktion für die Erkennung der Koinzidenz von zwei niedrigen Pegeleingangssignalen durch die seriengeschalteten P-Kanal-Transistoren 60 und 62 ausgeführt. In einigen Fällen kann es bevorzugt sein, diese Logikfunktion unter Verwendung bipolarer Logik auszuführen. Eine solche Anordnung ist in einer zweiten Ausführungsform der Erfindung, in Figur 4 gezeigt, illustriert. In dieser Ausführungsform kann jeder der 1-aus-16- Prädekoder 35 den gleichen Aufbau haben wie jene, die in Figur 3 dargestellt sind. Der Schalttransistor 54 jedoch und die zweite Stromsenke 56 können eliminiert werden, so daß der Emitter des Pegelverschiebungstransistors 48 direkt verbunden ist mit der Ausgangsleitung des Prädekoders zum Bereitstellen eines hohen Logikauswahlsignals.
• In der Gatterschaltung nach Figur 4 wird ein einziger Strom durch eine Senke 70 in einen von 256 möglichen Strecken gesteuert durch zwei Gruppen von Stromschaltern. Die erste Gruppe wird von bipolaren NPN-Transistoren 72-73 gebildet, die jeweils mit ihrer Basis an eine getrennte Ausgangsleitung eines der 1-aus-16-Prädekoder 35 angeschlossen sind. Da nur einer dieser Transistoren durch das gewählte hochliegende Ausgangssignal von dem Prädekoder aktiviert werden wird, wird er den Strom zu einem von 16 der zweiten Gruppe steuern. Jeder in dieser zweiten Gruppe umfaßt 16 bipolare Transistoren, deren Basisanschlüsse mit den 16 Ausgangsleitungen des zweiten Prädekoders verbunden sind. Der Kollektor jedes aus dieser zweiten Transistorgruppe ist mit einer separaten Wortleitung mittels eines Schaltkreises verbunden, wie beispielsweise der in Figur 4 dargestellte. Wenn der erste Gruppentransistor 72 und der zweite Gruppentransistor 74, zugeordnet einer bestimmten Wort-Ieitung, beide aktiviert sind, entwickeln sie eine Spannung über einen Ziehwiderstand 76, um einen P-Kanal MOS-Transistor 78 leitend zu machen (dieser entspricht einem der MOS-Transistoren 60 und 62 der ersten Ausführungsform). Der Wert des Widerstandes 76 ist vorzugsweise so gewählt, daß der zweite Gruppentransistor 74 sich nicht sättigt, wenn er betätigt wird. Im Ansprechen auf die Leitung des PMOS-Transistors 78 wird ein bipolarer NPN-Transistor 80 aktiviert in der gleichen Weise wie der Schalttransistor 64 der ersten Ausführungsform.
• Die voranstehenden Ausführungsformen der Erfindung wurden für den Fall illustriert, in dem die ausgewählte Wortleitung auf einen niedrigen Logikpegel gezogen wird für den Zugang der Information in dem Speicher. Die Erfindung ist jedoch gleichermaßen anwendbar in Fällen, in denen die Wortleitungen normalerweise auf einem niedrigen Zustand gehalten werden und die ausgewählte Leitung auf einen hohen Logikpegel gezogen wird. Ein Beispiel einer Schaltung für den Betrieb in diesem Modus ist in Figur 5 illustriert. Alle Komponenten des Dekoders sind im wesentlichen dieselben, wie in der Ausführungsform nach Figur 4, mit der Ausnahme der Anschlüsse des Schalttransistors 80. Diesbezüglich ist der Kollektor des Transistors direkt verbunden mit der positiven Leistungsversorgungsspannung Vcc und sein Emitter ist verbunden mit der Ausgangswortleitung 12, um eine Emitter-Folgeanordnung zu bilden. Der Emitter ist außerdem verbunden mit der gemeinsamen Stromsenke 81 über einen Ziehwiderstand 82.
• Ähnlich den Überlegungen für die Transistoren 54 und 74 in den Prädekoderschaltungen der Figuren 3 beziehungsweise 4 wird das Verhalten des Dekoders verbessert durch Begrenzen des Stromes, der durch seinen Ausgangstransistor (64 oder 80) fließt zum Verhindern der Sättigung. Diese Strombegrenzung kann durch angemessene Auswahl des hochziehenden oder abwärtsziehenden Widerstandes erfolgen, der mit dem Kollektor beziehungsweise Emitter dieses Transistors verbunden ist. Alternativ kann die Sättigung verhindert werden durch geeignete Klemm- und Rückkopplungstechniken. Beispiele dieser Techniken sind in Figuren 6A-6D dargestellt.
• Fachleute werden erkennen, daß die vorliegende Erfindung in anderen spezifischen Formen ausgeführt werden kann, ohne von den wesentlichen Merkmalen derselben abzuweichen. Die hier offenbarten Ausführungsformen sind deshalb unter allen Aspekten als illustrativ und nicht als beschränkend anzusehen. Der Schutzumfang der Erfindung ist in den anliegenden Ansprüchen definiert, nicht jedoch in der vorangehenden Beschreibung.

Claims (8)

1. Ein 1-aus-N-Dekoder mit N Ausgangsleitungen (12), von denen jede ein binäres Logiksignal mit einem Wert führt, der auf nur eine einzige Leistungsquellenspannung (Vcc) bezogen ist, umfassend:

eine Gruppe von Vordekodern (35), von denen jeder eine Mehrzahl von Steuerleitungen aufweist und anspricht auf ein Eingangssignal (IN) zum Erzeugen eines Signales auf einem binären Spannungspegel auf einer der Mehrzahl von Steuerleitungen sowie eines Signals mit einem komplementären binären Pegel auf den anderen Steuerleitungen,

ein Nachdekoder (59), umfassend N p-Kanal MOS-Transistoren (60, 62, 78), von denen jeder einen Drain-Source-Strompfad aufweist, der zwischen die Leistungsquellenspannung (Vcc) und eine Stromsenke (56) geschaltet ist, die gemeinsam an alle genannten MOS-Transistoren durch entsprechende Lastglieder (65) angeschlossen sind,

N bipolare NPN-Transistoren (64, 80), von denen jeder mit einem Kollektor an die Leistungsquellenspannung und mit einem Emitter an eine Stromsenke (68) angekoppelt ist, die allen genannten bipolaren Transistoren gemeinsam ist;

wobei die genannten N Ausgangsleitungen angeschlossen sind an

entweder die Kollektoren der genannten NPN-Transistoren, die ihrerseits über Widerstände (69) an die Leistungsquellenspannung gelegt sind,

oder mit den Emittern der NPN-Transistoren, die ihrerseits über Widerstände mit der Stromsenke verbunden sind,

wobei die Basisanschlüsse der NPN-Transistoren mit der Verbindung zwischen einem zugeordneten der genannten MOS-Transistoren (78) und seinem zugeordneten Lastglied angeschlossen sind, und

wobei logische Auswahlmittel (60, 62, 70-76) vorgesehen sind, die ansprechen auf die binären Signale auf der Mehrzahl von Steuerleitungen der Vordekoder zum Veranlassen eines der MOS-Transistoren, Strom über seinen Drain-Source-Strompfad zu führen und dadurch den bipolaren Transistor zu betätigen, der an diesen einen MOS-Transistor angeschlossen ist, so daß der bipolare Transistor stromleitend ist und auf der zugeordneten Ausgangsleitung ein Binärsignal erzeugt, das eine vorbestimmte Spannung relativ zu der Leistungsquellenspannung aufweist.

2. Der Dekoder nach Anspruch 1, bei dem jeder Vordekoder (35) eine Eingangsklemme (1N) umfaßt für den Empfang eines pluralen Bit-Eingangssignals, mehrere Auswahlgatter (36-42), von denen jedes logisch verbunden ist mit der Eingangsklemme derart, daß nur eines der genannten Gatter in einem vorbestimmten Status zu irgendeinem Zeitpunkt ist im Ansprechen auf die Bits in dem Eingangssignal, plurale Pegelverschiebeschaltkreise (44, 46, 48), von denen jeder mindestens einen bipolaren Transistor (44) umfaßt mit einem Kollektor, der an eine Leistungsversorgungsspannung (Vcc) angeschlossen ist und anspricht auf den Zustand eines entsprechenden Auswählgatters zum Erzeugen einer Ausgangsspannung an einem Ausgangsemitter, wobei die Steuerleitungen jeweils Ausgangssignale erzeugen, die auf die Ausgangsspannungen an den Ausgangsemittern der Pegelverschiebeschaltkreise bezogen sind.

3. Der Dekoder nach Anspruch 2, bei dem jeder Pegelverschiebeschaltkreis plurale diodengeschaltete Transistoren (46, 48) umfaßt, die in Serie zwischen dem bipolaren Transistor (44) und die Ausgangsleitungen gelegt sind.

4. Der Dekoder nach Anspruch 2, ferner umfassend einen bipolaren Schalttransistor (54), dessen Basiselektrode die Ausgangsspannung eines Pegelverschiebeschaltkreises empfängt, und dessen Kollektor an eine zugeordnete Steuerleitung angeschlossen ist, sowie einen Hochziehwiderstand (58), der zwischen dem Kollektor des Schalttransistors und die Leistungsversorgungsspannung (Vcc) geschaltet ist.

5. Der Dekoder nach Anspruch 4, bei dem der Hochziehwiderstand (58) einen solchen Wert aufweist, daß die Spannung am Kollektor des Schalttransistors größer ist als die Spannung an der Basis des Schalttransistors, wenn das zugeordnete Auswählgatter in einem der vorbestimmten Zustände ist, um dadurch die Sättigung des Schalttransistors zu verhindern.

6. Der Dekoder nach Anspruch 1, bei dem die logischen Auswählmittel einen zweiten P-Kanal MOS-Transistor (62) umfassen in Serie mit jedem der N MOS-Transistoren, wobei eine Gate-Elektrode eines der seriengeschalteten MOS-Transistoren mit einer Steuerleitung eines der Vordekoder verbunden ist und die Gate-Elektrode des anderen seriengeschalteten MOS-Transistors mit einer Steuerleitung eines anderen Vordekoders verbunden ist.

7. Der Dekoder nach Anspruch 1, bei dem die logischen Auswählmittel umfassen:

ein erstes Paar von bipolaren Transistoren (72, 73), deren Emitter gemeinsam an eine Stromquelle (70) angeschlossen sind und von denen jeder eine Basiselektrode aufweist, die ein unterschiedliches entsprechendes Binärsignal von einem der Vordekoder empfängt, und

eine Mehrzahl von zweiten Paaren von bipolaren Transistoren (74, 75), von denen jeder plurale bipolare Transistoren umfaßt, die mit ihren Emittern zusammengeschaltet sind und an den Kollektor eines zugeordneten der Transistoren in dem ersten Paar, wobei die Transistoren in jedem der zweiten Paare Basiselektroden aufweisen, die entsprechende Binärsignale von einem anderen der Vordekoder empfangen sowie Kollektorelektroden, die mit zugeordneten der MOS-Transistoren (78) verbunden sind.

8. Der Dekoder nach Anspruch 1 mit einem Paar von Vordekodern.