DE69023455T2

DE69023455T2 - Wortdekodierungsschema für Speichermatrizen.

Info

Publication number: DE69023455T2
Application number: DE69023455T
Authority: DE
Inventors: Yuen Hung Chan
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-10-30
Filing date: 1990-09-21
Publication date: 1996-06-20
Anticipated expiration: 2010-09-22
Also published as: JPH03142784A; JPH0746508B2; EP0426596A2; DE69023455D1; EP0426596B1; EP0426596A3; US5022010A

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die gegenwärtige Erfindung bezieht sich auf eine Speichermatrix und eine Adressierungsschaltung, die damit genutzt wird. Genauer gesagt bezieht sich die Erfindung auf eine verbesserte Schaltung zur Bitdecodierung, Rückspeicherung und Wortdecodierung für eine statische Speichermatrx mit wahlfreiem Zugriff (RAM). Die Erfindung kann in BICMOS-Technologie implementiert werden.

2. Beschreibung des Standes der Technik

Nach dem Stand der Technik sind verschiedene Anordnungen für die Bitdecodierung (auch bekannt als Spaltendecodierung oder Spaltenauswahl) und Wortdecodierung (auch bekannt als Zeilendecodierung oder Zeilenauswahl) bekannt. Siehe zum Beispiel: Aoyama u.a., US-Patentschrift Nr. 4 198 700; White, US-Patentschrift Nr. 4 330 851; Tanimura, US-Patentschrift Nr. 4 429 374; Chan u.a., US-Patentschrift Nr. 4 578 779; Chan u.a., US-Patentschrift Nr. 4 596 002; Chan, US-Patentschrift Nr. 4 598 390; Ochii, US-Patentschrift Nr. 4 612 631; Sauer, US-Patentschrift Nr. 4 639 898 und Chan u.a., US-Patentschrift Nr. 4 752 913.
Chan u.a., 4 752 913, (besonders Fig. 5, 6 und 9) beschreiben verbesserte Bitdecodierungs-, Bitauswahl-, Wortdecodierungs- und andere Schaltungen für den Einsatz in einem vollständig bipolaren RAM, der CTS- (komplementäre Transistorschalt-) Zellen einsetzt. Eine Decodierungsschaltung für einen vollständig in CMOS ausgeführten statischen RAM wird in Aoyama u.a. 4 198 700 (besonders Fig. 6) beschrieben.
Ein Artikel des IEEE Journal of Solid State Circuits, SC-21, Nr. 5, Oktober 1986, New-York, NY, USA, 5. 681-685, Ogiue u.a.: "13- ns, 500-mW, 64-kbit ECL RAM Using HI-BICMOS Technology" bezieht sich auf einen RAM, der eine Hochleistungs-Bipolar-CMOS-Technologie nutzt, die ein Bipolar- und ein CMOS-Bauelement auf einem Chip kombiniert. Dieses Dokument beschreibt einen Chip, der aus einer Speicherzelle mit deren Peripherie- und Ausgangspufferschaltung besteht. Das bipolare Kombinationsgate wird bei dem Worttreiber, der eine Wortleitung mit einer hohen Lastkapazität ansteuert, und in dem Ausgang der Decodierungsschaltung eingesetzt. Es wird ebenfalls eingesetzt, um eine lange Decodierungsleitung mit einem maximalen Ausgangslastfaktor von 64 anzusteuern.
Vollständig bipolare Decodierer steuern ebenfalls große Leistungsmengen und belegen eine beträchtliche Chipfläche. Obwohl andererseits vollständig in CMOS ausgeführte Decoder weniger Leistung steuern und kleiner sind, sind sie gewöhnlich langsamer.
Mit steigender Größe und Kompleität von Speichern wuchs die zugehörige Adressierungsschaltung gleichermaßen in ihrer Komplexität. Es gibt somit einen wachsenden Bedarf zur Vereinfachung von Funktionen und Verringerung der Beschaltung, wo immer es möglich ist. Ebenso gibt es einen Bedarf nach Verringerung der Leistung, Erhöhung der Geschwindigkeit und Erhöhung der Schaltungsdichte.

Zusammenfassung der Erfindung

Die gegenwärtige Erfindung soll die oben betrachteten Nachteile beseitigen und verbesserte Wortdecodierer liefern, so wie dies im Anspruch 1 gezeigt wird. Die Erfindung wird bevorzugterweise in BICMOS-Technologie ausgeführt (d.h., eine Schaltung hat sowohl Bipolar- als auch Feldeffekt- oder MOS-Transistoren (FETs) auf dem gleichen Halbleiterchip), um hohe Verarbeitungsgeschwindigkeit und hohe Dichte bei relativ geringer Leistung zu liefern.
Die gegenwärtige Erfindung implementiert eine BICMOS-Wortdecodierungsschaltung für eine statische Speichermatrix mit wahlfreiem Zugriff, bestehend aus ersten und zweiten Eingangs-Feldeffekttransistoren von entgegengesetztem Leitungstyp, die in Reihe zwischen eine erste Spannungsquelle, einen ersten und einen zweiten Knoten geschaltet sind; einem ersten Eingangsanschluß, der mit den Steueranschlüssen des ersten und zweiten FETs verbunden ist; dritten und vierten FETs, die parallel zwischen den ersten Knoten und einen dritten Knoten geschaltet sind; zweite und dritte Eingangsanschlüsse, die mit den Steueranschlüssen des dritten beziehungsweise vierten FETs verbunden sind; eine erste Spannungsquelle, einen Steueranschluß des Bipolartransistors, der mit dem dritten knoten verbunden ist; und Ausgangstreibermitteln, die zwischen die ersten und zweiten Spannungsquellen geschaltet sind, deren Eingänge mit den ersten und zweiten Knoten verbunden sind und die angeordnet sind, um Wortdecodierungssignale als Antwort auf Signale an den ersten und zweiten Knoten zu erzeugen.
Gemäß der gegenwärtigen Erfindung ist die Wortdecodierungsschaltung ebenfalls mit BICMOS-Wortadressempfängerschaltungen verbunden, die nichtdecodierte Wortadressignale empfangen und dazwischenliegende Wortsignale an ersten, zweiten und dritten Eingabeanschlüssen der BICMOS-Wortdecodierungsschaltung erzeugen, wobei diese wiederum Wortdecodierungssignale an den Wortausgangsleitungen erzeugt, wobei jede Wortleitung mit einer Speicherzelle der Speichermatrix verbunden ist.
Eine andere bevorzugte Ausführungsform der gegenwärtigen Erfindung ermöglicht der Wortdecodierungsschaltung, daß sie in einem Wortdecodierungsschema für Speichermatrizen genutzt wird, wobei die Speichermatri: in eine Vielzahl von statischen CMOS- oder BICMOS-RAM-Zellen in Zeilen und Spalten angeordnet ist, wobei jede Zeile der Zellen mit einer Wortleitung gekoppelt ist, die wiederum mit einer BICMOS-Wortdecodierungsschaltung verbunden ist, und wobei jede Spalte der Zellen mit einem Bitleitungspaar über Bitdecodierungs- und -rückspeicherleitungen verbunden ist.
Andere Varianten und Ausführungsformen der Erfindung werden ebenfalls beschrieben und in der folgenden detaillierten Beschreibung ausführlicher diskutiert.

Kurzbeschreibung der Zeichnungen

Um die weitere Beschreibung der Erfindung zu erleichtern, werden die folgenden Zeichnungen bereitgestellt:
Fig. 1 ist ein umfassendes Blockschaltbild einer Speichermatrix und deren zugeordneter Adress- und Decodierungsschaltungen gemäß der Erfindung.
Fig. 2 ist ein Blockschaltbild eines Speicherbitadress-, -decodierungs- und -auswahlschemas gemäß der Erfindung.
Fig. 3 ist ein schematisches Schaltbild einer Adressempfängerschaltung 20, die in einem Speicheradressschema (Fig. 2) gemäß der Erfindung eingesetzt werden kann.
Fig. 4 ist ein schematisches Schaltbild einer Adressgatterempfängerschaltung 18, die in einem Speicheradressschema (Fig. 2) gemäß der Erfindung eingesetzt werden kann.
Fig. 5 ist ein schematisches Schaltbild einer Bitdecodierungsschaltung 30, die in einem Speicheradressschema (Fig. 2) gemäß der Erfindung eingesetzt werden kann.
Fig. 6 ist ein schematisches Schaltbild einer Bitauswahlschaltung 40, die in einem Speicheradressschema (Fig. 2) gemäß der Erfindung eingesetzt werden kann.
Fig. 7 ist ein Blockschaltbild eines Speicherwortadress- und - decodierungsschemas gemäß der Erfindung.
Fig. 8 ist ein schematisches Schaltbild einer Wortdecodierungsschaltung 50, die in einem Speicher- und Adressschema (Fig. 7) gemäß der Erfindung eingesetzt werden kann.
Fig. 9 ist eine Adresstabelle, die eine typische (teilweise decodierte) Bitadressausgabe der ersten Stufe der Bitadressempfängerschaltungen 20 von Fig. 2 zeigt.
Fig. 10 ist eine Adresstabelle, die eine typische (teilweise decodierte) Bitadressausgabe der ersten Stufe der Wortadressempfängerschaltungen 20 von Fig. 7 zeigt.
Fig. 11 ist eine Reihe von Signaldiagrammen, die die Selektion und Deselektion von verschiedenen Bit-, Wort- und Rückspeicherleitungen der Schaltungen der Fig. 2, 5, 6, 7 und 8 zeigen.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Speichermatrix

Zunächst auf Fig. 1 bezugnehmend, wird dort ein umfassendes Blockschaltbild einer Speichermatrix und deren zugehöriger Adressierungs- und anderer Schaltungen gezeigt, wodurch eine Umgebung dargestellt wird, in der die gegenwärtige Erfindung ihre Anwendung finden kann. Die Erfindung ist jedoch nicht auf diese besondere Umgebung oder auf die Umgebung oder Konfiguration, die in einer anderen Zeichnung gezeigt wird, begrenzt.
In Fig. 1 wird eine Speichermatrix 10 für die Speicherung von binären Daten bereitgestellt. Der Speicher umfaßt eine Vielzahl von Speicherzellen 11, die in Zeilen und Spalten in Form einer Matrix angeordnet sind. Der bevorzugte Typ dieses Speichers ist ein statischer Speicher mit wahlfreiem Zugriff (statischer RAM oder SRAM), geeignet für die Fertigung auf einem Halbleiterchip. Jede Zelle kann eine konventionelle Einzelbit-SRAM-Zelle sein, etwa ähnlich einer CMOS- oder BICMOS-Zelle 1, wie sie in dem Artikel mit dem Namen "Low-Power FET Storage Cell" von R. H. Linton u.a., im IBM Technical Disclosure Bulletin, Vol. 17, Nr. 11, S. 3338-39 (April 1975) oder anderswo beschrieben wird.
Der Speicher ist nicht auf irgendeine bestimmte Größe oder Organisation beschränkt, allerdings ist dieser in einer Ausführungsform ein 256-KBit-SRAM, wobei die Matrix 512 Zellenzeilen und 512 Zellenspalten besitzt. Die Spalten sind in zwei Datengruppen von jeweils 256 Spalten eingeteilt, um das gleichzeitige Lesen oder Schreiben von 2 Bits zu erlauben.
Wie in Fig. 1 gezeigt, ist jede Zelle in jeder Spalte einem Bitleitungspaar (z.B. BL0 und BR0) zugeordnet und jede Zelle in jeder Zeile ist wenigstens einer Wortleitung (z.B. WL0) zugeordnet. Einzelne Zellen werden für das Lesen und Schreiben über Signale auf dem zugehörigen Bitleitungspaar und der Wortleitung für diese Zelle ausgewählt (adressiert). Zellen werden ebenfalls nach jeder Lese- oder Schreiboperation über andere Signale auf den gleichen Bit- und Wortleitungen "deselektiert" oder rückgespeichert (vorgeladen).
Die Bitadress- und Rückspeichersignale werden von Bitadress- und Decodierungsschaltungen 12 generiert, und die Wortadressignale werden von Wortadress- und Decodierungsschaltungen 14 generiert. Wie in Fig. 1 gezeigt, werden die Bitadressschaltungen konfiguriert, um eine Vielzahl (z.B. acht) undecodierter Bitadresseingänge B0 bis B7 zu empfangen, und die Wortadressschaltungen werden konfiguriert, um eine Vielzahl (z.B. neun) undecodierter Wortadresseingänge W0 bis W8 zu empfangen. Da die Spalten in zwei Datengruppen eingeteilt sind, sind die acht Bitadresseingänge ausreichend, um 2 aus 512 Spalten der Matrix auszuwählen, wobei die neun Wortadresseingänge 1 aus 512 Zeilen auswählen werden.
Daten werden mit zwei Bit auf einmal in die Matrix mit Hilfe von Lese-/Schreibschaltungen sowie außerhalb des Chips liegenden Schaltungen 16 geschrieben und aus ihr gelesen, und sie werden von einem Lese-/Schreibsignal (R/W) gesteuert. Diese Schaltungen, die üblicherweise konventionelle Differenzleseverstärker und zugehörige Schaltungen enthalten, können erweitert werden, so daß sie, wenn erforderlich, zwei oder mehr Bits auf einmal handhaben können.
Ein letztes Element von Fig. 1 ist ein konventioneller Adressgatter- oder Adressübergangserkennungs- (ATD-) Block 18, der die Adressschaltungen 12 und 14 für die Speicherzellenauswahl zu der richtigen Zeit freigibt. Zum Beispiel wird in einem synchronen Speicher, der über gleichmäßige Taktimpulse gesteuert wird, ein Takt während einer Lese- oder Schreibphase des Speicherzyklus Gatter 18 zum Auswählen der Zellen veranlassen. In einem asynchronen Speicher werden keine Taktimpulse benötigt, jedoch wird ATD 18 die Adressschaltungen 12 und 14 auf übliche Weise freigeben, wenn eine Adressignalübertragung erkannt wurde.

Bitadressierungs- und Decodierungsschema

Gehen wir nun zu Fig. 2 über, wobei hier ein detaillierteres Blockschaltbild der Bitadress- und -decodierungsschaltungen 12 von Fig. 1 gemäß der Erfindung gezeigt wird. In diesem zweistufigen Matrixdecodierungsschema sind eine Vielzahl nichtdecodierter Bitadressignalleitungen (B0 bis B7) Eingänge zu einer Vielzahl von Bitempfängerschaltungen 20. In dieser Ausführungsform hat jeder Bitadressempfänger einen Eingang und eine Vielzahl von Ausgängen, um eine Decodierungsbitadresse ersten Grades (teilweise decodiert oder zwischendecodiert) für ein Bit der Adresse zu liefern. Empfänger für die Biteingänge B0 bis B5 (für Eingänge J bis O) haben acht Ausgänge, und die Empfänger für die Biteingänge B6 und B7 (P und Q) haben vier Ausgänge. In jedem Fall sind die Hälfte der Ausgänge gleichphasig mit dem Eingang (bezeichnet mit "IP") und die Hälfte der Ausgänge gegenphasig (bezeichnet mit "OP"). (Siehe auch Fig. 9).
Die Ausgänge der Adressempfänger sind mit 20 Adressleitungen BA0 bis BA19 in unterschiedlichen Kombinationen verbunden, um eine vollständige Bitdecodierung ersten Grades zu liefern. Diese Adressleitungen sind, wie in Fig. 2 dargestellt, in drei Gruppen Gruppe 1 enthält BA0 bis BA7, Gruppe 2 enthält BA8 bis BA15 und Gruppe 3 enthält BA16 bis BA19 -- für eine passende Verbindung mit einer zweiten Ebene von Decodierungsschaltungen für die Bitadresse eingeteilt.
Die zweite Ebene der Bitdecodierung wird von einer Vielzahl von Bitdecodierungsschaltungen 30 ausgeführt. Um die Bitdecodierung für einen 256-KBit-SRAM, wie in einer Ausführungsform der Erfindung zu handhaben, werden 256 der Bitdecodierer 30 benötigt, von denen jeder eine Vielzahl von Eingängen, wie etwa IN1, IN2 und IN3, besitzt. Jeder Eingang ist mit einer Leitung innerhalb jeder Gruppe von Zwischen-Bitadressleitungen (Bitdecodierungsausgangsleitungen der ersten Stufe) in verschiedenen Kombinationen verbunden.
Adressgatter 18 gibt die Ausgangssignale der ersten Stufe in die Bitdecodierer frei, wenn das Lesen oder Schreiben beginnt, und deselektiert die Decodierer während der Bereitschaft. Wie vorher festgestellt, kann Gatter 18 mit einem Takt im synchronen Modus arbeiten, oder es kann durch eine ATD-Schaltung für den asynchronen Betrieb ersetzt werden.
Das zweistufige Matrixbitdecodierungsschema, das in der gegenwärtigen Erfindung eingesetzt wird, bietet einen bedeutenden Vorteil gegenüber einem einstufigen Schema in Form einer verringerten Ausgangslast an den Bitadressleitungen. Es wird eine Verringerung der Ausgangslast auf die Hälfte erzielt (d.h. eine Ausgangslast von nur 64 Decodieren anstatt von 128 Decodierern), und die Schaltgeschwindigkeit der Adressleitungen wird deutlich verbessert. Die Anzahl der Eingänge an jedem Bitdecodierer wird ebenfalls von 8 auf 3 verringert. Zusätzlich können alle Schaltungen des Decodierungsschemas auf einem einzelnen Halbleiterchip gemeinsam mit der Matrix hergestellt werden.
Eine weitere bemerkenswerte Eigenschaft der gegenwärtigen Erfindung besteht darin, daß jeder Bitdecodierer 30 zwei Ausgangsleitungen -- einen Bitdecodierungsausgang und einen Rückspeicherausgang -- bereitstellt, die der Eingang zu einer oder zu mehreren Bitauswahischaltungen 40 sind. Jede Bitauswahlschaltung besitzt wiederum zwei Ausgänge, die das Bitleitungspaar (z.B. BL0, BR0) enthalten, die mit einer Spalte der Speicherzellen verbunden sind.
Ein weiteres Merkmal der Erfindung besteht darin, daß jede Bitauswahlschaltung in Verbindung mit deren zugehöriger Bitdecodierungsschaltung sowohl die Bitauswahlsignale als auch die Rückspeicher- (oder Nachlade-) Signale für die Bitleitungen der Matrix in zeitlich passender Beziehung (zweiphasig) liefert, so wie dies weiter unten genauer beschrieben wird. Dies ist anders als bei SRAMS nach dem Stand der Technik, bei denen typischerweise getrennte Rückspeicher- oder Vorladeschaltungen (insbesondere Zeitschaltungen) bereitgestellt werden müssen, um die Rückspeichersignale zu erzeugen.
Bevorzugte Ausführungsformen der Adressempfängerschaltung 20, des Adressgatters 18, der Bitdecodierungsschaltung 30 und der Bitauswahlschaltung 40 der gegenwärtigen Erfindung werden in den Fig. 3, 4, 5 beziehungsweise 6 detaillierter gezeigt.

Adressempfängerschaltung

Fig. 3 zeigt eine BICMOS-Implementierung der Adressempfängerschaltung 20 von Fig. 2 gemäß der Erfindung. Die Schaltung ist ein Stromschalter vom Emitterfolgertyp mit mehrfachen zweiphasigen Ausgängen und kann entweder als Bitadressempfänger oder als Wortadressempfänger für eine Bit- oder eine Wortadresse genutzt werden.
Die Adressempfängerschaltung von Fig. 3 führt mehrere Funktionen aus, einschließlich: (1) Bereitstellen von wahren und komplementären Ausgängen (IP1 bis IP4 beziehungsweise OP1 bis OP4) für eine erste Stufe der Decodierung oder Zwischendecodierung; und (2) Ausführen einer Pegelumsetzung für Signale, wenn diese aus externen Schaltungen an die Speicheradressschaltungen geleitet werden.
In dieser besonderen Ausführungsform werden 8 Ausgänge aus einem Bit einer Bitadresse oder Wortadresse gebildet. Vier Ausgangssignale (IP1 bis IP4) sind zu dem Eingangssignal gleichphasig und vier Ausgangssignale (OP1 bis OP4) sind zu dem Eingangssignal gegenphasig. Die gleichphasigen Ausgangssignale werden in dem BICMOS-Bereich der Schaltung erzeugt, die durch eine Bipolargegentaktschaltung (bipolare NPN-Transistoren T4 und T10) gebildet werden, die wiederum in Reihe geschaltete BICMOS-Transistorpaare ansteuern (bipolarer T12 mit FET N2, T14 mit N4, T16 mit N6 und T18 mit N8) . Auf die gleiche Weise werden die gegenphasigen Ausgangssignale in einem anderen BICMOS-Bereich der Schaltung erzeugt, die durch eine Bipolargegentaktschaltung (bipolare Transistoren T3 und T11) gebildet werden, die wiederum in Reihe geschaltete BICMOS-Transistorpaare ansteuern (T13 mit N1, T15 mit N3, T17 mit N5 und T19 mit N7).
Die Transistoren T3, T4 und T7 bis T8 der Schaltung von Fig. 3 werden in der Stromschalteranordnung miteinander verbunden und von dem Eingangstransistor T1 angesteuert. Transistor T2 erzeugt eine Referenzspannung für das Eingangssignal des Stromschalters. Die Transistoren T5 und T6 arbeiten als abwärts gerichtete Pegelklemmungen für Knoten 3 beziehungsweise 4, so daß T3 und T4 nicht in den Sättigungsbereich geschaltet werden. Die Transistoren T7, T8 und T9 bilden eine als Stromspiegel arbeitende Stromquelle.
Das Transistorpaar T1 und T2 wirkt ebenfalls als Pegelwandelschaltung für den Stromschalter T3 bis T4. Die Pegelumsetzung wird für die Situation benötigt, bei der außerhalb des Speichers angeordnete Schaltungen von einem Typ (z.B. ECL oder TTL) sind und die Decodierer oder Speicherzellen von einem anderen Typ (z.B. CMOS oder BICMOS) sind und sich die Spannungspegel der Signale bei den Schaltungstypen unterscheiden. In diesem Fall werden die Schaltungen vor dem Adressempfänger bipolar und die nachfolgenden Bitdecodierungs- und Wortdecodierungsstufen BIC- MOS-Schaltungen mit CMOS-Eingängen sein (unten beschrieben). Der geringe ECL-Logikpegelhub (üblicherweise 1 Volt) muß in einen größeren Hub umgewandelt werden (üblicherweise 2 Volt oder höher), um die Gates der Eingangs-FETs in den Decodierern ansteuern zu können. Durch die Bereitstellung der Eingangspegelwandlung in der Adressempfängerschaltung ist die Stromschaltstufe (T3 bis T4) in der Lage, diesen relativ großen Spannungshub zu erzeugen. Dieser Ansatz vermeidet die Notwendigkeit von irgendwelchen zusätzlichen CMOS-Pegelwandelbauteilen in dem Adressempfänger oder anderswo und hält somit die Schaltungsverzögerung auf einem Minimum.

Adressgatterempfängerschaltung

Fig. 4 zeigt die bipolare Implementierung der Adressgatterempfängerschaltung 18 von Fig. 1 und 2. Diese Schaltung, die dem Adressempfänger von Fig. 3 etwas ähnlich ist, kann, wie in Fig. 1 gezeigt, sowohl als ein Bitadressgatter als auch als ein Wortadressgatter genutzt werden. In einer bevorzugten Ausführungsform wird das Adressgatter in einem synchronen Speicher eingesetzt, der von einem externen Takt angesteuert wird, wobei das Adressgatter 8 Ausgänge G1-G8 besitzt, die alle phasengleich mit dem Taktimpuls sind, jedoch zum CMOS-Pegel hin pegelverschoben sind. Für einen asynchronen Speicher kann die Schaltung von Fig. 4 durch eine übliche Adressübergangserkennungs- (ATD-) Schaltung ersetzt werden.

Bitdecodierungsschaltung

Wir wenden uns jetzt Fig. 5 zu. Dort wird eine BICMOS-Implementierung der Bitdecodierungsschaltung 30 von Fig. 2 gemäß der Erfindung gezeigt. Eine bemerkenswerte Eigenschaft der Erfindung besteht darin, daß die Bitdecodierungsschaltung einen Bitdecodierbereich 32 enthält, der mit einem BICMOS-Treiberbereich 34 verbunden ist. Der Decodierungsbereich 32 arbeitet ebenfalls als logische NOR-Schaltung. Die Schaltung von Fig. 5 hat eine Vielzahl von Eingängen (drei in der bevorzugten Ausführungsform, nämlich IN1, IN2 und IN3) sowie zwei Ausgänge mit entgegengesetzter Phasenlage, nämlich "Bitdecodierung" und "Rückspeichern". Die Eingangssignale werden den Bitadressleitungen von Fig. 2 entnommen (ein Eingangssignal von einer Leitung für jede der unterschiedlichen Gruppen), und die Ausgänge sind mit den Bitauswahlschaltungen 40 von Fig. 2 verbunden. In der bevorzugten Ausführungsform enthält der Decodierungs- oder NOR-Bereich 32 eine 3-Eingangs-, 1-Ausgangs-, 6-Bauelementeschaltung, die 4 N-Kanal-FETs (NFETs), einen P-Kanal-PET (PFET) und einen NPN- Bipolartransistor enthält. Die Eingänge IN1, IN2 beziehungsweise IN3 sind mit den Gates der drei NFETs, N1, N2 und N3 verbunden. Eingang IN1 ist ebenfalls mit dem Gate eines PFET P1 verbunden, dessen Source-Drain-Strompfad in Reihe mit dem Source-Drain- Strompfad von N1 geschaltet ist, um einen Inverter zu bilden. Die Source-Drain-Strompfade der Eingangs-NFETs sind parallel zwischen die internen Knoten 1 und 2 dieser Schaltung geschaltet. Das Bauelement P1 hat seinen Source-Drain-Strompfad zwischen Knoten 1 und eine erste Spannungsquelle Vcc geschaltet. Knoten 1 liefert das "Ausgangssignal" von Bereich 32.
Eine weitere bemerkenswerte Eigenschaft vom Bereich 32 der Bitdecodierungsschaltung 30 von Fig. 5 der Erfindung ist der Bipolartransistor T1, der in der bevorzugten Ausführungsform ein NPN-Transistor ist. In einer Neuerung nach dem Stand der Technik wird Transistor T1 nicht nur für die schnelle Überschwing-Entladung (Herunterziehen) für Knoten 1 genutzt, wenn die Decodierungsschaltung deselektiert wird, sondern er wird ebenfalls genutzt, um die grundlegende Betriebsweise von Bereich 32 als logisches NOR zu unterstützen. Dies wird über die Klemmung erreicht, die T1 an Knoten M1 ausführt, wenn entweder IN1, IN2 oder IN3 "HIGH" sind. Um P1 "entgegenzuwirken", der versucht, Knoten 1 bei bestimmten Kombinationen von Eingangssignalen nach oben zu ziehen, muß T1 Knoten 1 nach unten ziehen, um ein passendes logisches NOR-Ausgangssignal bereitzustellen. Bereich 32 von Fig. 5 wird ohne den Bipolartransistor T1 kein korrektes logisches NOR-Ausgangssignal an Knoten 1 bereitstellen. Transistor T1 hilft ebenfalls, die Auswirkung des Rauschens an den Eingängen IN1 bis IN3 auf das Ausgangssignal an Knoten 1 zu verringern (liefert passende Pegelsteuerung), und vermeidet die Notwendigkeit von in Reihe geschalteten PFET-Bauelementen an dem Eingang, wodurch eine erhöhte Geschwindigkeit erzielt wird.
Ein weiteres Merkmal der Erfindung besteht darin, daß das PFET- Bauelement P1 als aktives Bauelement zum Hochziehen für Knoten 1 wirkt und P1 in Verbindung mit dem Bauelement Nl ebenfalls bei der Eingabedecodierung der teilweise decodierten (der zwischendecodierten oder in der ersten Stufe decodierten) Bitadresse an IN1 bis IN3 hilft. Bemerkenswert ist, daß nur ein PFET-Bauelement für diese Schaltung benötigt wird.
Ein weiteres Merkmal der Erfindung besteht darin, daß P1 immer, auch im Bereitschaftsmodus wenigstens etwas "Ein" ist. Dies wird durch passende Einstellung des Eingangs-"Hoch-"Pegels, der aus der Adressempfängerschaltung (Fig. 3) genommen wird, und durch Einstellung der Einschalt-Schwellspannung des PFET (zum Beispiel während der Herstellung) erzielt. Wenn IN1 von "AUS" nach "E1N" (d.h., von "HIGH" nach "L0W") übergeht, geht der P1-Ausgang von "etwas EIN" nach "vollständig EIN". Dies ermöglicht eine bedeutend höhere Geschwindigkeit für die Speicheradressierung und weiterhin für die Lese- und Schreiboperationen.
Damit ist die Beschreibung von Bereich 32 der Schaltung von Fig. 5 abgeschlossen. Das Bauelement N4 arbeitet als optionales Ableitungs- oder Entladungsbauelement (Herunterziehen) für Knoten 2, und die Bauelemente N4 und T1 arbeiten ebenfalls zusammen als Spannungsklemmung an Knoten 1.
Bereich 32 ist mit einem Treiberbereich 34 von Fig. 5 an Knoten 1 verbunden. In der bevorzugten Ausführungsform umfaßt der Treiberbereich 34 eine 1-Eingangs-, 2-Ausgangs-, 3-Bauelemente-BIC- MOS-Schaltung mit einem Signaleingang (an Knoten 1) und zwei Ausgängen -- einem "Bitdecodierungs-" (Schreib-/Lese-) Ausgang und einem "Rückspeicher-" (Vorlade-) Ausgang. Das Bitdecodierungsausgangssignal wird vom Emitter von Bipolartransistor T3 und das Rückspeicherausgangssignal wird vom Kollektor von T3 genommen.
Die Ausgangspegel der Bitdecodierung (sowohl HIGH als auch LOW) werden von einer auf dem Chip erzeugten Spannungsquelle VBD gesteuert, die einstellbar ist, um flexible Bitdecodierungsausgangssignal bereitzustellen. Das Herunterziehen des Bitdecodierungsausgangssignals wird von einem NFET N5 ausgeführt, und das Herunterziehen der Rückspeicherausgangssignals wird von einem PFET P2 ausgeführt.
Bipolartransistor T2 arbeitet als Stromspiegelhochpegelklemmung und liefert sowohl Antisättigungs- als auch Stabilisierungsfunktionen für Transistor T3. Bipolartransistor T4 arbeitet ebenfalls als Hochpegelklemmung für den ausgewählten Pegel (HIGH) am dem Bitdecodierungsausgang.

Betriebsweise der Bitdecodierungsschaltung

Die Betriebsweise des Bitdecodierers von Fig. 5 wird jetzt beschrieben. Hierbei wird auf die Siqnalverläufe von Fig. 11 Bezug genommen.
Alle 3 Eingänge IN1, IN2 und IN3 in Fig.5 müssen LOW sein, um einen Decodierer auszuwählen. Der Bitdecodierer hat zwei Ausgänge, "Rückspeichern" und "Bitdecodieren", die in ihrer Phasenlage entgegengesetzt sind. Das "Rückspeicher-" Signal steuert die Rückspeicherfunktionen in den Bitauswahlschaltungen, wohingegen das "Bitdecodierungs-" Signal die Schreib-/Lese funktionen steuert. Sowohl die "Rückspeicher-" als auch die "Bitdecodierungs-" Leitungen steuern zwei Bitauswahlschaltungen an und stellen so die x2-Organisation für die Matrix bereit.

(i) Zustand Bereitschaft / nichtausgewählt:

Im Zustand Bereitschaft oder nichtausgewählt sind die Ausgänge von Adressgatter 18 (Fig. 3) HIGH. Wenigstens ein Eingang des Bitdecodierers (IN1, IN2 oder IN3) ist HIGH, um den Decodierer zu sperren. In diesem Zustand wird das PMOS-Baulement P1 (Fig. 5) in einem "schwachen" EIN-Zustand gehalten wegen des besonderen Spannungspegels der als dessen Schwellspannung gewählt wurde und der niedriger als eine Spannung VBE ist. Das NMOS-Bauelement N1 wird "vollständig" in den EIN-Zustand geschaltet, um Knoten 1 herunterzuklemmen. Ein kleiner, von P1 gelieferter Gleichstrom wird durch N1 geleitet, um den Pull-down-Transistor T1 auf EIN zu halten. In diesem Zustand ist der Stromspiegel-Emitterfolger (T2 bis T3) ausgeschaltet. Der Ausgang "Rückspeichern" ist HIGH auf VCC-Pegel und "Bitdecodierung" ist LOW bei VBD (VBD ist eine sich auf dem Chip befindende Referenzspannungsleitung, die eine VBE oberhalb der Spannungsversorgung VEE liegt)

(ii) Zustand ausgewählt:

Um einen Bitdecodierer für eine Speicherlese- oder -schreiboperation auszuwählen, müssen alle drei Decodierereingänge LOW sein. Die NMOS-Bauelemente N1 bis N3 sind AUS, während das PMOS-Baulement P1 von "schwach" EIN auf "vollständig" EIN geschaltet sind. Knoten 1 wird deshalb hochgezogen, um das Transistorpaar T2 bis T3 einzuschalten. Während T2 bis T3 auf EIN geschaltet sind, steigt der "Bitdecodierungs-" Ausgang auf einen Pegel von einer VBE über der VBD-Leitung (geklemmt durch T4), wodurch die Eingangstransistoren in den Bitauswahlschaltungen (weiter unten beschrieben) aktiviert werden. Während der Bitdecodierungsausgang ansteigt, wird der Rückspeicherausgang auf einen Pegel von einer VLE oberhalb der Bitdecodierungsleitung heruntergezogen. Mit einem unten liegenden Rückspeicherausgang werden die Rückspeicherbauelemente abgeschaltet, so daß die Bitleitungen zum Lesen oder Schreiben freigegeben werden.

Bitauswahlschaltung

Eine BICMOS-Bitauswahlschaltung 40 von Fig. 2 arbeitet gemäß der Erfindung in Verbindung mit jeder Bitdecodierungsschaltung. Eine bevorzugte Ausführungsform dieser Schaltung wird in Fig. 6 gezeigt. Jede Bitauswahlschaltung ist mit einer Spalte Speicherzellen 11 über ein Bitleitungspaar BL und BR verbunden. Die linke Bitleitung (BL) ist direkt mit den Bitdecodierungs- und Rückspeicherausgängen von Fig. 5 über Bipolartransistoren T2 beziehungsweise T1 verbunden, und die rechte Bitleitung (BR) ist direkt mit den Bitdecodierungs- und Rückspeicherausgängen über Bipolartransistoren T4 beziehungsweise T5 verbunden.
Die Bauelemente T2 und T4 arbeiten als Schreibtreiber für die Speicherzellen dieser Spalte, und die Bauelemente T1 und T3 arbeiten als Rückspeichertreiber für derartige Zellen. Die Zellen werden über einen differentiellen Stromschalter gelesen, der aus TC, TL und TR besteht, die in die linke Leseverstärkerleitung SAL und die rechte Leseverstärkerleitung SAR und dann die Leseverstärker speisen (nicht dargestellt). In die Zellen wird über eine bipolare Stromschalteranordnung, bestehend aus den Transistoren T2 und T4 in Verbindung mit einer Schreibsteuerschaltung (nicht dargestellt) hineingeschrieben.
Die NFET-Bauelemente N1 und N2 arbeiten als Ableit-Bauelemente, die als Ersatz für Stabilisierungsbauelemente wirken. Die Bauelemente N1 und N2 liefern eine festere Steuerung für T1 und T2, indem diese in Breitschaft gehalten werden. N1 und N2 schalten ab, wenn die Bitleitungen während einer Lese- oder Schreiboperation ausgewählt sind.
Eine weitere bemerkenswerte Eigenschaft der Erfindung besteht darin, daß die Bitauswahlschaltung von Fig. 6, die mit der Bitdecodierungsschaltung von Fig. 5 betrieben wird, in der Lage ist, sowohl die Bitdecodierungssignale als auch die Rückspeichersignale zu den Speicherzellen einer bestimmten Spalte der Zellen der Matrix in einer passenden zeitlichen (zweiphasigen) Beziehung bereitzustellen, ohne daß irgendeine externe Zeitsteuerschaltung für das Rückspeichern oder für die Nachladung (wie etwa ein Nachladetakt) benötigt wird. Mit anderen Worten, die Rückspeicher- oder Nachladefunktion (einschließlich der kritischen Zeitsteuerfunktion) ist in die Decodierungs-/Auswahlschaltung eingebaut. Insbesondere beziehen die Rückspeichertreiber T1 und T3 ihre Eingaben direkt von dem Rückspeicherausgang der Bitdecodierungsschaltung 30 der Fig. 2 und 5.

Betrieb der Bitauswahlschaltung

Die Betriebsweise der Schaltung von Fig. 6 wird jetzt beschrieben. Hierbei wird ebenfalls Bezug auf die Signalverläufe von Fig. 11 genommen.
Die Bitauswahlschaltung (Fig. 6) dient unterschiedlichen Funktionen, einschließlich der Rückspeicherung der Bitleitungen und dem Lesen aus den und dem Schreiben in die Zellen. Die Rückspeicherfunktion wird von den Emitterfolgern T1 und T3 bereitgestellt (N1 und N2 liefern kleine Ableitströme an die Emitterfolger während der Bereitschaft, um die Bitleitungspegel festzulegen). Wenn eine Bitspalte ausgewählt wurde, geht der Rückspeichereingang auf LOW und T1 und T3 werden abgeschaltet, um zu erlauben, daß auf den Bitleitungen gelesen oder geschrieben wird. Wenn die Bitspalte deselektiert wurde, werden T1 und T3 erneut eingeschaltet, um die Bitleitungen hochzuziehen. Dieses Rückspeicherschema hat den Vorteil eines viel geringeren Rückspeicherstromes, da nur die ausgewählten Bitleitungen zurückzuspeichern sind. Die nichtausgewählten Bitleitungen bleiben unverändert.
Das Lesen der Bitspalte wird von einem bipolaren differentiellen Stromschalter TL - TR ausgeführt. Der Lesestrom wird von einer üblichen Stromquelle Is geliefert, die von einem Leseverstärker (nicht dargestellt) bereitgestellt wird. Daten werden auf der SAL- und SAR-Leitung mit Hilfe einer stromgesteuerten Leseverstärkerschaltung (nicht dargestellt) gelesen. Das Schreiben wird von den Transistoren T2 und T4 ausgeführt, die mit ihren Emittern mit anderen Bitauswahlschaltungen verbunden sind und die über eine Schreibsteuerschaltung (nicht dargestellt) gesteuert werden. Während einer Schreiboperation wird eine Seite der Bitspalte (entweder BL oder BR, in Abhängigkeit von den Daten) entweder durch T2 oder durch T4 negativ gehalten. Das Schreiben der Zellen erfolgt auf komplementäre Weise. Die höhere Seite der Bitleitung wird Strom in die Zelle leiten, während die niedrige Seite den Strom aus ihr herausführt. Dieses komplementäre Schreibschema ermöglicht eine sehr kurze Schreibzeit.
Einige der Merkmale und Vorteile der Bitdecodierungs- und Bitauswahlschaltungen der Erfindung sind unten zusammengefaßt:

(a) Hohe Geschwindigkeit

- Da die erste Bitadressleitung (IN1) einen PFET-Inverter in dem Bitdecodierer (Fig. 5) mit zweiphasigen Emitterfolgerausgängen speist, wird die Decodierungsverzögerung auf einem Minimum gehalten. Da weiterhin das PFET-Bauelement P1 niemals vollständig abgeschaltet ist und stattdessen während des Bereitschaftzustandes absichtlich schwach eingeschaltet gehalten wird, wird dessen Schaltverzögerung somit minimiert. Mit Hilfe von zweistufiger Decodierung werden nur drei Eingänge in jedem Bitdecodierer für die 1/256-Auswahl benötigt. Dies verringert nicht nur die Anzahl der Bauelemente der Schaltung, sondern es verringert auch die kapazitive Last, wie an Knoten 1 erkennbar. Sowohl die Schaltungskomplexität als auch deren Leistungsverhalten werden verbessert.

(b) Vereinfachte Rückspeicherung

- Zusätzlich zu den normalen Lese-/Schreibdecodierungssignalen liefert der Bitdecodierer ebenfalls ein Rückspeichersignal an die Bitauswahlschaltung. Zur Bitleitungsrückspeicherung kommt es zur richtigen Zeit automatisch, wenn der Bitdecodierer deselektiert wurde. Somit werden keine regelrechten Rückspeicherzeitablauf- oder Takttreiber benötigt.

(c) Sättigungs- und Stabilitätssteuerung

- Die Stromspiegel- Emitterfolgerkonfiguration (T2 bis T3) (Fig. 5) dient zwei Funktionen. Erstens wirkt T2 als Antisättigungsklemmung für Transistor T3, während der Decodierer ausgewählt ist. Wenn die Rückspeicherung in Richtung Sättigungsbereich abfällt, erhöht sich VBE von T3 mit einer höheren Geschwindigkeit als die von T2. Eine übermäßige Ansteuerung der Basis von P1 wird durch T2 abgeleitet, wodurch verhindert wird, daß T3 in die starke Sättigung geht. Zweitens dient T2 als Oszillationsklemmung für die Bitdecodierungsleitung. Da die Bitdecodierung in große Stromschalter hineinführt, können die hochinduktiven Lasten zu einer Verringerung der Stabilität führen. T2 hilft, die Verstärkung der Emitterfolgerkonfiguration für eine bessere Stabilität zu verringern.

Wortadressierungs- und -decodierungsschema

Jetzt werden die Wortadress- und -decodierungsschaltungen 14 von Fig. 1 der Erfindung beschrieben. Übergehend zu Fig. 7 wird dort ein detaillierteres Blockschaltbild der Wortadress- und -decodierungsschaltungen 14 gezeigt. In diesem zweistufigen Matrixdecodierungsschema sind eine Vielzahl von nicht decodierten Wortadressignalleitungen (W0 bis W8) die Eingänge für eine Vielzahl von Wortadressempfängerschaltungen 20. In der bevorzugten Ausführungsform hat jede Empfängerschaltung, die vom gleichen Empfängerschaltungstyp wie die Bitempfänger von Fig. 2 und 3 sein kann, einen Eingang und eine Vielzahl von Ausgängen (z.B. acht), um für ein Bit der Adresse eine in der ersten Stufe decodierte (teilweise decodierte oder dazwischendecodierte) Wortadresse zu liefern. Vier der Ausgänge sind mit dem Eingang in Phase (mit "IP" gekennzeichnet) und vier der Ausgänge sind dazu gegenphasig (mit "OP" gekennzeichnet) (siehe auch Fig. 10).
Die Ausgänge der Adressempfänger sind mit 24 Wortadressleitungen WA0 bis WA23 in unterschiedlichen Kombinationen verbunden, um eine vollständige Wortdecodierung der ersten Stufe zu erhalten. Diese Adressleitungen sind, wie in Fig. 7 dargestellt, in drei Gruppen eingeteilt -- Gruppe 1 umfaßt WA0 bis WA7, Gruppe 2 umfaßt WA8 bis WA15 und Gruppe 3 umfaßt WA16 bis WA23 --, um eine passende Verbindung mit einer zweiten Stufe der Decodierungsschaltungen für die Wortadressen zu erhalten.
Die zweite Stufe der Wortdecodierung wird von einer Vielzahl von Wortdecodierungsschaltungen 50 ausgeführt. Um die Wortdecodierung für einen 256-KBit-SPAM wie in einer Ausführungsforn der gegenwärtigen Erfindung zu handhaben, werden 512 der Wortdecodierer 50 benötigt, wobei jeder eine Vielzahl von Eingängen, wie etwa IN1, IN2 und IN3, besitzt. Jeder Eingang ist mit einer Leitung innerhalb jeder Gruppe von Zwischen-Wortadressleitungen (Ausgabeleitungen der Wortdecodierung der ersten Stufe) in unterschiedlichen Kombinationen verbunden.
Adressgatter 18 gibt die Ausgangssignale der ersten Stufe in die Wortdecodierer, wenn das Lesen oder Schreiben beginnt, und deselektiert die Decodierer während der Bereitschaft. Wie vorher festgehalten, könnte Gatter 18 im synchronen Modus mit einem Takt arbeiten, oder es könnte durch eine ATD-Schaltung für den asynchronen Betrieb ersetzt werden.
Das zweistufige Matrixwortdecodierungsschema, das in der gegenwärtigen Erfindung benutzt wird, bietet gegenüber einem einstufigen Schema durch die verringerte Ausgangslast an den Wortadressleitungen einen besonderen Vorteil. Es wird eine Verringerung der Ausgangslast auf ein Viertel erzielt ( d.h., eine Ausgangslast von nur 64 Decodierern anstatt von 256) und die Schaltgeschwindigkeit der Adressleitungen wird deutlich verbessert. Die Anzahl der Eingänge an jeden Wortdecodierer wird ebenfalls von 9 auf 3 verringert. Zusätzlich können alle Schaltungen des Decodierungsschemas gemeinsam mit der Matrix auf einem einzigen Halbleiterchip hergestellt werden.
Bevorzugte Ausführungsformen der Adressempfängerschaltung 20, des Adressgatters 18 und der Adressdecodierungsschaltung 50 der gegenwärtigen Erfindung werden in den Fig. 3, 4 beziehungsweise 8 detaillierter gezeigt. Die Adressempfänger- und Adressgatterschaltungen wurden vorher beschrieben.

Wortdecodierungsschaltung

Wir wenden uns jetzt Fig. 8 zu. Dort wird eine BICMOS-Implementierung der Wortdecodierungsschaltung 50 von Fig. 7 gemäß der Erfindung gezeigt. Eine bemerkenswerte Eigenschaft der Erfindung besteht darin, daß die Wortdecodierungsschaltung einen BICMOS- Decodierungsbereich 52 umfaßt, der mit einem Treiberbereich 52 verbunden ist. Der Decodierungsbereich 52 arbeitet ebenfalls als logische NOR/OR-Schaltung. Die Schaltung von Fig. 8 hat eine Vielzahl von Eingängen (drei in der bevorzugten Ausführungsform, nämlich IN1, IN2 und IN3) und einen Ausgang mit der Bezeichnung "Wortdecodierung". Die Eingangssignale kommen von den Wortadressleitungen von Fig. 7 und der Ausgang jeder Decodierschaltung ist mit einer Wortleitung der Decodierungsmatrx für die Verbindung mit einer Speicherzellenzeile gekoppelt.
In der bevorzugten Ausführungsform umfaßt der Decodierer oder der NOR/OR-Bereich 52 eine 3-Eingangs-, 2-Ausgangs- und 7-Bauelemente-Schaltung bestehend aus 5 NFETs, einem PFET und einem Bipolartransistor. Die Eingänge IN1, IN2 und IN3 sind mit den Gates der drei NFETs N1, N2 beziehungsweise N3 gekoppelt. Eingang IN1 ist ebenfalls mit dem Gate von PFET P1 gekoppelt, dessen Source-Drain-Strompfad zur Bildung eines Inverters mit dem Source-Drain-Strompfad von N1 in Reihe geschaltet ist. Die Source-Drain-Strompfade der Eingangs-NFETs N2 und N3 sind parallel zwischen die internen Knoten 1 und 3 dieser Schaltung geschaltet. Bauelement P1 hat seinen Source-Drain-Strompfad in Reihe mit einer ersten Spannungsquelle VCC, dem Eingangs-NFET N1, Knoten 2, einem optionalen Ableit-NFET N5 und einer zweiten Spannungsquelle VEE gekoppelt. Knoten 1 stellt einen "Ausgang" für den Bereich 52 (bestehend aus einer NOR-Spannung) und Knoten 2 stellt den anderen "Ausgang" für den Bereich 52 (bestehend aus einem OR-äquivalenten Strom).
Eine weitere bemerkenswerte Eigenschaft von Bereich 52 der Wortdecodierungsschaltung 50 von Fig. 8 der Erfindung ist der Bipolartransistor T4, der in der bevorzugten Ausführungsform ein NPN-Transistor ist. In einer Neuerung nach dem Stand der Technik wird Transistor T4 nicht nur für das Treiben(Herunterziehen) von Knoten 1 genutzt, wenn die Decodierungsschaltung deselektiert wird, sondern er wird ebenfalls genutzt, um die grundlegenden logischen NOR/OR-Operationen von Bereich 52 zu unterstützen. Dies wird über die Klemmung erreicht, die T4 an Knoten 1 ausführt, wenn entweder IN1, IN2 oder IN3 "HIGH" ist. Um P1 "entgegenzuwirken", der bei bestimmten Kombinationen von Eingangssignalen versucht, Knoten 1 hochzuziehen, muß T4 Knoten 1 herunterziehen, um passende logische NOR/OR-Ausgangssignale bereitzustellen. Bereich 52 von Fig. 8 wird ohne den Bipolartransistor T4 kein korrektes logisches Ausgangssignal an Knoten 1 bereitstellen. Transistor T4 hilft ebenfalls die Wirkung von Rauschen an den Eingängen IN1 bis IN3 auf das Ausgangssignal an Knoten 1 zu verringern und beseitigt die Notwendigkeit für in Reihe geschaltete PFET-Bauelemente an dem Eingang.
Ein weiteres Merkmal der Erfindung besteht darin, daß das PFET- Bauelement P1 als aktives Bauelement zum Hochziehen von Knoten 1 dient und P1 in Verbindung mit Bauelement N1 ebenfalls die Eingangsdecodierung der teilweise decodierten (dazwischendecodierten oder in der ersten Stufe decodierten) Wortadressen an IN1 bis IN3 unterstützt. Nur ein PFET wird in dieser Schaltung benötigt.
Noch ein weiteres Merkmal der Erfindung ist, daß P1 immer, auch im Bereitschaftmodus, wenigstens etwas "Ein" ist. Dies wird durch passende Einstellung des Eingangs-"Hoch-"Pegels, der von der Adressdecodierungsschaltung (Fig. 3) genommen wird, und durch Einstellung der PFET-Einschaltschwellspannung (zum Beispiel während der Fertigung) ermöglicht. Wenn IN1 von "AUS" auf "EIN" (z.B. von "HIGH" auf "LOW") übergeht, geht der Ausgang von P1 von "schwach ein" auf "vollständig ein" über. Dies ermöglicht eine beträchtlich erhöhte Geschwindigkeit für die Speicheradressierung und somit für die Lese- und Schreiboperationen.
Die Bauelemente N4 und N5 arbeiten als optionale Ableit- oder Entladungsbauelemente (Bauelemente zum Herunterziehen) für die Knoten 3 beziehungsweise 2, und die Bauelemente N5 und T2 arbeiten zusammen als Spannungsklemmung an Knoten 2. Damit ist die Beschreibung von Bereich 52 der Schaltung von Fig. 8 abgeschlossen.
Bereich 52 ist mit einem Treiberbereich 54 von Fig. 8 an die Knoten 1 und 2 gekoppelt. In der bevorzugten Ausführungsform umfaßt der Treiberbereich 54 eine 2-Eingangs-, 1-Ausgangs-, 3- Bauelemente-Bipolarschaltung, die die Wortdecodierung am Ausgang bereitstellt und von den Transistoren T1 und T2 in einer Gegentaktanordnung getrieben wird. Das Wortdecodierungsausgangssignal wird vom Emitter von Transistor T1 (Kollektor von T2) genommen. Als "Eingänge" für Schaltungsbereich 54 werden Knoten 1 und 2 von Bereich 52 genommen und mit den Basisanschlüssen der Transistoren T1 beziehungsweise T2 verbunden. Transistor T3 dient als Niederpegel-Antisättigungsklemmung für T2. Transistor T2 wird auf die gleiche Weise durch dem Strom von Knoten 2, der durch NFET N1 im Bereich 52 bereitgestellt wird, voreingestellt.

Betriebsweise der Wortdecodierungsschaltung

Jetzt wird die Betriebsweise der Schaltung von Fig. 8 beschrieben. Hierbei wird auf die Signalverläufe von Fig. 11 Bezug genommen.
Die Decodierungsfunktion der zweiten Stufe wird von einem Hochgeschwindigkeitsdecodierer (Fig. 8) ausgeführt, der einen BIC- MOS-Eingang und einen Gegentakt-Bipolarausgang besitzt. Die drei Decodierungseingänge sind jeweils mit einer Adressleitung in den drei Adressgruppen verbunden. Alle 3 Eingänge müssen LOW sein, um eine Wortleitung auszuwählen. Von den 512 Wortdecodierern wird nur einer decodiert, um eine ausgewählte Wortleitung auf HIGH zu steuern. Jeder Wortdecodierungsausgang (WL) ist an 512 Speicherzellen angeschlossen, so daß alle daran angeschlossenen Zellen aktiviert werden, wenn die Wortleitung selektiert oder deselektiert wird.

(i) Zustand Bereitschaft / nichtausgewählt:

Im Bereitschaftzustand sind die Ausgänge von Adressgatter 18 (Fig. 3) HIGH. Wenigstens ein Eingang (IN1, IN2 oder IN3) ist eingeschaltet, um den Decodierer zu sperren. In diesem Zustand wird das PMOS-Bauelement P1 (Fig. 8) aufgrund des besonderen Spannungspegels, der als dessen Schwellspannung gewählt wurde und der niedriger ist als eine Spannung VBE, "schwach" auf EIN gehalten. Das NMOS-Bauelement N1 ist "vollständig" EIN um Knoten 1 nach unten zu klemmen und um somit den Emitterfolger T1 abzuschalten. Ein kleiner Gleichstrom, der von Pl geliefert wird, wird durch N1 geleitet, um den Pull-Down-Transistor T2 für die Wortleitung auf EIN zu halten. Der WL-Pegel für den nichtausgewählten Zustand wird von der Transistorklemmung T3 festgelegt, der von einer Referenzspannungsquelle (VRF) gesteuert wird, wobei diese auf dem Chip erzeugt wird, um mit Änderungen in der Stromversorgung und den Bauelementen mitzulaufen.

(ii) Zustand ausgewählt:

Um einen Wortdecodierer für eine Speicherleseoder Schreiboperation auszuwählen, müssen alle drei Decodierungseingänge LOW sein. Die NMOS-Bauelemente N1 bis N3 werden auf AUS geschaltet, während das PMOS-Bauelement P1 von "schwach" EIN auf "vollständig" EIN geschaltet wird. Knoten 1 wird somit auf VCC gezogen, und T1 wird schnell eingeschaltet, um die Wortleitung auf HIGH zu steuern.
Die oben beschriebene Wortdecodierungs-/Treiberschaltung hat den Vorteil einer sehr hohen Schaltgeschwindigkeit und einer geringen Schaltungskomplexität. Da die erste Wortadressleitung in einen PMOS-Inverter mit einem Bipolaremitterfolger zum Hochziehen speist, wird die Decodiererverzögerung auf einem Minimum gehalten. Da das PMOS-Bauelement P1 niemals vollständig abgeschaltet ist und statt dessen während des Bereitschaftzustandes absichtlich schwach EIN gehalten wird, wird dessen Schaltverzögerung somit ebenfalls minimiert. Mit Hilfe der zweistufigen Decodierung werden in dem Wortdecodierer für die 1/512-Auswahl nur drei Eingänge benötigt. Dies verringert nicht nur die Anzahl der Bauelemente in der Schaltung, sondern verringert ebenfalls die bei Knoten 1 gesehene kapazitive Last. Sowohl die Schaltungskomplexität als auch deren Leistungsvermögen werden verbessert.
Wenn auch die Erfindung besonders unter Bezug auf deren bevorzugte Ausführungsform gezeigt und beschrieben wurde, ist es für den Fachmann verständlich, daß darin verschiedene Änderungen in der Form und im Detail gemacht werden können, ohne daß vom Gebiet der Erfindung, so wie es von den beigefügten Ansprüchen definiert wird, abgewichen wird. Zum Beispiel können die NFET- Transistoren in den Ausführungsformen durch PFET-Transistoren und umgekehrt mit den entsprechenden Änderungen ersetzt werden, und die NPN-Transistoren können durch PNP-Transistoren und umgekehrt mit den entsprechenden Anderungen ersetzt werden. Die Erfindung kann zum Beispiel ebenfalls bei anderen Speichertypen ihre Anwendung finden, z.B. bei Mehrport-Speichern (Nutzung unterschiedlicher Zellen), nur-Lese-Speichern, optischen oder elektro-optischen Speichern, wobei in diesem Fall die "Signale", auf die hier Bezug genommen wurde, Lichtimpulse anstatt Spannungspegel sein können.

Claims

1. BICMOS-Wortdecodierungsschaltung (50) für statische Speichermatrizen mit wahlfreiem Zugriff (10), dadurch gekennzeichnet, daß diese folgendes umfaßt:

erste und zweite Eingangs-FETs (P1, N1) von entgegengesetztem Leitungstyp, die zwischen einer ersten Spannungsquelle (VCC) und einem zweiten Knoten (1) in Reihe geschaltet sind und die einen ersten Knoten (2) dazwischen besitzen;

einen ersten Eingangsanschluß (IN1), der angeschlossen ist, um Anschlüsse des ersten und zweiten FETS zu steuern;

dritte und vierte Eingangs-FETS (N2, N3) , die parallel zu den ersten Knoten (1) und einen dritten Knoten (3) geschaltet sind;

zweite und dritte Eingangsanschlüsse (IN2, IN3), die mit Steueranschlüssen der dritten beziehungsweise vierten FETS verbunden sind;

einen Bipolartransistor (T4) , der zwischen den ersten Knoten und eine zweite Spannungsquelle (VEE) geschaltet ist, wobei ein Steueranschluß des Bipolartransistors mit dem dritten Knoten (3) verbunden ist; und

Ausgangstreibermittel, die zwischen die ersten und zweiten Spannungsquellen geschaltet sind, wobei diese Eingänge besitzen, die mit den ersten und zweiten Knoten verbunden sind, und so angeordnet sind, daß sie Wortdecodierungssignale als Antwort auf Signale an den ersten und zweiten Knoten erzeugen.

2. Wortdecodierungsschaltung nach Anspruch 1, in der die Ausgangstreibermittel aus zwei Bipolartreibertransistoren (T1, T2) in einer Gegentaktanordnung bestehen, wobei der Emitter eines Bipolartransistors so angeordnet ist, daß er die Wortdecodierungssignale bereitstellt.

3. Wortdecodierungsschaltung nach Anspruch 1 oder 2, die weiterhin eine Antisättigungsklemmung (T3) in dem Ausgangstreibermittel enthält.

4. Wortdecodierungsschaltung nach den Ansprüchen 1 bis 3, die weiterhin ein erstes Ableitungsbauelement (N5), das zwischen den zweiten Knoten und die zweite Spannungsquelle geschaltet ist, und ein zweites Ableitungsbauelement (N4), das zwischen den dritten Knoten und die zweite Spannungsquelle geschaltet ist, umfaßt.

5. Wortdecodierungsschaltung nach Anspruch 3, in der die Antisättigungsklemmung einen Bipolartransistor (T3) umfaßt, der zwischen den Emitter eines Bipolartreibertransistors und den ersten Knoten geschaltet ist.

6. Wortdecodierungsschaltung nach Anspruch 4, in der jedes Ableitungsbauelement einen FET umfaßt, von denen jeder einen Steueranschluß besitzt, der mit einem Drainanschluß verbunden ist.

7. Wortdecodierungsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß diese mit BICMOS- Wortadressempfangsschaltungen (20) verbunden ist, die nichtdecodierte Wortadressignale empfängt und Zwischenwortsignale an erste, zweite und dritte Eingangsanschlüsse (IN1, IN2, IN3) der BICMOS-Wortdecodierungsschaltung generiert, die wiederum Wortdecodierungssignale für Ausgangswortleitungen generiert, wobei jede Wortleitung mit einer Speicherzelle der Speichermatrix (10) verbunden ist.

8. Wortdecodierungsschaltung von Anspruch 7, wobei die BICMOS- Wortadressempfängerschaltung eine BICMOS-Stromschaltemitterfolgeschaltung umfaßt, die einen Eingang und mehrere Zweiphasenausgänge (IP1 bis IP4, OP1 bis OP4) besitzt.

9. Wortdecodierungsschaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß sie in einer Wortdecodierungsanordnung für eine Speichermatrix genutzt wird, wobei die Speichermatrix (10) in einer Vielzahl statischer CMOS- oder BICMOS- RAM-Zellen (41) in Reihen und Spalten angeordnet ist, wobei jede der Zellen mit einer Wortleitung gekoppelt ist, die mit einer BICMOS-Wortdecodierungsschaltung (14) verbunden ist, und wobei jede Spalte der Zellen mit einem Bitleitungspaar über Bit-Decodierungs- und -Rückspeicherleitungen (BL0, BR0 bis BL511, BR511) verbunden ist.