DE68917609T2

DE68917609T2 - Schaltung zum Treiben eines Dekodierers für Programmierung von hochkapazitiven Zeilen.

Info

Publication number: DE68917609T2
Application number: DE68917609T
Authority: DE
Inventors: Debra Dolby; John F Schreck; Phat Truong
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-02-01
Filing date: 1989-01-20
Publication date: 1994-12-15
Anticipated expiration: 2009-01-21
Also published as: JPH023186A; EP0326878A3; DE68917609D1; EP0326878A2; EP0326878B1; US4820941A; JP2723278B2

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung bezieht sich auf eine Schaltung zum Ansteuern einer eine hohe Kapazität aufweisenden Wortleitung eines integrierten Speicherzellenfeldes abhängig von einer Eingangs- Spannung aus einer Decodierschaltung.
Zum Anlegen von Spannungen an die Programm/Lese-Gate-Elektroden von Transistoren mit schwimmendem Gate in integrierten Speicherzellenfeldern werden Wortleitungstreiberschaltungen benutzt. Im Programmodus übersetzen solche Treiber Signale aus integrierten Decodierschaltungen in Signale, die eine genügend hohe Spannung haben müssen, um die schwimmenden Gate-Elektroden aufzuladen. Im Lesemodus müssen die Treiberschaltungen ein Signal mit niedrigerer Spannung liefern, das eine genügend kurze Anstiegszeit hat, um die den Wortleitungen zugehörige und diesen eigene Kapazität zu laden. Die Anstiegszeit muß genügend kurz sein, um den Arbeitsgeschwindigkeitserfordernissen der bestimmten integrierten Schaltung zu entsprechen.
Der integrierte Aufbau einer Treiberschaltung, die die zum Programmieren notwendige hohe Spannung liefern kann und auch eine kurze Ansprechzeit während des Lesevorgangs ergibt, ist schwierig, da in integrierter Form hergestellte Treibertransistoren für eine hohe Spannung relativ lange Source- Drain-Kanäle haben müssen. Die relativ langen Source-Drain- Kanäle führen zu Eigenschaften der hohen Kapazität, die die Ansprechzeit verlangsamen und die Treiberfähigkeit herabsetzen.
In EP-A-0 155 709 ist ein Hochspannungspuffer für die Verwendung in einer logischen Speicherschaltung beschrieben, die auf einem Halbleiterkörper integriert ist. Die Hochspannungspufferschaltung enthält einen Ausgangs-CMOS-Inverter, der wahlweise mit der Betriebsspannung Vcc oder einer Spannung VH gespeist wird. Dieser Puffer ist entsprechend der CMOS-Technik konstruiert.
Es besteht demnach ein Bedarf für einen integrierten Wortleitungstreiber, der die Hochspannungs-Ausgangssignale zum Programmieren von Transistoren mit schwimmendem Gate liefern kann und der während der Leseoperation Niederspannungs-Ausgangssignale mit kurzen Ansprechzeiten liefern kann.

ZUSAMMENFASSUNG DER ERFINDUNG

Diese im Anspruch 1 definierte Erfindung ergibt eine Wortleitungstreiberschaltung in integrierter Form, die sowohl hohe als auch niedrige Ausgangsspannungen zum Programmieren bzw. Lesen liefern kann und die die niedrige interne Kapazität sowie die erhöhte externe Ansteuerfähigkeit hat, die zur Erzielung einer schnellen Aufladung der Kapazität der an sie angeschlossenen Wortleitungen notwendig ist.
Die offenbarte Schaltung enthält ein serielles Treibertransistorpaar, ein Treiberfreigabemittel zum Freigeben und Sperren eines der Transistoren des Treibertransistorpaars und ein Halteschaltungsmittel. Wegen der Möglichkeit, einen der Transistoren des Treibertransistorpaars zu sperren und abzutrennen ermöglicht die offenbarte Schaltungsausgestaltung dem für die Leseoperation benutzten Treibertransistor unter Anwendung von komplementären Kurzkanal-Metall-Oxid- Halbleiter-Fabrikationsprozeduren (CMOS) herzustellen, weil die maximale Source-Drain-Spannung dieses Transistors, die auftritt, wenn der Transistor nichtleitend ist, kleiner als die Gate-Ladespannung ist. Die schnelle Ansprechzeit der offenbarten Treiberschaltung ermöglicht eine schnellere Arbeitsgeschwindigkeit während des Lesens des programmierten Zustandes des integrierten Logikfeldes.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die neuen Merkmale der Erfindung sind in den beigefügten Ansprüchen angegeben. Die Erfindung, ihre Merkmale und ihre Vorteile werden unten im Zusammenhang mit den folgenden Zeichnungen beschrieben:
Fig. 1 ist ein Schaltbild der Decodierer-Treiberschaltung nach der Erfindung, wobei ihre Verwendung mit einer Decodierschaltung und einer Wortleitung eines integrierten Logikfeldes dargestellt ist.
Fig. 2 ist eine alternative Ausführung der Erfindung, in der ein alternative Halteschaltungsmittel für die Verwendung mit der Treiberschaltung der Erfindung gezeigt ist.

GENAUE BESCHREIBUNG DER SPEZIELLEN AUSFÜHRUNGSFORMEN

Nach den Figuren 1 und 2 enthält die Logik- oder Decodierschaltung 1 die übliche Serien- und Parallelschaltung von Transistoren, wie sie zum Programmieren schwimmender Gate- Elektroden und zum Lesen des Zustandes programmierter Gate- Elektroden benutzt wird. Die Versorgungsspannung Vcc für die Logikschaltung 1 wird sowohl zum Programmieren als auch zum Lesen benutzt, und sie beträgt typischerweise 5 V. Die N- Wannen der parallel geschalteten P-Kanal-Transistoren der Logik- oder Decodierschaltung 1 sind auf das Versorgungsspannungspotential Vcc vorgespannt. Das Ausgangssignal am Anschluß A der Logikschaltung 1 ist entweder der Betriebsversorgungsspannung Vcc oder einen durch das Massesymbol angegebenen Referenzpotential äquivalent, was vom Status des Eingangssignals an den Gate-Elektroden PDA bis PDC der Transistoren der Logik- oder Decodierschaltung 1 abhängt.
Das Treibertransistorpaar 2 enthält Serientreibertransistoren 3 und 4, deren Source-Drain-Strecken in Serie zwischen der Betriebsversorgungsspannung Vcc und der Referenzpotentialquelle liegen. Der Transistor 3, der der Betriebsversorgungsspannungsquelle Vcc am nächsten liegt, ist als P-Kanal- Transistor dargestellt, dessen N-Wanne auf das Potential HV der Ladequelle für die schwimmende Gate-Elektrode vorgespannt ist, die typischerweise größer als 12 V ist. Die Spannung HV ist während Lesevorgängen gleich der Betriebsversorgungsspannung Vcc. Der Transistor 4, der der Referenzpotentialquelle oder -masse am nächsten liegt, ist als N- Kanal-Transistor dargestellt. Der Ausgangsanschluß B des Treiberpaars 2 ist der gemeinsame Anschluß der Serientreibertransistorschaltung, und er ist an eine Wortleitung WL eines Metall-Oxid-Halbleiter-Logikfeldes mit schwimmenden Gate-Elektroden angeschlossen. Die Gate-Elektrode des Transistors 4 ist direkt mit dem Ausgangsanschluß A der Logikschaltung 1 verbunden. Die Gate-Elektrode des Transistors 3 ist mit dem Ausgangsanschluß A der Logikschaltung 1 verbunden, wenn sich das Freigabeschaltungsmittel 5 in einem seiner zwei Zustände befindet. Der Transistor 3 kann mit einem kurzen Source-Drain-Kanal gebaut werden, da die maximale Source-Drain-Spannung des Transistors 3 auftritt, wenn der Transistor nichtleitend ist, und diese maximale Spannung ist nicht größer als die Differenz zwischen der Programmierspannung HV und der Versorgungsspannung Vcc, die typischerweise zwischen 7 und 8 V liegt.
Die Treiberfreigabeschaltung 5 enthält einen N-Kanal-Transistor 6 und einen P-Kanal-Transistor 7, die beide Source- Drain-Strecken aufweisen, die zwischen dem Ausgangsanschluß A der Logikschaltung 1 und der Gate-Elektrode des Treibertransistors 3 liegen. Die N-Wanne des P-Kanal-Transistors 7 ist auf das Potential der Gate-Ladequelle HV vorgespannt. Das Treiberfreigabemittel 5 enthält ferner einen P-Transistor 8, dessen Source-Drain-Strecke zwischen der Quelle HV und der Gate-Elektrode des Treibertransistors 3 liegt und dessen N-Wanne auf das Potential HV vorgespannt ist. Die Gate-Elektroden der Freigabetransistoren 6 und 8 sind an eine komplementäre Freigabesignalquelle PEHV* angeschlossen, die während eines Programmiervorgangs auf dem Referenzpotential oder -masse und während eines Lesevorgangs auf dem Potential HV liegt. Die Gate-Elektrode des Freigabetransistors 7 ist an eine Freigabesignalquelle PEHV angeschlossen, die während eines Programmiervorgangs auf dem Potential HV und während eines Lesevorgangs auf dem Referenzpotential liegt.
Nach Fig. 1 enthält die Halteschaltung 9 Transistoren 10 und 11, deren Source-Drain-Strecken in Serie zwischen der Programmierquelle HV und dem Referenzpotential liegen. Der Haltetransistor 10, der der Quelle HV am nächsten liegt, weiste einen N-Kanal mit einer auf das Potential HV vorgespannten N-Wanne auf. Der Haltetransistor 11, der dem Referenzpotential am nächsten liegt, weist einen N-Kanal auf. Die Gate-Elektroden der Transistoren 10 und 11 sind mit dem Ausgangsanschluß B der Treiberschaltung 2 verbunden. Die Halteschaltung 9 enthält auch einen P-Kanal-Transistor 12, dessen N- Wanne auf das Potential HV vorgespannt ist und dessen Source-Drain-Strecke zwischen der Quelle HV und dem Ausgang der Treiberschaltung 2 über einen wahlweise verwendeten Freigabetransistor 13 liegt. Die Gate-Elektrode des Transistors 12 ist mit dem gemeinsamen Source-Drain-Anschluß der Haltetransistoren 10 und 11 verbunden. Der wahlweise verwendete P-Transistor 13 weist eine auf das Potential HV vorgespannte N-Wanne auf, und seine Source-Drain-Strecke liegt zwischen der Source-Drain-Strecke des Transistors 12 und dem Ausgangsanschluß B der Treiberschaltung 2. Die Gate-Elektrode des wahlweise verwendeten Freigabetransistors 13 ist an das komplementäre Freigabesignal PEHV* gelegt.
Nach Fig. 2 enthält die Halteschaltung 9 Transistoren 11 und 12, deren Source-Drain-Strecken in Serie zwischen der Programmierquelle HV und dem Ausgangsanschluß A der Logikschaltung 1 liegen. Der Haltetransistor 12, der der Quelle HV am nächsten liegt, weist einen P-Kanal mit einer auf das Potential HV vorgespannten N-Wanne auf. Der Transistor 11, der dem Anschluß A am nächsten liegt, weist einen N-Kanal auf. Die Gate-Elektrode des Transistors 12 ist mit dem Ausgangsanschluß B der Treiberschaltung 2 verbunden, und die Gate- Elektrode des Transistors 11 ist an die Versorgungsspannung Vcc gelegt. Die Halteschaltung 9 enthält auch den P-Kanal- Haltetransistor 10, dessen N-Wanne auf das Potential HV vorgespannt ist und dessen Source-Drain-Strecke zwischen dem Potential HV und dem Ausgangsanschluß B der Treiberschaltung 2 liegt. Die Gate-Elektrode des Haltetransistors 10 ist mit dem gemeinsamen Source-Drain-Anschluß der Transistoren 11 und 12 verbunden.
Während eines Lesevorgangs der Schaltung von Fig. 1 bewirkt das niedrige Spannungssignal PEHV und das hohe Spannungssignal PEHV*, daß die Transistoren 6 und 7 leitend werden und daß der Transistor 8 nichtleitend wird, wodurch die Gate- Elektrode des Treibertransistors 3 mit dem Anschluß A verbunden wird. Die Halteschaltung 9 kann durch das hohe Spannungssignal PEHV* gesperrt werden, was den wahlweise verwendeten Freigabetransistor 13 veranlaßt, nichtleitend zu werden.
Während eines Lesevorgangs der Schaltung von Fig. 1 liegt die Wortleitung WL entweder auf dem Referenzpotential oder auf dem Potential der Spannungsquelle Vcc (der HV während eines Lesevorgangs gleicht), was davon abhängt, ob das Eingangssignal am Anschluß A der Decodierschaltung 1 dem Inversen dieser Potentiale entspricht. Ein Eingangssignal mit der Versorgungsspannung Vcc am Anschluß A während eines Lesevorgangs führt an der Wortleitung WL zu einer Spannung mit dem Wert Null oder dem Referenzpotential, indem die Gate-Elektroden der Transistoren 3 und 4 so vorgespannt werden, daß der Treibertransistor 4 leitend wird und der Treibertransistor 3 nichtleitend wird. Der leitende Transistor 4 spannt die Gate-Elektroden der Transistoren 10 und 11 so vor, daß der Transistor 10 leitend und der Transistor 11 nichtleitend wird. Abhängig davon, ob die Halteschaltung 9 gesperrt ist oder nicht wird die Wortleitung WL daher über den Treibertransistor 4 an das Referenzpotential gelegt. Ein Signal mit dem Wert Null oder dem Referenzwert am Eingangsanschluß A während eines Lesevorgangs führt zu einem Spannungswert Vcc an der Wortleitung WL, indem die Gate-Elektroden so vorgespannt werden, daß der Treibertransistor 3 leitend und der Treibertransistor 4 nichtleitend wird. Der leitende Treibertransistor 3 spannt die Gate-Elektroden der Transistoren 10 und 11 so vor, daß der Transistor 10 nichtleitend und der Transistor 11 leitend wird. Der leitende Transistor 11 spannt die Gate-Elektrode des Transistors 12 auf das Referenzpotential vor, was zur Folge hat, daß der Transistor 12 leitend wird. Die Wortleitung WL wird über den Treibertransistor 3 an Vcc gelegt, und wenn der wahlweise verwendete Transistor 13 nicht benutzt ist, wird sie auch über den Transistor 12 auf Vcc vorgespannt, da das Potential HV während Lesevorgängen gleich Vcc ist.
Während eines Programmier- oder Schreibvorgangs der Schaltung von Fig. 1 bewirken das hohe Spannungssignal PEHV und das niedrige Spannungssignal PEHV*, daß die Transistoren 6 und 7 nichtleitend werden und daß der Transistor 8 leitend wird, wodurch die Gate-Elektrode des Transistors 3 so vorgespannt wird, daß der Transistor 3 nichtleitend wird. Der wahlweise verwendete Freigabetransistor 13 wird, falls er benutzt ist, durch das niedrige Spannungssignal PEHV* veranlaßt, leitend zu werden.
Während eines Programmiervorgangs der Schaltung von Fig. 1 liegt die Wortleitung auf dem Referenzpotential, wenn die Spannung der Decodierschaltung 1 am Anschluß A auf dem Versorgungsspannungspotential Vcc liegt, und sie liegt auf dem Programmierpotential HV, wenn der Ausgang der Decodierschaltung 1 am Anschluß A auf dem Potential Null oder dem Referenzpotential liegt. Ein Versorgungsspannungspotential Vcc am Anschluß A verursacht eine Null- oder Referenzspannung an der Wortleitung WL, indem die Gate-Elektrode des Treibertransistors 4 so vorgespannt wird, daß der Transistor 4 leitend wird. Der Treibertransistor 3 bleibt nichtleitend, da die Gate-Spannung HV durch den Freigabetransistor 8 geleitet wird. Die Wortleitung WL ist daher über den Treibertransistor 4 an das Referenzpotential gelegt. Mit an das Referenzpotential gelegter Wortleitung WL ist die Halteschaltung 9 durch nichtleitende Transistoren 11 und 12 und einen leitenden Transistor 10 gekennzeichnet. Während der tatsächlichen Programmierung oder Aufladung einer schwimmenden Gate-Elektrode hat ein Null- oder Referenzpotential am Anschluß A an der Wortleitung WL ein Potential HV zur Folge, das gleich Vcc ist, indem die Gate-Elektrode des Treibertransistors 4 so vorgespannt wird, daß der Transistor 4 nichtleitend wird. Wenn die Wortleitung WL am Potential HV liegt, das dann von typischerweise 5 V auf typischerweise mehr als 12 V zum Aufladen der schwimmenden Gate-Elektrode ansteigt, ist der Zustand der Halteschaltung 9 so, daß die Transistoren 11 und 12 leitend sind und der Transistor 10 nichtleitend ist. Der Transistor 11 legt die Gate-Elektrode des Transistors 12 an Referenzpotential, wodurch der Transistor 12 im leitenden Zustand gehalten wird. Die Wortleitung WL ist über den Transistor 12 und den wahlweise verwendeten Transistor 13, der durch das komplementäre Freigabesignal PEHV* im leitenden Zustand gehalten wird, an das Programmierpotential HV gelegt.
Der Lese- und Schreibvorgang der Schaltung von Fig. 2 gleicht dem von Fig. 1 mit der Ausnahme, daß die Transistoren 10 und 11 nichtleitend sind und der Transistor 12 leitend ist, wenn der Wortleitungsstatus "0" vorliegt, während diese Transistoren beim Status "1" der Wortleitung WL den entgegengesetzten Leitungszustand haben. Der Transistor 11 wirkt als Abtrenntransistor zum Abtrennen des Potentials HV. Das bedeutet, daß dann, wenn sich der Transistor 12 in einem leitenden Zustand befindet und die Spannung am Anschluß A gleich groß Vcc ist, der Transistor 12 sich ähnlich wie eine in Sperrichtung vorgespannte Diode verhält. Der Transistor 12 beseitigt somit das Erfordernis der Schaltung von Fig. 1, wonach die Wortleitung vor dem Erhöhen der Programmierspannung von typischerweise 5 V auf typischerweise mehr als 12 V einen bestimmten Zustand haben muß.
Die Erfindung ist hier zwar im Zusammenhang mit erläuternden Ausführungsbeispielen beschrieben worden, jedoch soll diese Beschreibung nicht in einem einschränkenden Sinn ausgelegt werden. Unter Bezugnahme auf diese Beschreibung sind für Fachleute verschiedene Modifikationen des beschriebenen Ausführungsbeispiels sowie weitere Ausführungsformen der Erfindung offensichtlich erkennbar. Es ist beabsichtigt, daß die beigefügten Ansprüche alle diese Modifikationen oder weiteren Ausführungsformen decken, die innerhalb des Rahmens der Erfindung liegen.

Claims

1. Decodierer-Treiberschaltung zum Lesen und Programmieren integrierter logischer Felder, enthaltend:

ein Treibertransistorpaar (2) mit in Serie geschalteten Source-Drain-Strecken zwischen einer Versorgungsspannungsquelle (Vcc) und einem Referenzpotential,

eine Treiberfreigabeschaltung (5) zum Freigeben eines Transistors (3) des Treibertransistorpaars (2) während des Lesens und zum Sperren des Transistors während des Programmierens, und

eine Halteschaltung (9), die an eine Programmierspannungsquelle (HV) angeschlossen ist,

wobei die Gate-Elektrode des einen Transistors (3) des Treibertransistorpaars (2) mit dem Ausgang (A) einer Decodierschaltung (1) über die Treiberfreigabeschaltung (5) verbunden ist,

wobei die Gate-Elektrode des anderen Transistors (4) des Treibertransistorpaars (2) mit dem Ausgang (A) der Decodierschaltung (1) verbunden ist,

wobei die Treiberfreigabeschaltung (5) an eine Quelle von Freigabesignalen (PEHV, PEHV*) angeschlossen ist und

wobei die Ausgangsklemme (B) des Treibertransistorpaars (2) an die Halteschaltung (9) und die Wortleitung (WL) eines integrierten Logikfeldes angeschlossen ist, so daß die Halteschaltung (9) die Spannung aus der Programmierspannungsquelle (HV) an die Wortleitung anlegt, wenn die Wortleitung durch das Treibertransistorpaar nicht auf dem Referenzpotential gehalten ist.

2. Decodierer-Treiberschaltung nach Anspruch 1, bei welcher der eine Transistor (3) des Treiberpaars (2) ein P-Kanal- Transistor ist und der andere Transistor (4) ein N-Kanal- Transistor ist.

3. Decodierer-Treiberschaltung nach Anspruch 2, bei welcher die Source-Drain-Strecke des einen Transistors (3) des Treiberpaars (2) kürzer als die Abmessungen eines äquivalenten Transistors ist, der so ausgelegt ist, daß er einem Source- Drain-Potential standhält, das gleich der maximalen Spannung der Programmierspannungsquelle (HV) ist.

4. Decodierer-Treiberschaltung nach den Ansprüchen 1 bis 3, bei welcher die Treiberfreigabeschaltung (5) eine Anzahl von Transistoren (6, 7, 8) enthält, um die Gate-Elektrode des einen Transistors (3) mit einer der Spannungsquellen zu verbinden, wenn an die Wortleitung (WL) Programmierspannungen (HV) angelegt werden, und um die Gate-Elektrode des einen Transistors (3) mit der Decodierschaltung (1) zu verbinden, wenn an die Wortleitung (WL) Lesespannungen angelegt werden.

5. Decodierer-Treiberschaltung nach Anspruch 4, bei welcher die Treiberfreigabeschaltung (5) einen N-Kanal-Transistor (6) enthält, dessen Source-Drain-Strecke zwischen der Gate- Elektrode des einen Transistors (3) und dem Ausgang (A) der Decodierschaltung (1) liegt, und einen P-Kanal-Transistor (8) enthält, der zwischen der Spannungsquelle (HV) und der Gate-Elektrode des einen Transistors (3) angeschlossen ist.

6. Decodierer-Treiberschaltung nach den Ansprüchen 1 bis 5, bei welcher die Halteschaltung (9) einen P-Kanal-Haltetransistor (10) und einen N-Kanal-Haltetransistor (11) enthält, deren Source-Drain-Strecken in Serie zwischen der Programmmierspannungsquelle (HV) und dem Referenzpotential liegen und deren Gate-Elektroden an die Wortleitung (WL) angeschlossen sind, und einen zweiten P-Kanal-Transistor (12) enthält, dessen Source-Drain-Strecke zwischen der Programmierspannungsquelle (HV) und der Wortleitung (WL) liegt und dessen Gate-Elektrode mit der gemeinsamen Klemme der in Serie geschalteten Haltetransistoren (10, 11) verbunden ist, wobei die Spannung der Programmierspannungsquelle (HV) während einer Leseoperation der Decodierer-Treiberschaltung gleich der Spannung der Versorgungsspannungsquelle (Vcc) ist.

7. Decodierer-Treiberschaltung nach Anspruch 6, bei welcher die Halteschaltung (9) einen P-Kanal-Freigabetransistor (13) enthält, dessen Source-Drain-Strecke zwischen dem zweiten P- Kanal-Transistor (12) und der Wortleitung liegt und dessen Gate-Elektrode an die Quelle der Freigabesignale (PEHV*) angeschlossen ist.

8. Decodierer-Treiberschaltung nach Anspruch 1, bei welcher die Halteschaltung (9) einen P-Kanal-Haltetransistor (12) und einen N-Kanal-Transistor (11) enthält, wobei die Source- Drain-Strecken in Serie zwischen der Programmierspannungsquelle (HV) und dem Ausgang (A) der Decodiererschaltung (1) liegen und deren Gate-Elektroden an die Wortleitung (WL) bzw. an die Versorgungsspannungsquelle (Vcc) angeschlossen sind, und einen P-Kanal-Haltetransistor (10) enthält, dessen Source-Drain-Strecke zwischen der Programmierspannungsquelle (HV) und der Wortleitung (WL) liegt und dessen Gate-Elek trode an die gemeinsame Klemme der in Serie geschalteten P- Kanal- und N-Kanal-Transistoren (11, 12) angeschlossen ist, wobei die Spannung der Programmierspannungsquelle (HV) während einer Leseoperation der Decodierer-Treiberschaltung gleich der Spannung der Versorgungsspannungsquelle (Vcc) ist.