DE3148806C2 - - Google Patents

Description

Die Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher nach dem Oberbegriff des Patentanspruchs 1.

Ein solcher Halbleiterspeicher ist aus der US-Patentschrift 42 23 394 bekannt. Derartige nichtflüchtige Halbleiterspeicher in Form sogenannter EPROMs enthalten Speicherzellen, die durch MOS-Feldeffekttransistoren (MOSFETs) mit einem schwimmenden Tor und einem Steuertor (auch als Gate bezeichnet) gebildet sind. Wenn eine hohe Spannung an Drain- und Steuertor eines solchen MOSFETS angelegt wird, dessen schwimmendes Tor neutral ist, dann werden durch Stoßionisation in einer Pinch- off-Zone nahe der Drainzone Elektronen von Löchern getrennt und in das schwimmende Tor injiziert.

Fig. 1 zeigt das Schema des bekannten Speichers. Das Ausgangssignal einer aus MOSFETs 1 mit schwimmendem Tor bestehenden Speichermatrix gelangt an den Eingang eines Differenz- Leseverstärkers 4. Das Ausgangssignal eines ebenfalls MOSFETs 5 gleichen Aufbaus wie die MOSFETs 1 aufweisenden Bezugssignalgenerators 6 ist an den anderen Eingang des Leseverstärkers 4 gelegt. Die Steuertore der MOSFETs 5 im Bezugssignalgenerator 6 sind an eien Torsignalgenerator 8 angeschlossen. Das Ausgangssignal des Leseverstärkers 4 wird über einen nicht dargestellten Ausgangspuffer als Datensignal ausgegeben.

Zum Lesen wird jeweils eine bestimmte Speicherzelle der Matrix 2 ausgewählt. Der Leitzustand dieser Zelle hängt davon ab, ob in das schwimmende Tor ihres MOSFETs Elektronen injiziert sind oder nicht. Abhängig von diesem Leitzustand wird die Ausgangsleitung der Matrix 2 auf ein bestimmtes Potential geladen oder entladen. Die Ausgangsspannung des Leseverstärkers 4 hängt von der Differenz zwischen dem Potential auf der Ausgangsleitung der Matrix 2 einerseits und dem auf der Ausgangsleitung des Bezugssignalgenerators 6 andererseits ab. Das schwimmende Tor des MOSFETs 5 des Bezugssignalgenerators 6 ist neutral, das heißt, es sind keine Elektronen injiziert. Bezeichnet man die Ausgangsspannung der Speichermatrix 2 mit VA und die des Bezugssignalgenerators mit VB, dann wird der Wert der Ausgangsspannung des Leseverstärkers 4 im Fall von VA < VB als logisch 1 betrachtet und im Fall von VA < VB als logisch 0. Die Ausgangsspannung des Torsignalgenerators 8 und damit die Torspannung der MOSFETs 5 im Bezugssignalgenerator 6 sei mit VR, die entsprechende Torspannung der MOSFETs 1 der Matrix 2 mit VG bezeichnet. Wenn die Torspannung VG des MOSFETs 1 einer ausgewählten Speicherzelle mit neutralem schwimmendem Tor gleich VR ist, dann ist VA gleich VB.

Durch Teilung der Spannung zwischen VC und VS (VC ist das Versorgungspotential oder die Versorgungsspannung, VS ein Bezugspotential) mit Hilfe von Widerständen wird VR = 0,6 VC erzeugt, während die Torspannung VG der ausgewählten Speicherzelle im wesentlichen gleich VC ist. Wenn eine neutrale Zelle ausgewählt wird, dann ist die Ungleichung VA < VB wahr, so daß die Ausgangsspannung des Leseverstärkers 4 dem logischen Wert 0 entspricht. Wenn dagegen eine eingeschriebene Zelle ausgewählt wird, dann gilt die Ungleichung VA < VB, so daß die Ausgangsspannung des Leseverstärkers 4 dem logischen Wert 1 entspricht.

Zur Ermittlung der zum Einschreiben einer Speicherzelle notwendigen Ladungsmenge soll der Mindestwert der Schwellenspannung einer Speicherzelle untersucht werden, bei dem die Speicherzelle als eingeschrieben betrachtet wird. Die Schwellenspannung des MOSFETs wird um so größer, je mehr Elektronen in das schwimmende Tor injiziert werden. Da der MOSFET 5 zur Erzeugung des Bezugssignals dem MOSFET 1 einer Speicherzelle gleicht, ist der jeweils durch diese MOSFETs fließende Strom proportional zur Differenz zwischen der jeweiligen Torspannung und der jeweiligen Schwellenspannung. VA < VB ergibt sich unter folgender Bedingung:

VG - VTH < VR - VTH′ (1)

Hierbei sind VTH und VTH′ die Schwellenspannungen der MOSFETs 1 bzw. 5. Setzt man in die Ungleichung (1) VR = 0,6 VC und VG ein, dann ergibt sich

VTH < 0,4 VC + VTH′ (2)

Das bedeutet, daß bei VC = 5,5 V und VTH′ = 1,5 V die Schwellenspannung des MOSFETs einer eingeschriebenen Speicherzelle größer als 3,7 V sein muß, damit diese Speicherzelle als eingeschrieben erkannt wird.

Die Speicherzellen der Matrix müssen vor der Auslieferung des Speichers überprüft werden, unter anderem im Hinblick auf ihre Fähigkeit, Daten zu halten. Bei einem solchen Test werden im allgemeinen zunächst Daten in die Speicherzellen eingeschrieben. Die Speicherzellen werden dann wieder gelesen, wobei die Versorgungsspannung VC und damit die Torspannung VG während des Lesens solange erhöht wird, bis sich der Zustand der Ausgangsspannung des Leseverstärkers umkehrt, das heißt, die Spannung von einem Wert entsprechend logisch 1 zu einem Wert entsprechend logisch 0 wechselt. Der Wert der Versorgungsspannung VC′, bei dem diese Umkehrung des Leseergebnisses auftritt, wird gemessen. Der Speicher wird dann längere Zeit einer hohen Temperatur ausgesetzt. Danach erfolgt erneut ein Lesevorgang, wie er gerade beschrieben wurde, und die jetzt gemessene Spannung VC′ wird mit der vor der Wärmebehandlung gemessenen verglichen. Ergibt sich nach der Wärmebehandlung für VC′ ein niedrigerer Wert als vorher, also beispielsweise 7 V vor der Wärmebehandlung und 6 V nach der Wärmebehandlung, dann läßt dies darauf schließen, daß aufgrund unzureichender Isolierung des schwimmenden Tors der betroffenen Speicherzelle die Elektronenladung geringer geworden ist.

Der erforderliche Wert VC′ der Versorgungsspannung VC, bei dem sich das Leseergebnis beim Lesen einer eingeschriebenen Speicherzelle umkehrt, läßt sich durch Umkehrung des Zeichens "<" in Gleichung (2) ermitteln. Unter der Annahme von VTH = 5,5 V ergibt sich beispielsweise

5,5 < 0,4 VC + 1,5; VC < 10,0

Man muß also für diesen Test die Versorgungsspannung VC auf über 10 V erhöhen. Je höher die Schwellenspannung VTH der Speicherzelle ist, um so weiter muß die Versorgungsspannung während des Tests erhöht werden. Das Anlegen einer so hohen Versorgungsspannung an den Speicher, der normalerweise mit einer Versorgungsspannung von etwa 5 V betrieben wird, birgt jedoch die Gefahr, daß Transistoren durchschlagen. Die Prüfung derartiger Speicher vor dem Versand ist auf die beschriebene Weise daher nicht ohne weiteres möglich.

Der Betrieb eines MOSFET kann nach der Art der Vorspannung in zwei Klassen eingeteilt werden: Gesättigter Betrieb (Pentoden-Betrieb) und ungesättigter Betrieb (Trioden-Betrieb) und ungesättigter Betrieb (Trioden-Betrieb). Diese beiden Betriebsarten lassen sich wie folgt ausdrücken:

VG - VTH - VS VD - VS (3)

VG - VTH - VS < VD - VS (4)

Hierbei bedeutet VG die Steuertorspannung, VD die Drainspannung, VS die Sourcespannung und VTH die Schwellenspannung. Bekanntlich tritt im Pentodenbetrieb eines MOSFET eine sogenannte Pinch-off-Zone auf. Im Speicher gemäß Fig. 1 liegt die Torspannung des MOSFET 5 im Bezugssignalgenerator 6 niedriger als VC, so daß der Betrieb eher als der der Speicherzellen einem Pentodenbetrieb gleicht. Bei längerem Gebrauch können daher möglicherweise Elektronen im schwimmenden Tor des MOSFET 5 angesammelt werden, was zu einer Änderung der an den Leseverstärker 4 gelieferten Bezugsspannung führen würde. Dies wiederum hätte eine Änderung der Geschwindigkeit des Lesens der Speichermatrix 2 oder gar ein falsches Leseergebnis zur Folge. Die Betriebssicherheit des Speichers würde also beeinträchtigt.

Aus der Druckschrift IBM Technical Disclosure Bulletin, Vol. 22, No. 1, Juni 1979, Seiten 56, 57, ist ein dynamischer Speicher bekannt, bei dem die in einer Speichermatrix angeordneten Speicherzellen einen Speicherkondensator und einen Schalttransistor beinhalten. Zum Lesen der Speichermatrix vergleicht ein Leseverstärker das bei Auswahl einer Speicherzelle an einer in bestimmter Weise vorgeladenen Bitleitung entstehende Signal mit dem an einer entsprechend vorgeladene Bitleitung durch gleichzeitiges Anschalten eines vorher entladenen Bezugskondensators entstehenden Signal. Durch die Speicherzelle wird die vorgeladene Bitleitung entladen, wenn der Speicherkondensator keine Ladung hielt, bzw. sie bleibt im wesentlichen unbeeinflußt, wenn der Speicherkondensator geladen war. Der Bezugskondensator liegt zwischen der erwähnten anderen Bitleitung und einer entsprechend vorgeladenen Auswahlleitung derart, daß von diesem Bezugskondensator die zugeordnete Bitleitung etwa um die Hälfte entladen wird. Kern der erwähnten Druckschrift ist eine Schaltungsanordnung zum Testen der Empfindlichkeit des Leseverstärkers. Zu diesem Zweck ist vorgesehen einen als Bezugseingang dienenden Differenzeingang des Leseverstärkers wahlweise auf einen Standardwert oder einen demgegenüber um 10% höheren oder niedrigeren Bezugssignalwert zu schalten. Eine Prüfung der Speicherfähigkeit der Speicherzellen ist mit der bekannten Anordnung weder angestrebt noch möglich.

Die Druckschrift Electronics, 31. Juli 1980, S. 89-92, beschreibt einen elektrisch löschbaren Festspeicher, ein sogenanntes EEPROM, bei dem die Speicherzellen je von einem MNOSFET mit schwimmendem Gate gebildet werden. Bezugsquellen zur Erzeugung eines Bezugssignals zum Lesen der Speicherzellen bestehen ebenfalls aus MNOSFETs, bei denen jedoch das schwimmende Tor und das Steuertor verbunden sind, damit die Schwellenspannung konstant bleibt. Möglichkeiten zum Testen der Speicherfähigkeit der Speicherzellen sind in dieser Druckschrift nicht beschrieben.

Aufgabe der Erfindung ist es, einen Halbleiterspeicher der im Oberbegriff des Anspruchs 1 angegebenen Art so auszubilden, daß die Betriebsfähigkeit der Speicherelemente auf einfache Weise mittels einer Versorgungsspannung, bei der keine Gefahr einer Beschädigung besteht, getestet werden kann.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale im kennzeichnenden Teil des Anspruchs 1 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in Unteransprüchen gekennzeichnet.

Ausführungsformen der Erfindung werden nachfolgend anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 den grundsätzlichen, bekannten Aufbau eines nichtflüchtigen Halbleiterspeichers,

Fig. 2A und 2B das Schaltbild einer ersten Ausführungsform der Erfindung,

Fig. 3A bis 3I Varianten der ersten Ausführungsform,

Fig. 4 im Schnitt einen MOSFET, wie er in der Variante gemäß Fig. 3H verwendet wird,

Fig. 5 das Schaltbild einer zweiten Ausführungsform der Erfindung,

Fig. 6A und 6B Varianten der zweiten Ausführungsform,

Fig. 7 das Schaltbild einer dritten Ausführungsform der Erfindung,

Fig. 8A bis 8C Varianten der dritten Ausführungsform,

Fig. 9 das Schaltbild einer vierten Ausführungsform der Erfindung,

Fig. 10A bis 10B Varianten der vierten Ausführungsform,

Fig. 11 das Schaltbild einer fünften Ausführungsform der Erfindung,

Fig. 12 ein Diagramm zur Erläuterung der Arbeitsweise der fünften Ausführungsform gemäß Fig. 11, und

Fig. 13 eine Variante der fünften Ausführungsform.

Anhand der Fig. 2A und 2B wird nun eine erste Ausführungsform des Speichers erläutert. M × N MOSFETs 10-11, 10-12, . . . 10-MN mit schwimmendem Tor, deren Sourceanschlüsse mit einer einen ersten Stromversorgungsanschluß darstellenden Erdklemme VS verbunden sind, bilden eine Speichermatrix 10. Die Transistoren sind, soweit nichts anderes angegeben wird, N-Kanal-Anreicherungs-MOSFETs. Die Steuertore (nachfolgend auch einfach als Tore bezeichnet) aller Transistoren einer jeweiligen Zeile der Matrix sind über eine gemeinsam zugeordnete Zeilenleitung an einen Zeilendecoder 12 angeschlossen. Die Drainanschlüsse aller Transistoren einer jeweiligen Spalte der Matrix sind über eine ihnen gemeinsam zugeordnete Spaltenleitung an einen jeweiligen Spaltenauswahl-MOSFET 14-1, 14-2, . . . 14-N angeschlossen. Die Tore dieser Transistoren 14-1, . . . 14-N sind an einen Spaltendecoder 16 angeschlossen, während ihre Drainanschlüsse gemeinsam über einen das Einschreiben bewirkenden MOSFET 18 an eine Stromversorgungsklemme hoher Spannung VP angeschlossen sind. Das Tor des Transistors 18 ist mit einem Schreibanschluß 20 verbunden. Die miteinander verbundenen Drainanschlüsse der Transistoren 14-1, . . . 14-N und damit der Ausgang der Matrix 10 sind an einen Stromversorgungsschaltkreis 38, bestehend aus MOSFETs 30, 32, 34 und 36 angeschlossen. Der Ausgang der Matrix 10 liegt an einem ersten Eingang eines Differenz-Leseverstärkers 40, an den außerdem ein Verarmungs-MOSFET 42 als Lastwiderstand angeschlossen ist.

Im Leseverstärker 40 sind ein Verarmungs-MOSFET 44 (DMOSFET), ein MOSFET 46 und ein DMOSFET 48 in Reihe zwischen einer Stromversorgungsklemme VC und der Erdklemme VS angeschlossen, während ein DMOSFET 50 und ein MOSFET 52 in Reihe zwischen der Stromversorgungsklemme VC und dem Transistor 48 angeordnet sind. Das Ausgangssignal der Speichermatrix 10 liegt an dem Tor des Transistors 46 an, während ein später noch zu erläuterndes Bezugssignal an das Tor des Transistors 52 gelangt. Tor- und Sourceanschluß des Transistors 44 sind gemeinsam mit dem Toranschluß eines MOSFET 54 verbunden. Der Transistor 54 liegt in Reihe mit einem MOSFET 56 zwischen der Stromversorgungsklemme VC und der Erdklemme VS. Tor- und Sourceanschluß des Transistors 50 sind gemeinsam mit dem Toranschluß eines MOSFET 58 verbunden. Der Transistor 58 liegt in Reihe mit einem MOSFET 60 zwischen der Stromversorgungsklemme VC und der Erdklemme VS. Der Toranschluß des Transistors 56 bzw. des Transistors 60 ist an den Drainanschluß des Transistors 60 bzw. des Transistors 56 angeschlossen; während der Drainanschluß des Transistors 60 mit einer Ausgangsklemme 62 verbunden ist.

Der Verbindungspunkt von Widerständen 64 und 66 (Fig. 2B), die in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS liegen, ist mit dem Steuertor eines MOSFET 68 verbunden, der den Transistoren der Speichermatrix 10 gleicht, also auch ein schwimmendes Tor aufweist. MOSFETs 70, 72, 74 und 76 und ein DMOSFET 78 sind in Reihe zwischen einer Stromversorgungsklemme VD und der Erdklemme VS angeschlossen. Tor- und Drainanschluß der Transistoren 70, 72, 74 und 76 sind jeweils miteinander verbunden, während beim Transistor 78 Tor- und Sourceanschluß verbunden sind. Der Verbindungspunkt zwischen den Transistoren 76 und 78 liegt über Inverter 80, 82, 84 und 86 am Toranschluß eines MOSFET 88. Der Sourceanschluß des Transistors 88 ist über drei in Reihe geschaltete MOSFETs 90, 92 und 94 an die Erdklemme VS angeschlossen, während sein Drainanschluß an das Steuertor des Transistors 68 angeschlossen ist. Tor- und Drainanschluß der Transistoren 90, 92 und 94 sind jeweils miteinander verbunden. Die erwähnten Schaltelemente bilden einen Torsignalgenerator 96 für den Transistor 68. Der Transistor 68 besitzt einen geerdeten Sourceanschluß, während sein Drainanschluß an den Sourceanschluß eines MOSFET 98 angeschlossen ist, bei dem es sich um einen Transistor gleicher Art wie die Spaltenauswahl-Transistoren 14-1, . . . 14-N handelt. Das Tor des Transistors 98 ist an die Stromversorgungsklemme VC angeschlossen, während sein Drainanschluß mit einem Stromversorgungsschaltkreis 108 verbunden ist, der von MOSFETs 100, 102, 104 und 106, sowie einem MOSFET 110 als Lastwiderstand gebildet wird. Der Drainanschluß des Transistors 98 führt über den Transistor 102 an den Toranschluß des Transistors 52 im Leseverstärker 40. Der Stromversorgungsschaltkreis 108 und der Lasttransistor 110 sind von gleicher Art wie der Stromversorgungsschaltkreis 38 und der Lasttransistor 42, die an den Ausgang der Speichermatrix 10 angeschlossen sind. Die Transistoren 68 und 98, der Stromversorgungsschaltkreis 108 und die Last 110 bilden einen Bezugssignalgenerator 112.

Es soll nun die Betriebsweise der beschriebenen Schaltung im einzelnen erläutert werden. Es sei angenommen, daß an die Stromversorgungsklemme VP eine Spannung von 20 V angelegt wird. Zum Einschreiben wird an den Schreibanschluß 20 entweder eine hohe Spannung (20 V) oder eine Spannung von 0 V angelegt, je nachdem ob der Binärwert 1 oder 0 eingeschrieben werden soll. Zum Einschreiben wird eine der Spaltenleitungen gemäß dem Ausgangssignal des Spaltendecoders 16 ausgewählt. Gleichzeitig wird eine der Zeilenleitungen gemäß dem Ausgangssignal des Zeilendecoders 12 auf die hohe Spannung gelegt. Wenn der Binärwert 1 eingeschrieben werden soll, gelangt dadurch eine hohe Spannung an Tor- und Drainanschluß nur eines der die Matrix 10 bildenden Transistoren, so daß Elektronen in das schwimmende Tor des entsprechenden Transistors injiziert werden: Ist dagegen der einzuschreibende Binärwert 0, dann bleibt der Transistor 18 nichtleitend. Da dann keine hohe Spannung an die Drainanschlüsse der Matrixtransistoren gelangt, bleibt das schwimmende Tor des Transistors der ausgewählten Speicherzelle neutral.

Wenn der Einschreibeprozeß beendet ist, wird der Schreibanschluß 20 auf 0 V gehalten. Während des Auslesens wird ebenso wie während des Schreibens eine der Speicherzellen durch die beiden Dekoder 12 und 16 ausgewählt. Ist das schwimmende Tor der ausgewählten Speicherzelle neutral, dann wird die Speicherzelle leitfähig, so daß das Potential auf der Ausgangsleitung der Matrix 10 durch Entladung abgesenkt wird. Wenn dagegen Elektronen in das schwimmende Tor der Speicherzelle injiziert wurden, dann ist die Speicherzelle nichtleitend, so daß die Speicherausgangsleitung durch die Transistoren 30 und 42 aufgeladen wird und sich ihr Potential erhöht. Der Leseverstärker 40 vergleicht das Potential der Speicherausgangsleitung an seinem ersten Eingang mit dem Bezugspotential und liefert einen logischen Wert 0 oder 1, je nachdem, ob das Potential am ersten Verstärkereingang niedriger oder höher als das des Bezugssignals ist.

Im Stromversorgungsschaltkreis 38 werden die Transistoren 30 und 32 durch das vorgegebene Potential am Verbindungspunkt der Transistoren 34 und 35 gesteuert, die in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS liegen, während die Drainanschlüsse der Transistoren 10-11, 10-12, . . ., 10-MN der Speichermatrix 10 auf einem Potential gehalten werden; das niedriger als die Versorgungsspannung VC ist. Wäre die Drainspannung höher als die Versorgungsspannung VC, dann würde beim Lesen, wo sich die Torspannung der Versorgungsspannung VC annähert, zunehmend das schwimmende Tor der Speicherzelle aufgeladen, das ja neutral gehalten werden soll.

Beim Auslesen wird eine unter 5 V liegende Spannung an die Stromversorgungsklemme VD angeschlossen. Daher liegt das Potential am Verbindungspunkt der Transistoren 76 und 78 bei etwa 0 V, so daß der logische Ausgangswert des Inverters 86 0 ist und der Transistor 88 nichtleitend ist. Dementsprechend stellt sich eine an dem Tor des Transistors 68 anliegende Ausgangsspannung VR des Torsignalgenerators 96 ein, deren Wert sich durch Aufteilung der Versorgungsspannung VC gemäß den Widerstandswerten der Widerstände 64 und 66 ergibt und die sich daher mit der Versorgungsspannung VC ändert.

Während des Testens wird eine Spannung von 25 V an die Stromversorgungsklemme VD angelegt, so daß die Ausgangsspannung des Inverters 86 dem logischen Wert 1 entspricht und der Transistor 88 leitend ist. Dementsprechend ist jetzt die Torspannung VR gleich der Summe der Schwellenspannungen der Transistoren 90, 92 und 94 und besitzt damit einen festen, von der Versorgungsspannung VC unabhängigen Wert. Mit dieser von der Versorgungsspannung VC unabhängigen Torspannung VR ermittelt man beim Testen den Mindestwert der Versorgungsspannung VC, bei dem sich der binäre Zustand am Ausgang des Leseverstärkers 40 beim Lesen von Speicherzellen, in deren schwimmendes Tor Elektronen injiziert wurden, umkehrt. Nimmt man für VR = 3 V, für die Schwellenspannung VTH des Transistors der eingeschriebenen Speicherzelle 5,5 V und für die Schwellenspannung VTH′ des Transistors 68 1,5 V an, dann ergibt sich die gesuchte Spannung VC durch Umkehr des Ungleichheitszeichens in der Beziehung (1) wie folgt:

VC - 5,5 < 3 - 1,5; VC < 7,0

Nimmt man VR = 2 V, dann ergibt sich VC < 6,0 V. Je niedriger die Torspannung VR ist, desto niedriger wird die benötigte Versorgungsspannung VC sein. Wenn sich bei Unterstellung von VR = 2 V und VTH = 5,5 V nach verschiedenen Zuverlässigkeitstests der Wert von VTH auf 4,5 V verringert hat, dann tritt die Umkehrung des Binärzustands am Ausgang des Leseverstärkers 40 bei VC < 5,5 V ein. An dieser Veränderung der zur Umkehrung des Binärzustands erforderlichen Spannung VC läßt sich ein Fehler im Speicher erkennen. Während, wie eingangs angegeben, beim Stand der Technik 10 V für einen entsprechenden Test erforderlich sind, reichen hier 6 V, weil die Torspannung VR während der Testphase konstant ist.

Es soll nun die Spannung VB des Bezugssignals des Leseverstärkers 40, das heißt des Ausgangssignals des Bezugssignalgenerators 112 betrachtet werden. Während der Testphase ist die Torspannung VR konstant. Daher verringern sich die Leitwiderstände der Transistoren 100 und 110 in dem Maß, wie die Versorgungsspannung VC zunimmt, so daß auch die Bezugsspannung VB zunimmt. Während des normalen Lesens nimmt die Torspannung VR bei einer Zunahme der Versorgungsspannung VC auch zu, da der Transistor 88 gesperrt ist. Dementsprechend verringert sich der Leitwiderstand des Transistors 68 in dem Maß, wie die Versorgungsspannung VC zunimmt. Die Steigerungsrate der Bezugsspannung VB aufgrund einer Steigerung der Versorgungsspannung VC wird durch die Abnahme des Leitwiderstands des Transistors 68 verringert. Deshalb ist die Abhängigkeit der Bezugsspannung VB von der Versorgungsspannung VC während der Testphase größer als während des normalen Lesevorgangs. Der Test der Speichermatrix läßt sich also durchführen, indem man die Zunahme der Bezugsspannung VB abhängig von einer Zunahme der Versorgungsspannung VC beim Test größer wählt als bei normalem Lesen.

Der Grund für die Verwendung des die Transistoren 70, 72, 74, 76 und 78 sowie die Inverter 80, 82, 84 und 86 enthaltenden Schaltkreises zur Umschaltung der Torspannung VR ist folgender. Zur Umschaltung zwischen Testen und normalem Lesen benötigt man ein Signal, das beispielsweise beim Testen logisch 1 und beim normalen Lesen logisch 0 ist. Ein solches Signal muß von außen eingegeben werden und erfordert eine entsprechende Anschlußfläche auf dem den Speicher in integrierter Form enthaltenden Chip. Da Anschlußfahnen eine relativ große Fläche (beispielsweise ein Quadrat mit einer Seitenlänge von 100 µm) benötigen, ist es im Hinblick auf die optimale Nutzung der zur Verfügung stehenden Chipfläche ungünstig, eine Anschlußfläche ausschließlich für Testzwecke vorzusehen. In der Regel wird der Test nach der Herstellung vor Auslieferung des Speichers und dann nie wieder ausgeführt. Der die Transistoren 70 bis 78 und die Inverter 80 bis 86 umfassende Schaltkreis erübrigt eine gesonderte Anschlußfläche für Testzwecke und vermeidet auch eine Zunahme der Anzahl der Anschlußstifte und damit eine Vergrößerung des Gehäuses des integrierten Schaltkreises. Der Anschluß VD des Torsignalgenerators 96 kann beispielsweise mit einem Anschluß für das Einschaltsignal des Chips verbunden werden. Dieses Einschaltsignal (Freigabesignal) wirde über einen Eingangskreis zugeführt, der beispielsweise bei einem Eingangssignal von 0 V den logischen Wert 0 und bei einem Eingangssignal im Bereich von 5 V den logischen Wert 1 abgibt. Der die Transistoren 70 bis 78 und die Inverter 80 bis 86 enthaltende Schaltkreis erzeugt dagegen ein Signal entsprechend dem logischen Wert 0, wenn die Spannung am Anschluß VD unterhalb von 25 V liegt, und ein Signal entsprechend dem logischen Wert 1, wenn die Spannung am Anschluß VD oberhalb von 25 V liegt.

Das Chip-Einschaltsignal ist normalerweise im Bereich zwischen 0 und 5 V und hat während des Testens zur Umschaltung einen Wert von 25 V. Auf diese Weise kann ein Anschluß für zwei Zwecke verwendet werden. Während des normalen Lesens fließt kein Strom durch die Transistoren 70, 72, 74 und 76, da die Summe der Schwellenspannungen dieser Transistoren oberhalb von 5 V liegt. Damit ist das Potential am Verbindungspunkt der Transistoren 76 und 78 0 V, und das Ausgangssignal des Inverters 86 entspricht dem logischen Wert 0. Während des Testens liegt der Anschluß VD auf 25 V, so daß die Transistoren 70, 72, 74 und 76 leitend werden. Das Potential am Verbindungspunkt der Transistoren 76 und 78 steigt jetzt auf einen Wert, den der Inverter 80 als logisch 1 erkennt. Das Ausgangssignal des Inverters 86 erhält dann ebenfalls einen Wert (VC), der dem logischen Wert 1 entspricht. Der Anschluß VD könnte auch direkt an den Inverter 80 angeschlossen werden. Dann unterscheidet der Inverter 80 zwischen dem logischen Wert 0 unterhalb von 10 V und einem logischen Wert 1 oberhalb von 10 V. Um einen derartigen Betrieb zu ermöglichen, muß entweder das β-Verhältnis eines Treibertransistors für einen Lasttransistor, der den Inverter 80 bildet, verändert werden, oder die Schwellenspannung des Treibertransistors muß auf einen Wert von beispielsweise etwa 10 V gebracht werden.

Die Fig. 3A bis 3I zeigen neun Varianten der voranstehend erläuterten ersten Ausführungsform der Erfindung, und zwar betreffend den Torsignalgenerator 96, der verschiedene Torspannungen VR für das Testen einerseits und das normale Lesen andererseits erzeugt. In der folgenden Beschreibung werden für gleiche Schaltungselemente dieselben Bezugszeichen wie in Verbindung mit den Fig. 2A und 2B verwendet. Aus Gründen der einfacheren Darstellung wird der Ausgangsanschluß des Inverters 86, an dem die unterschiedlichen Ausgangspegel für das Lesen und das Testen ausgegeben werden, mit /T bezeichnet.

Bei den ersten drei Varianten, die in den Fig. 3A bis 3C dargestellt sind, werden DMOSFETs 120 und 122 anstelle der Widerstände 64 bzw. 66 in Fig. 2B verwendet. Bei der ersten Variante gemäß Fig. 3A sind Tor- und Sourceanschluß der jeweiligen Transistoren 120 und 122 miteinander verbunden. Bei der zweiten Variante gemäß Fig. 3B sind Tor- und Drainanschluß des Transistors 120 verbunden, während beim Transistor 122 Tor- und Sourceanschluß verbunden sind. Bei der dritten Variante gemäß Fig. 3C sind bei beiden Transistoren 120 und 122 jeweils Tor- und Drainanschluß verbunden.

Bei der in Fig. 3D dargestellten vierten Variante ist der Verbindungspunkt eines DMOSFET 130 und eines MOSFET 132, die in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS liegen, an den Toranschluß eines DMOSFET 134 angeschlossen, der in Reihe mit einem weiteren DMOSFET 136 zwischen den Klemmen VC und VS liegt. Tor- und Sourceanschluß des Transistors 136 sind miteinander verbunden. Der /T-Anschluß, dessen Pegel während des Lesens dem logischen Wert 0 (0 Volt) und während des Testens dem logischen Wert 1 (VC) entspricht, ist mit dem Toranschluß des Transistors 132 verbunden, während der Verbindungspunkt der Transistoren 134 und 136 an das Steuertor des Transistors 68 angeschlossen ist.

Während des Lesens ist der Transistor 132 nichtleitend, so daß der Toranschluß des Transistors 134 über den Transistor 130 versorgt wird und die Spannung VR am Verbindungspunkt der beiden Transistoren 134 und 136 um einen vorbestimmten Betrag niedriger als die Spannung VC ist. Während des Testens wird die Torspannung am Transistor 134 auf 0 Volt verringert, indem der Transistor 132 leitend gesteuert wird. Damit wird die Spannung VR am Verbindungspunkt der Transistoren 134 und 136 niedriger als die Schwellenspannung VTH (134) des Transistors 134, und zwar um einen Spannungsbetrag β, der auf die Erdklemme VS über den Transistor 136 abgelenkt wird. Auf diese Weise ist die Spannung VR gegeben durch

VR = |VTH (134)| - β

Diese Spannung kann im wesentlichen konstant gehalten werden, unabhängig von der Versorgungsspannung.

Fig. 3E zeigt die fünfte Variante, in der DMOSFETs 140 und 142 in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS angeordnet sind, während zwei MOSFET 144 und 146 zwischen dem Tor- und dem Sourceanschluß des Transistors 140 bzw. zwischen dem Toranschluß des Transistors 140 und der Erdklemme VS angeschlossen sind. Der /T-Anschluß liegt am Toranschluß des Transistors 146, während ein /T-Anschluß, der den logischen Wert 1 (VC) während des Lesens und den logischen Wert 0 (0 Volt) während des Testens annimmt, an den Toranschluß des Transistors 144 angeschlossen ist. Der Verbindungspunkt der Transistoren 140 und 142 ist mit dem Toranschluß des Transistors 68 verbunden. Während des Lesens ist der Transistor 144 leitend und der Transistor 146 gesperrt. Daher nimmt die Torspannung VR des Transistors 68 einen Wert an, der durch Aufteilung der Versorgungsspannung VC gemäß den Leitwiderständen der Transistoren 140 und 142 erhalten wird. Während des Testens ist dagegen der Transistor 144 gesperrt und der Transistor 146 leitend, so daß die Torspannung des Transistors 140 0 Volt annimmt. So ergibt sich also dieselbe Betriebsweise wie bei der vierten Variante.

In der sechsten Variante gemäß Fig. 3F liegen ein DMOSFET 150 und ein MOSFET 152 in Reihe zwischen der Versorgungsspannungsklemme VC und der Erdklemme VS. Der Toranschluß des Transistors 150 ist mit dem eigenen Sourceanschluß sowie mit dem Toranschluß eines DMOSFET 154 verbunden, während der Toranschluß des Transistors 152 an den /T-Anschluß führt. Der Drainanschluß des Transistors 154 ist an die Versorgungsspannungsklemme VC angeschlossen, während sein Sourceanschluß über einen MOSFET 156 an Erde liegt.

Der Toranschluß des Transistors 156 ist mit dem eigenen Drainanschluß und mit dem Toranschluß eines DMOSFET 158 verbunden. Der Drainanschluß des Transistors 158 liegt an der Versorgungsspannungsklemme VC, während der Sourceanschluß dieses Transistors über einen DMOSFET 160 an der Erdklemme VS liegt. Der Toranschluß des Transistors 160 ist mit dem eigenen Sourceanschluß verbunden, während der Drainanschluß dieses Transistors am Toranschluß des Transistors 68 liegt.

In dieser Schaltung leitet der Transistor 152 während der Lesephase keinen Strom, so daß die Spannung am Verbindungspunkt der Transistoren 150 und 152 den logischen Wert 1 (VC) anzeigt. Da hierdurch der Leitwiderstand des Transistors 154 verringert wird, steigt das Potential am Verbindungspunkt zwischen den beiden Transistoren 154 und 156 auf einen Wert in der Nähe der Versorgungsspannung VC. Dementsprechend werden die Torspannung VR des Transistors 68 sowie die Torspannung des Transistors 158 um einen bestimmten Wert niedriger als die Versorgungsspannung VC.

Während des Testens leitet der Transistor 152 dagegen Strom, so daß die Torspannung des Transistors 154 auf den logischen Wert 0 (VS) verringert ist. Demgemäß erreicht die Torspannung des Transistors 158 die Schwellenspannung des Transistors 156. Daraus ergibt sich, daß die Torspannung VR des Transistors 68 einen festen Wert annimmt, der niedriger als die Summe des Absolutwerts der Schwellenspannung des Transistors 158 und der Schwellenspannung des Transistors 156 ist, und zwar um den Spannungsabfall am Transistor 160.

Obwohl sich die Torspannung VR in den oben erwähnten Varianten während des Lesens mit der Versorgungsspannung VC ändert, könnte diese Spannung auch beim Lesen einen festen Wert haben, ebenso wie beim Testen. In der nachfolgend anhand von Fig. 3G erläuterten Variante besitzt die Torspannung VR während des Lesens einen festen Wert.

In Fig. 3G ist ein DMOSFET 170 gezeigt, der zwischen der Versorgungsspannungsklemme VC und dem Toranschluß des Transistors 68 liegt, wobei der Toranschluß des Transistors 170 ebenfalls am Toranschluß des Transistors 68 liegt. Zwischen dem Toranschluß des Transistors 69 und der Erdklemme sind außerdem zwei Reihenschaltungen, bestehend aus MOSFETs 172, 174, 176 und 178 bzw. aus MOSFETs 180, 182 und 184, angeordnet. Der Toranschluß des Transistors 172 liegt am /T- Anschluß, während die Toranschlüsse der Transistoren 174, 176 und 178 mit deren jeweiligen Drainanschlüssen verbunden sind. Der Toranschluß des Transistors 180 liegt am /T- Anschluß, während die Toranschlüsse der Transistoren 182, 184 mit deren jeweiligen Drainanschlüssen verbunden sind.

In dieser Variante ist während des Lesens der Transistor 172 leitend und der Transistor 180 gesperrt, so daß die Torspannung VR aus der Summe der einzelnen Schwellenspannungen der Transistoren 174, 176 und 178 gebildet wird. Während des Testens ist dagegen der Transistor 172 gesperrt und der Transistor 180 leitend, so daß die Torspannung VR aus der Summe der einzelnen Schwellenspannungen der Transistoren 182 und 184 gebildet wird. In dieser Variante hängt also die Torspannung nicht von der Versorgungsspannung VC, sondern von den Schwellenspannungen der Transistoren ab, und zwar sowohl während des Testens als auch während der normalen Lesezyklen.

In diesem Fall wird die Torspannung VR während des Lesens größer gewählt als während des Testens. Dies hat folgende Bedeutung: Falls die Speicherzelle eingeschrieben ist, ist der Ausdruck (1) erfüllt und kann in folgende Form gebracht werden:

VTH < VC - VR + VTH′

Man betrachtet also eine Zelle als eingeschrieben, wenn die Schwellenspannung der Speicherzelle einen Wert einnimmt, bei dem dieser Ausdruck wahr ist. Wie sich aus diesem Ausdruck ergibt, kann die Schwellenspannung VTH um so kleiner sein, je größer VR ist. Das bedeutet, daß die Erhöhung der Schwellenspannung VTH, d. h. der Betrag der in den Speicher einzuschreibenden Ladung bei höherem VR entsprechend kleiner gemacht werden kann.

Während des Testens wird das Leseergebnis der Speicherzelle, falls die Spannung VR kleiner als oben angegeben ist, bei einem geringeren Wert der Versorgungsspannung VC invertiert. Wenn daher die Spannung VR während des Testens kleiner gemacht wird, dann kann auch der Wert der Spannung VC kleiner gemacht werden.

In der achten Variante, die in Fig. 3H gezeigt ist, sind die Transistoren 174, 176, 178, 182 und 184 aus Fig. 3G ersetzt durch MOSFETs 186, 188, 190, 192 und 194, die je als MOSFETs mit schwimmendem Tor in gleicher Art wie die Speicherzellen ausgebildet sind, wobei aber jeweils das schwimmende Tor 204 und das Steuertor 202, wie in Fig. 4 gezeigt, miteinander verbunden sind.

In dieser Variante entsprechen die Schwellenspannungen der Transistoren 186, 188, 190, 192 und 194 je der Schwellenspannung der Speicherzelle in einem Verhältnis 1 : 1. Der Unterschied zwischen der Torspannung VR des Transistors 68 und der Schwellenspannung VTH′ des Transistors 68 wird durch die Schwellenspannungen der anderen Transistoren nicht beeinflußt und bleibt im wesentlichen konstant.

Die Transistoren 186, 188 und 190, die die Torspannung VR während des normalen Lesens erzeugen, können wahlweise auch normale Anreicherungs-MOSFETs sein. Selbstverständlich wird in der siebten und achten Variante die Zahl der Transistoren, die in Reihe zwischen dem Steuertor des Transistors 68 und der Erdklemme VS liegen, gemäß der gewünschten Torspannung VR ausgewählt.

Fig. 3I zeigt die neunte Variante dieser Ausführungsform, in der MOSFETs 196 und 198 sowie ein DMOSFET 200 in Reihe zwischen dem Toranschluß des Transistors 68 und der Erdklemme VS angeordnet sind.

Die Tore der Transistoren 196 und 198 sind je mit deren Drainanschlüssen verbunden, während der Toranschluß des Transistors 200 an den /T-Anschluß führt.

In dieser Variante ist der Leitwiderstand des Transistors 200 während des Testens gering, so daß die Torspannung VR die Summe aus den Schwellenspannungen der Transistoren 196 und 198 wird. Während des normalen Lesens ist dagegen der Leitwiderstand des Transistors 200 groß, so daß die Vorspannung VR auf einen höheren Wert eingestellt werden kann als während des Testens.

Nachfolgend wird ein zweites Ausführungsbeispiel der Erfindung erläutert. Im ersten Ausführungsbeispiel wird ein Transistor 68 der gleichen Art wie die Speicherzellen für die Einstellung des Bezugssignals des Leseverstärkers 40 verwendet, wobei die Torspannung VR dieses Transistors 68 niedriger als die Versorgungsspannung VC ist. In der Speichermatrix 10 wird andererseits die ausgewählte Zeilenleitung auf die Versorgungsspannung VC gebracht. Die Versorgungsspannung liegt also an dem Toranschluß einer Speicherzelle nur dann, wenn diese Zelle ausgewählt ist, während die Spannung VR kontinuierlich an das Steuertor des Transistors 68 gelangt. Daraus folgt die Gefahr, daß der Transistor 68 als Pentode wirkt. Es ist also nicht günstig, dieselbe Art MOSFET mit schwimmendem Tor wie für die Speicherzellen für den Bezugssignalgenerator zu verwenden. Demgemäß wird im zweiten Ausführungsbeispiel, das in Fig. 5 gezeigt wird, ein normaler MOSFET 210 anstelle des MOSFET 68 mit schwimmendem Tor im Bezugssignalgenerator 112 (siehe Fig. 2B) verwendet. Der Drainanschluß des Transistors 210 liegt am Sourceanschluß des Transistors 98 (Fig. 2B), und der Sourceanschluß des Transistors 210 liegt an der Erdklemme VS. Der Toranschluß des Transistors 210 liegt über die Serienschaltung von MOSFETs 212, 214, 216 und 218 an der Erdklemme. Der Toranschluß des Transistors 212 ist mit dem /T-Anschluß verbunden, während die Toranschlüsse der Transistoren 214, 216 und 218 mit deren jeweiligen Drainanschlüssen verbunden sind. Andererseits sind zwei DMOSFETs 220 und 222 in Reihe zwischen der Versorgungsspannungsklemme VC und der Erdklemme VS angeordnet. Der Toranschluß des Transistors 220 ist mit dessen eigenem Drainanschluß verbunden, während der Toranschluß des Transistors 222 an dessen Sourceanschluß liegt. Der Verbindungspunkt der Transistoren 220 und 222 führt an den Toranschluß eines MOSFET 224. Dieser weist ein schwimmendes Tor auf ähnlich wie die Speicherzelle; wobei jedoch der Steuertoranschluß 202 und das schwimmende Tor 204, wie in Fig. 4 gezeigt, miteinander verbunden sind. Der Drainanschluß des Transistors 224 liegt an der Versorgungsspannungsklemme VC, während der Sourceanschluß dieses Transistors am Toranschluß des Transistors 210 liegt und außerdem über einen DMOSFET 226 geerdet ist.

Nachfolgend wird die Betriebsweise dieses zweiten Ausführungsbeispiels erläutert. Während des Testens wird der Transistor 212 leitend gemacht, so daß die Torspannung VR des Transistors 210 gleich der Summe der einzelnen Schwellenspannungen der Transistoren 214, 216 und 218 wird. Diese Spannung ist konstant. Während des Lesens ist der Transistor 212 gesperrt, so daß die Spannung am Verbindungspunkt der beiden Transistoren 220 und 222 niedriger als eine Spannung wird, die durch Aufteilung der Versorgungsspannung VC über die Leitwiderstände der Transistoren 220 und 222 erhalten wird. Wenn die Spannung an dem Verbindungspunkt, die Schwellenspannung des Transistors 224 und ein Spannungsabfall über dem Transistor 226 mit VX, VTH (224) bzw. α bezeichnet werden, dann ergibt sich die Torspannung VR wie folgt:

VR = VX - VTH (224) - α

Die Schwellenspannung des Transistors 224 entspricht der Schwellenspannung der Speicherzelle im Verhältnis 1 : 1, so daß die Torspannung VR von der Schwellenspannung der Speicherzelle abhängt. Je höher die Schwellenspannung ist, um so niedriger ist die Torspannung VR und umgekehrt. Wenn die Schwellenspannung der Speicherzelle zunimmt, dann nimmt der Strom in der Speicherzelle ab, so daß die Entladegeschwindigkeit der Ausgangssignalleitung der Speichermatrix 10 verringert wird. Gleichzeitig nimmt die Torspannung VR ab, so daß der Leitwiderstand des Transistors 210 zunimmt, um die Ausgangsspannung VB des Bezugssignalgenerators 112 zu erhöhen. Trotz der Zunahme des Leitwiderstands der Speicherzelle und der Abnahme der Entladegeschwindigkeit der Ausgangssignalleitung ändert sich die Zugriffszeit nie, da der Bezugspegel VB des Leseverstärkers 40 ansteigt.

Gemäß diesem zweiten Ausführungsbeispiel kann die Zuverlässigkeit des Speichers durch einen Bezugssignalgenerator 112 ohne MOSFET mit schwimmendem Tor erhöht werden. Anstelle des Transistors 210 kann auch ein Transistor verwendet werden, in dem das schwimmende Tor und das Steuertor gemäß Fig. 4 miteinander verbunden sind. Hierdurch kann der Einfluß von Abweichungen der Schwellenspannung von einem Nennwert auf die Torspannung VR vergrößert werden.

Fig. 6A und 6B zeigen zwei Varianten dieses zweiten Ausführungsbeispiels betreffend den Teil, in dem die Torspannung VR während des Lesens erzeugt wird. In der ersten Variante gemäß Fig. 6A sind ein MOSFET 230 und ein DMOSFET 232 in Reihe zwischen der Versorgungsspannungsklemme VC und der Erdklemme VS angeordnet. Der Verbindungspunkt dieser beiden Transistoren liegt am Tor des Transistors 210. Der Transistor 230 ist von derselben Art wie die Speicherzellen, allerdings sind das schwimmende Tor und das Steuertor des Transistors 230 miteinander verbunden. Wenn in dieser ersten Variante die Schwellenspannung des Transistors 230 und der Spannungsabfall am Transistor 232 mit VTH (230) bzw. β bezeichnet werden, dann ergibt sich die Torspannung VR wie folgt:

VR = VC - VTH (230) - β

Beim Lesen hängt die Torspannung VR des Transistors 210 von der (toleranzbehafteten) Schwellenspannung des Transistors 230, und damit also von den Transistoren der Speicherzellen ab.

In der zweiten Variante gemäß Fig. 6B sind ein MOSFET 234 und ein DMOSFET 236 in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS, so wie in der Schaltung gemäß Fig. 5, angeordnet. Der Transistor 234 ist von derselben Art wie die Speicherzellen, wobei jedoch das schwimmende Tor und das Steuertor des Transistors 234 miteinander verbunden sind. Der Verbindungspunkt der Transistoren 234 und 236 ist an den Toranschluß des Transistors 210 geführt. Auf diese Weise wird der Einfluß der Änderung der Schwellenspannung der Speicherzelle auf die Torspannung VR vergrößert.

Nun wird anhand von Fig. 7 ein drittes Ausführungsbeispiel der Erfindung erläutert. Hier ist ein MOSFET 110 gezeigt, der im Gegensatz zu dem Ausführungsbeispiel gemäß Fig. 2 vom Anreicherungstyp ist und der auf Seiten der Speichermatrix dem Transistor 42 (Fig. 2A) entspricht. Es ist günstig, für den Transistor 110 denselben Typ wie für den Transistor 42 zu wählen. Der Grund, warum in Fig. 7 der Transistor 110 vom Anreicherungstyp gewählt ist, liegt darin, daß er nicht auf den Verarmungstyp beschränkt ist, d. h. wenn der Transistor auf Seiten der Speichermatrix vom Anreicherungstyp ist, sollte günstigerweise der Transistor 110 vom selben Typ sein. Der Transistor 42 in einem mit dem Schaltbild aus Fig. 7 zusammenwirkenden Schaltkreis entsprechend der Anordnung in Fig. 2A (der Schaltkreis ist nicht gezeigt), sollte also vom Anreicherungstyp sein. Der Toranschluß des Transistors 42 ist mit dessen Drainanschluß verbunden. Kombiniert man die Schaltung gemäß Fig. 7 mit der Schaltung aus Fig. 2A, dann ist natürlich der Transistor 110 in Fig. 7 vom Verarmungstyp und hat ein Tor, das an dessen Sourceanschluß angeschlossen ist. In dieser dritten Ausführungsform wird die Vorspannung des Transistors 68 im Bezugssignalgenerator 112, der von derselben Art wie die Speicherzellen ist, so gesetzt, daß sicher ein Triodenbetrieb vorliegt. Die Bezugsspannung liegt im wesentlichen zwischen den von der Speichermatrix 10 gelieferten Spannungen für die beiden Datenwerte 0 und 1. Die Bezugsspannung wird durch die Verbindung des Steuertors des Transistors 68 mit der Stromversorgungsklemme VC und durch Steuerung der Torspannung des Transistors 98 eingestellt, der, da er in Reihe mit dem Transistor 68 liegt, äquivalent zu jedem Spaltenauswahltransistor 14 der Speichermatrix 10 ist. Der Teil der Schaltung zur Erzeugung der Torspannung in dieser Ausführungsform ist identisch mit der Schaltung, die in Fig. 3B gezeigt ist. Bei dieser Ausführungsform kann der Transistor 68 vollständig als Triode wirken, und die Bezugsspannung VB des Abtastverstärkers 40 kann in geeigneter Weise eingestellt werden.

Unter Bezug auf die Fig. 8A bis 8C werden nun Varianten dieser dritten Ausführungsform erläutert. Der Grund für die Wahl des MOSFET 110 als eines vom Anreicherungstyp ist derselbe, wie oben dargestellt. In der Variante gemäß Fig. 8A sind die Tore der MOSFETs 68 und 98 an die Stromversorgungsklemme VC angeschlossen, jedoch liegen die Torspannungen der Transistoren 100 und 102 niedriger als im Ausführungsbeispiel gemäß Fig. 7. Zu diesem Zweck sind zwei MOSFETs 240 und 242 in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS angeordnet, deren Toranschlüsse an die Stromversorgungsklemme VC führen und deren Steilheitsverhältnis gm einen anderen Wert besitzt als das entsprechende Verhältnis der Transistoren 104 und 106 aus Fig. 7. Der Verbindungspunkt der Transistoren 240 und 242 führt zum Tor der Transistoren 100 und 102. Die Serienschaltung der Transistoren 88 und 90, 92 und 94, die die Torspannung für das Testen erzeugt, ist an die Toranschlüsse der Transistoren 100 und 102 angeschlossen.

Zur Einstellung der Bezugsspannung des Leseverstärkers 40 braucht man nur die Torspannung des Transistors 102 niedrig einzustellen. Fig. 8B zeigt eine Variante für diesen Fall. Hier führt der Verbindungspunkt der Transistoren 240 und 242 an den Toranschluß des Transistors 102. Die Toranschlüsse der Transistoren 120 und 122 im Torsignalgenerator 96 führen zur Stromversorgungsklemme VC, während der Ausgang des Torsignalgenerators 96 zum Toranschluß des Transistors 100 führt. In dieser Variante können die DMOSFETs 120 und 122 vom Anreicherungstyp sein.

In der Variante gemäß Fig. 8C ist der Toranschluß des Transistors 98 mit der Stromversorgungsklemme VC verbunden, während ein MOSFET 246 mit niedrigerem Leitwiderstand anstelle des Transistors 110 auf der Ausgangsseite verwendet wird. Der Toranschluß des Transistors 68 ist an den Ausgang des Torsignalgenerators 96 angeschlossen, der einen DMOSFET 170 und MOSFETs 88, 90, 92 und 94 in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS enthält. In dieser Variante kann die Bezugsspannung VB auf einen geeigneten Wert eingestellt werden, der höher liegt als der Wert, der unter Verwendung des Transistors 110 erhalten wird.

Fig. 9 zeigt die wesentlichen Elemente, d. h. den Torsignalgenerator 96 und den Bezugssignalgenerator 112, einer vierten Ausführungsform der Erfindung. Diese unterscheidet sich von der ersten Ausführungsform gemäß Fig. 2B dadurch, daß MOSFETs 250, 252 und 254 zwischen den Transistor 110 und die Stromversorgungsklemme VC, zwischen den Transistor 104 und die Stromversorgungsklemme VC, bzw. zwischen den Transistor 100 und die Stromversorgungsklemme VC eingefügt sind. Die Toranschlüsse dieser Transistoren 250, 252 und 254 führen an einen Leistungsreduzieranschluß , dessen Ausgangspegel in einem Betrieb bei reduzierter Leistung dem logischen Wert 0 (nahe 0 Volt) entspricht. Außerdem ist auch das Tor des Transistors 98 an den Anschluß angeschlossen, während ein MOSFET 256 und zwei DMOSFETs 258 und 260 in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS angeordnet sind. Der Verbindungspunkt zwischen den Transistoren 258 und 260 führt zum Steuertor des Transistors 68. Der Toranschluß des Transistors 256 führt zum Anschluß der Toranschluß des Transistors 258 führt zur Stromversorgungsklemme VC, und der Toranschluß des Transistors 260 führt zur Erdklemme VS.

Zur Reduzierung des Stromverbrauchs werden moderne Speicher in einen Betriebszustand mit reduzierter Leistung gebracht, wenn sie nicht genutzt werden. Im vorliegenden Fall verhindert der Anschluß daß in diesem Betriebsfall eine Spannung an den Toranschluß 68 angelegt wird. Auf diese Weise wird die Belastung des Transistors 68 reduziert. Außerdem kann in dieser Ausführungsform der Stromverbrauch im Bezugssignalgenerator 112 nach Umschaltung auf den Betriebszustand mit reduzierter Leistung bis auf Null verringert werden.

Der Bezugssignalgenerator 112 muß nicht immer mit den Transistoren 250, 252 und 254 ausgerüstet sein. Zumindest ist es nicht notwendig, alle diese Transistoren zu verwenden. Es ist günstig, daß die Transistoren, deren Toranschlüsse an den Anschluß führen, im Hinblick auf die Stromversorgungstoleranz und die vollständige Sperrung dieser Transistoren eine Schwellenspannung von 0 Volt besitzen.

Fig. 10A und Fig. 10B zeigen Varianten dieses vierten Ausführungsbeispiels. In der Variante gemäß Fig. 10A sind beispielsweise ebensoviele Transistoren 68 und Transistoren 98 vorgesehen, wie die Speichermatrix 10 Spalten besitzt. Ausgänge 16-1, 16-2, . . . 16-N des Spaltendekoders 16 führen zu den Toranschlüssen der einzelnen Transistoren 98-1, 98- 2, . . . 98-N, während der Ausgang des Torsignalgenerators 96 an alle Toranschlüsse der Transistoren 68-1, 68-2, . . . 68-N führt.

Gemäß dieser Variante wird also eine Spannung an den Drainanschluß eines bestimmten Transistors 68 nur dann angelegt, wenn die entsprechende Spalte ausgewählt ist, so daß die Belastung für den Transistor 68 stark verringert ist.

Anstatt das Ausgangssignal des Spaltendekoders 16 zu verwenden, kann auch ein Spaltenadreßsignal benutzt werden. In diesem Fall kann zwar die Zahl der parallel vorzusehenden Transistoren 68 verringert werden, dafür steigt aber die Belastung jedes einzelnen Transistors 68.

In der Variante gemäß Fig. 10B sind ebensoviele Transistoren 68 und Torsignalgeneratoren 96 vorgesehen, wie Zeilen in der Speichermatrix 10 vorhanden sind, so daß die Ausgänge der Torsignalgeneratoren 96-1, 96-2, . . . 96-M an die Toranschlüsse der Transistoren 68-1, 68-2, . . . 68-M führen. Jeder Torsignalgenerator 96 besteht aus einem MOSFET 262 und zwei DMOSFETs 264 und 266, die in Reihe zwischen der Stromversorgungsklemme VC und der Erdklemme VS angeordnet sind. Der Toranschluß des Transistors 262 führt zu einem Ausgang 12-i des Zeilendekoders 12, der Toranschluß des Transistors 264 führt zur Stromversorgungsklemme VC und der Toranschluß des Transistors 266 zur Erdklemme VS. Die Drainanschlüsse der Transistoren 68-1, 68-2, . . . 68-M sind miteinander verbunden und führen zum Transistor 98. Der Toranschluß des Transistors 98 ist dem Anschluß verbunden. Im Torsignalgenerator 96 gemäß Fig. 10B sind die Transistoren 88, 90, 92, 94, die das Torsignal für die Testphase erzeugen, weggelassen worden.

In dieser Variante liegen die Ausgangsspannungen der Torsignalgeneratoren 96, die nicht ausgewählten Zeilen entsprechen, d. h. solche, die an den logischen Wert 0 anzeigenden Ausgängen des Zeilendekoders 12 angeschlossen sind, auf 0-Pegel, während nur der Torsignalgenerator 96, der einer ausgewählten Zeile entspricht, eine gegebene Spannung an das Tor des ihm zugeordneten Transistors 68 liefert. Auf diese Weise ist die Belastung jedes einzelnen Transistors 68 verringert. Der Toranschluß des Transistors 98 könnte auch an die Stromversorgungsklemme VC angeschlossen sein.

Fig. 11 zeigt die wichtigsten Teile einer fünften Ausführungsform der Erfindung. Im Bezugssignalgenerator 112 werden Widerstände 279 und 272 anstelle der Transistoren 104 und 106 (Fig. 2B) verwendet. Außerdem ist der das Torsignal in der Testphase erzeugende Schaltungsteil an das Steuertor des Transistors 68 angeschlossen. Im Torsignalgenerator 96 ist ein DMOSFET 274 zusammen mit zwei DMOSFETs 276, 278 in Reihe zwischen die Stromversorgungsklemme VC und die Erdklemme VS angeschlossen. In gleicher Weise ist auch ein DMOSFETs 280 mit einem gleichartigen Transistor 282 zwischen den Spannungsklemmen angeordnet. Der Ausgang 62 des Leseverstärkers 40 führt zum Toranschluß des Transistors 276. Der Verbindungspunkt zwischen den Transistoren 274 und 276 führt an den Toranschluß des Transistors 280 und ist außerdem über einen Kondensator 284 geerdet. Der Verbindungspunkt zwischen den Transistoren 280 und 282 führt einerseits zum Steuertor des Transistors 68 und andererseits über einen Kondensator 286 an Erde.

Nun wird die Funktionsweise dieses fünften Ausführungsbeispiels anhand der Fig. 12 erläutert. In dieser Figur bedeutet die durchbrochene Linie die Ausgangsinformation, die von einem Ausgangspuffer erzeugt wird. Ist die Ausgangsspannung VA der Speichermatrix 10 etwa 5 Volt, liegt die Ausgangsinformation auf ihrem unteren Pegel, wie durch die durchbrochene Linie angedeutet ist. Daraus folgt, daß die Torspannungen der Transistoren 280 und 68 auf niedrigem Wert sind, daß weiter der Leitwiderstand des Transistors 68 hoch ist und daß die Ausgangsspannung VB des Bezugssignalgenerators auf fast 4 Volt festgelegt wird. Wenn die Ausgangsspannung VA der Speichermatrix unter die Spannung VB sinkt, dann wird der Pegel am Ausgang des Leseverstärkers 40 auf den niederen Wert invertiert, und die Ausgangsinformation wird ebenfalls invertiert; gleichzeitig werden die Torspannungen der Transistoren 280 und 68 auf den hohen Wert umgeschaltet. Dementsprechend wird der Leitwiderstand des Transistors 68 verringert, und das Bezugssignal VB stellt sich auf fast 3 Volt ein. Die Bezugsspannung VB sinkt mit einer gewissen Zeitverzögerung aufgrund der Verzögerungswirkung der Kondensatoren 284 und 286, nachdem die Ausgangsspannung VA der Speichermatrix von 5 Volt auf einen niedrigen Pegel gesunken ist.

Daher wird bei diesem Ausführungsbeispiel das Zeitintervall zwischen dem Beginn der Ladung oder der Entladung der Ausgangsleitung der Speichermatrix 10 und der Koinzidenz zwischen der Ausgangsspannung VA und der Bezugsspannung VB verringert, wodurch die Lesegeschwindigkeit der Speichermatrix erhöht wird.

In einer Variante dieser Ausführungsform, die in Fig. 13 gezeigt ist, wird das Ausgangssignal der Speichermatrix 10 als Steuereingang für den Torsignalgenerator 96 verwendet, d. h. als Steuersignal des Transistors 276.

Durch die Erfindung, wie sie oben beschrieben wurde, wird ein nichtflüchtiger Halbleiterspeicher angegeben, der sich durch hohe Betriebssicherheit auszeichnet und in dem ein Bezugssignal für die Speicherausgangs-Entscheidung von der Versorgungsspannung in unterschiedlichem Maße abhängt, je nachdem, ob ein normaler Lesevorgang oder ein Testen erfolgt, so daß die Speicherzellen vor dem Versand geprüft werden können. Gleichzeitig wird die Zyklusdauer für ein normales Auslesen verringert, ohne daß dadurch fehlerhafte Datenentscheidungen getroffen werden.

Claims (15)

1. Nichtflüchtiger Halbleiterspeicher mit einer aus nichtflüchtigen Speicherelementen (10-11, 10-12, . . . 10-MN) bestehenden Speichermatrix (10) mit einer Bezugssignalerzeugungseinrichtung (96, 112) zur Erzeugung eines ersten Bezugssignals zum Lesen der in den Speicherelementen gespeicherten Daten und mit einer Leseeinrichtung (40) zum Vergleich eines Ausgangssignals der Matrix (10) mit einem Bezugssignal, deren Ausgangssignal sich ändert, wenn im Rahmen eines Tests beim Lesen eines eine Ladung haltenden Speicherelements eine an diesem anliegende, mittels einer Versorgungsspannung (VC) des Halbleiterspeichers gesteuerte Torspannung einen kritischen Wert annimmt, dadurch gekennzeichnet, daß durch die Bezugssignalerzeugungseinrichtung (96, 112) für den Test der Speicherelemente an Stelle des ersten ein zweites Bezugssignal (VB) erzeugbar ist, bei dem die Zunahme seines Spannungswerts abhängig von der Zunahme der Versorgungsspannung (VC) so groß bemessen ist, daß der kritische Wert der Torspannung bei Erzeugung des zweiten Bezugssignals verringert ist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Bezugssignalerzeugungseinrichtung (96, 112) einen Bezugssignalgenerator (112) mit einem Element (68), dessen Aufbau dem der Speicherelemente (10-11, . . . 10-MN) ähnelt, sowie einen Torsignalgenerator (96) aufweist, welcher ein Torsignal zur Steuerung des Leitwiderstandes des Elements (68) erzeugt, der die Ausgangsspannung des Bezugssignalgenerators (112) beeinflußt.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherelemente (10-11, . . . . 10-MN) MOSFETs mit schwimmendem Tor sind und der Bezugssignalgenerator (112) ebenfalls einen MOSFET mit schwimmendem Tor als Element (68) enthält, an dessen Toranschluß das Torsignal vom Torsignalgenerator anliegt und dessen Source- und Drainanschlüsse einerseits an einen Stromversorgungsanschluß (VS) und andererseits an die Leseeinrichtung (40) angeschlossen sind.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß der Torsignalgenerator (96) an den Toranschluß des MOSFET (68) des Bezugssignalgenerators (112) zur Erzeugung des zweiten Bezugssignals eine konstante Spannung und zur Erzeugung des ersten Bezugssignals eine von der Versorgungsspannung abhängende Spannung anlegt.

5. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß der Torsignalgenerator (96) an den Toranschluß des MOSFET (68) des Bezugssignalgenerators (112) zur Erzeugung des ersten Bezugssignals eine erste konstante Spannung und zur Erzeugung des zweiten Bezugssignals, dessen Pegel niedriger als der des ersten Bezugssignals ist, eine zweite konstante Spannung anlegt.

6. Halbleiterspeicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Torsignalgenerator (96) dem MOSFET (68) des Bezugssignalgenerators (112) entsprechende MOSFETs (186-194) mit schwimmendem Tor als Bezugsspannungselemente aufweist, bei denen das schwimmende Tor (204 in Fig. 4) und der Toranschluß (202 in Fig. 4) miteinander verbunden sind.

7. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherelemente (10-11 . . . , 10-MN) MOSFETs mit schwimmendem Tor sind, daß das Element des Bezugssignalgenerators (112) ein MOSFET (210) ohne schwimmendes Tor ist, an dessen Toranschluß der Torsignalgenerator (96) ein erstes oder ein zweites Torsignal zur Erzeugung des ersten bzw. des zweiten Bezugssignals anlegt, und daß der Torsignalgenerator zur Erzeugung wenigstens eines der Torsignale einen MOSFET (224) mit schwimmendem Tor aufweist, bei dem das schwimmende Tor mit dem Toranschluß verbunden ist und der einerseits mit einem Stromversorgungsanschluß (VC) und andererseits mit dem Tor des MOSFET (210) des Bezugssignalgenerators (112) verbunden ist.

8. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Torsignalgenerator (96) einen Schalttransistor (88) enthält, der einerseits an einen Stromversorgungsanschluß (VC) und den Bezugssignalgenerator (112) und andererseits an einen Spannungserzeuger (90, 92, 94, VS) angeschlossen ist, derart, daß die Ausgangsspannung des Spannungserzeugers an den Bezugssignalgenerator (112) über den Schalttransistor angelegt ist.

9. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Bezugssignalgenerator (112) einen MOSFET (98) enthält, der zwischen der Leseeinrichtung (40) und dem Element (68) eingefügt ist und bei reduzierter Leistung im wesentlichen nichtleitend ist.

10. Halbleiterspeicher nach Anspruch 2 oder 9, dadurch gekennzeichnet, daß der Bezugssignalgenerator (112) die Serienschaltung erster MOSFETs (68-1, 68-2, . . . , 68-N) und zweiter MOSFETs (98-1, 98-2, . . . , 98-N) in einer Anzahl aufweist, die der Anzahl der Spalten der Matrix (10) entspricht, wobei die Toranschlüsse der ersten MOSFETs (68-1, 68-2, . . . , 68-N) mit dem Ausgang des Torsignalgenerators (96) und die Toranschlüsse der zweiten MOSFETs (98-1, 98-2, . . . , 98-N) mit Ausgängen eines Spaltendekoders der Speichermatrix (10) verbunden sind.

11. Halbleiterspeicher nach Anspruch 2 oder 9, dadurch gekennzeichnet, daß eine der Anzahl der Zeilen der Speichermatrix (10) entsprechende Anzahl von Torsignalgeneratoren (96-1, 96-2, . . . , 96-M) vorgesehen ist, die von denen ihnen entsprechenden Ausgangssignalen eines Zeilendekoders der Matrix (10) angesteuert werden, und daß der Bezugssignalgenerator (112) MOSFETs mit schwimmendem Tor (68-1, 68-2, . . . , 68-M) enthält, deren Toranschlüsse mit den Ausgängen der Torsignalgeneratoren (96-1, 96-2, . . . 96-M) verbunden sind.

12. Halbleiterspeicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Torsignalgenerator (96) den Pegel des Torsignals nach Maßgabe des Ausgangswerts der Speichermatrix (10) ändert.

13. Halbleiterspeicher nach Anspruch 12, dadurch gekennzeichnet, daß der Torsignalgenerator (96) ein Verzögerungselement (284, 286) enthält.

14. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Bezugssignalerzeugungseinrichtung einen Bezugssignalgenerator (112) mit MOSFETs und einen Torsignalgenerator (96) zur Erzeugung einer Spannung aufweist, mit der die MOSFETs im Bezugssignalgenerator (112) über ihre Tore gesteuert werden.

15. Halbleiterspeicher nach Anspruch 14, dadurch gekennzeichnet, daß der Torsignalgenerator (96) wahlweise ein Torsignal mit im wesentlichen von der Versorgungsspannung unabhängigem, konstantem Spannungspegel oder ein Torsignal erzeugt, dessen Spannungspegel von der Versorgungsspannung abhängt.