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Die Erfindung betrifft eine Leseschaltung, und insbesondere
eine Leseschaltung in einer nichtflüchtigen
Halbleiterspeichervorrichtung.
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Eine nichtflüchtige Halbleiterspeichervorrichtung ist als
elektrisch löschbare Nur-Lese-Speichervorrichtung bekannt,
die mit einer Vielzahl Lawineninjektions-MOS-Transistoren
mit schwebendem Gate versehen ist, die in einer Matrix zur
Ausbildung eines Speicherzellenfeldes angeordnet sind. Ein
solcher Schwebegate-Lawineninjektions-MOS-Transistor hat
eine Doppelgatestruktur aus einem Schwebegate und einem
Steuergate. Ein typisches Beispiel für einen Schwebegate-
Lawineninjektions-MOS-Transistor ist in Fig. 1 der
Zeichnungen dargestellt und auf einem Halbleitersubstrat 1 vom
p-Typ hergestellt. Der Schwebegate-Lawineninjektions-MOS-
Transistor hat Source- und Drainbereiche 2 und 3 vom n-
Kanal-Typ, die voneinander durch einen Kanalbildungsbereich
beabstandet sind, ein Schwebegate 4, das oberhalb des
Kanalbildungsbereichs angeordnet ist, und ein Steuergate 5,
das oberhalb des Schwebegates 4 vorgesehen ist, und sowohl
das Schwebegate 4 als auch das Steuergate 5 sind in einem
Isolierfilm 6 eingehüllt. Der so aufgebaute Schwebegate-
Lawineninjektions-MOS-Transistor wird normalerweise wie in
Fig. 2 illustriert symbolisiert, und ein Datenbit mit dem
Pegel "0" wird in dem Schwebegate-Lawineninjektions-MOS-
Transistor durch Erzeugung eines Lawinendurchbruchs um den
Drainbereich 3 erzeugt durch Zuführung eines relativ hohen
Spannungspegels von etwa 12,5 Volt zu sowohl dem
Drainbereich 3 als auch dem Steuergate 6. Mit injiziertem
Schwebegate wird der Schwebegate-Lawineninjektions-MOS-Transistor
als im "Einschreibzustand" bezeichnet. Wenn der
Lawinendurchbruch um den Drainbereich 3 erzeugt wird, werden heiße
Elektronen in das Schwebegate 4 injiziert, und dem
entsprechend wird die Schwellspannung zu einem relativ hohen
Spannungspegel verschoben, wie durch die Kurve A in Fig. 3
angezeigt ist. Falls jedoch zum Speichern eines Datenbits
mit Pegel "1" keine heißen Elektronen in das Schwebegate 4
injiziert werden (was als "Nichteinschreibzustand"
bezeichnet wird) verbleibt die Schwellspannung auf einem relativ
niedrigen Pegel von etwa 2 Volt, wie durch die Kurve B in
Fig. 3 dargestellt ist. Auf diese Weise speichert der
Schwebegate-Lawineninjektions-MOS-Transistor das Datenbit
unter Verwendung der Differenz im Schwellspannungspegel
zwischen dem elektroneninjizierten Zustand und dem
nichtinjizierten Zustand.
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In Fig. 4 der Zeichnungen ist die Schaltungsanordnung einer
nichtflüchtigen Halbleiterspeichervorrichtung dargestellt,
die ein Speicherzellenfeld 11 aufweist, das unter
Verwendung von Speicherzellen MC11 bis MCmn gebildet ist. Jede
Speicherzelle MC11 bis MCmn ist durch den
Schwebegate-Lawineninjektions-MOS-Transistor gebildet. Die Speicherzellen
in jeder Zeile sind zwischen entsprechende Zahlenleitungen
D1 bis Dn und einen Massenanschluß Vg geschaltet, und jede
Wortleitung W1, W2 oder Wn wird von den Steuergates dieser
Speicherzellen in jeder Zeile geteilt. Über ein
Zeilenadreßsignal aktiviert eine Zeilenadreß-Decoderschaltung 12
eine der Wortleitungen W1 bis Wn und somit die
Speicherzelle in der ausgewählten Zeile. Jede der Zahlenleitungen
D1 bis Dn ist an ihrem einen Ende mit jedem Gatetransistor
Y1, Y2 oder Yn des n-Kanal-Typs gekoppelt, wobei ihre
Gateelektroden
mit einer Spaltendecoderschaltung 13 verbunden
sind. Die Spaltendecoderschaltung 13 arbeitet abhängig von
einem Spaltenadreßsignal und aktiviert einen der
Gatetransistoren Y1 bis Yn, so daß nur ein Datenbit von einer der
Zahlenleitungen D1 bis Dn an eine Leseschaltung 14
übertragen wird. Parasitäre Kapazitäten C1, C2, . . . und Cn sind
mit den Zahlenleitungen D1, D2, . . . bzw. Dn verbunden.
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Der in der nichtflüchtigen Halbleiterspeicher-Vorrichtung
vorhandene bekannte Leseschaltung 14 umfaßt eine
Reihenschaltung eines n-MOS-Feldeffekttransistors 15 und eines p-
MOS-Feldeffekttransistors 16, die zwischen einen
Eingangsknoten 17 der Leseschaltung 14 und einer Quelle positiven
Spannungspegels Vc geschaltet sind, und eine
Inverterschaltung 18, die zwischen den Eingangsknoten 17 und die
Gateelektrode des n-Kanal-MOS-Feldeffekttransistors 15
geschaltet ist, und die Drainelektrode des
p-Kanal-Feldeffekttransistors 16 ist mit seiner Gateelektrode, die als
Ausgangsknoten 19 der Leseschaltung 14 dient, verbunden. Die so
ausgebildete Leseschaltung 14 arbeitet zur Erfassung einer
Änderung des Spannungspegels am Eingangsknoten 17 auf Basis
des Pegels des Datenbits und überträgt das Datenbit an den
Ausgangsknoten 19. Der Ausgangsknoten 19 ist mit einer
Differenzverstärkerschaltung 20 verbunden, die im wesentlichen
eine Reihenschaltung eines p-Kanal-Feldeffekttransistors 21
und eines n-Kanal-Feldeffekttransistors 22 umfaßt, die
zwischen die Quelle mit positivem Spannungspegel Vc und den
Masseanschluß Vg geschaltet ist, und eine Reihenschaltung
eines p-Kanal-Feldeffekttransistors 23 und eines n-Kanal-
Feldeffekttransistors 24, die ebenso zwischen die Quelle
mit positiven Spannungspegel Vc und den Masseanschluß Vg
geschaltet ist. Beide n-Kanal-Feldeffekttransistoren 22 und
24 formen zusammen eine Stromspiegelschaltung, so daß das
Datenbit schnell im Spannungspegel verstärkt und dem
Ausgangsknoten
25 zugeführt wird, der zwischen den p-Kanal-
Feldeffekttransistors 21 und dem
n-Kanal-Feldeffekttransistors 22 vorgesehen ist.
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Die folgende Beschreibung bezieht sich auf das
Schaltungsverhalten unter der Annahme, daß auf die Speicherzelle MC11
von außen zugegriffen wird. Die Signalverläufe der
wesentlichen Signale sind in Fig. 5 dargestellt. In einem für den
Zugriffertigen Zustand T1 wird der Massenspannungspegel
der Gateelektrode des Gatetransistors Y1, der Wortleitung
W1, der Gateelektrode des n-Kanal-Feldeffekttransistors 15,
dem Ausgangsknoten 25 der Differenzverstärkerschaltung 20
und der Zahlenleitung D1 zugeführt, wobei jedoch der
Ausgangsknoten 19 der Leseschaltung 14 auf einem positivem
Spannungspegel verbleibt, der etwas geringer ist als der
positive Spannungspegel Vc. Wenn mit dem Zeilenadreßsignal
und dem Spaltenadreßsignal der Zugriff auf die
Speicherzelle MC11 beginnt, erlaubt es der Reihenadreßdecoder 12
der Wortleitung W1 auf dem positivem Spannungspegel Vc
anzusteigen, und der Spaltenadreßdecoder 13 liefert den
positiven Spannungspegel Vc an die Gateelektrode des
Gatetransistors Y1, um den Gatetransistor Y1 einzuschalten.
Anschließend ist der Spannungspegel an der Gateelektrode
des n-Kanal-Feldeffekttransistors 15 höher als an seinem
Sourceknoten aufgrund der Inverterschaltung 18, und aus
diesem Grund schaltet der n-Kanal-Feldeffekttransistors 15
ein. Als Ergebnis wird ein Stromweg von der Quelle mit
positivem Spannungspegel Vc über die Reihenschaltung des p-
Kanal-Feldeffekttransistors 16 und des
n-Kanal-Feldeffekttransistors 15 und den Gatetransistor Y1 zur
Zahlenleitung D1 gebildet. Falls ein Datenbit mit Pegel "0" in der
Speicherzelle vorhanden ist, wird kein Kanal in der
Speicherzelle MC1 erzeugt. Dann wird Strom verbraucht, um
die parasitäre Kapazität C1, die mit der Zahlenleitung D1
gekoppelt ist, aufzuladen, und aus diesem Grund erhöht sich
der Spannungspegel auf der Zahlenleitung D1 allmählich über
eine relativ lange Zeitspanne T2 und erreicht schließlich
einen positiven Spannungspegel. Wenn die Zahlenleitung D1
den positiven Hochspannungspegel erreicht, erzeugt die
Inverterschaltung 18 einen niedrigen Spannungspegel
bezüglich der Sourceelektrode des n-Kanal-Feldeffekttransistors
15, so daß der n-Kanal-Feldeffekttransistors 15
ausschaltet. Wenn der n-Kanal-Feldeffekttransistors 15
ausgeschaltet ist, wird der Strom zum Erhöhen des Spannungspegels am
Ausgangsknoten 19 verwendet. Bei hohem Spannungspegel am
Ausgangsknoten 19 schaltet der
p-Kanal-Feldeffekttransistors 18 aus, so daß der Ausgangsknoten der
Differenzverstärkerschaltung 20 auf Massenpotential zurückentwickelt
wird. Auf diese Weise wird das ausgelesene Datenbit auf dem
niedrigen Spannungspegel fixiert, und aus diesem Grunde
wird in der Zeitspanne T3 festgestellt, daß die
Speicherzelle MC11 im Einschreibzustand ist. Falls jedoch das
Datenbit mit "1" in der Speicherzelle MC11 gespeichert ist,
fließt der Strom zum Masseanschluß, so daß der n-Kanal-
Feldeffekttransistor 15 im Einschaltzustand verbleibt und
somit den Ausgangsknoten 19 veranlaßt, auf dem niedrigen
Potentialpegel zu verbleiben. Dies führt dazu, das der p-
Kanal-Feldeffekttransistors 21 eingeschaltet wird, um den
Ausgangsknoten 25 auf hohem Spannungspegel zu halten. Dann
wird für die Speicherzelle MC11 erfaßt, daß sie im
Nichteinschreibzustand ist.
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Ein Problem ergibt sich in der bekannten Leseschaltung 14
hinsichtlich der relativ langen Zugriffszeit. Zum
Vermindern der Zugriffszeit kann der Kanal-Feldeffekttransistor
15 durch einen Kanal-Feldeffekttransistor mit breiterer
Gateelektrode gebildet sein. Wenn die Gatebreite der
Gateelektrode erhöht wird, besitzt der Feldeffekttransistor
eine große Stromtreiberfähigkeit, so daß die parasitäre
Kapazität C1 schnell aufgeladen werden würde. Falls jedoch
der Feldeffekttransistor eine breitere Gateelektrode
aufweist, ist die Leseschaltung 14 empfindlicher bezüglich
Rauschen auf dem Massenpotentialpegel. Dies führt dazu, daß
ein Fehlerdatenbit nach außen geliefert werden kann.
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Im einzelnen sei nunmehr angenommen, daß die
Inverterschaltung 18 eine Schwellspannung Vth 18 von einem Volt auf
einer Eingangs-/Ausgangsspannungscharakteristiklinie 31a
aufweist und daß der n-Kanal-Feldeffekttransistor ebenso
eine Schwellspannung von Vth15 von einem Volt aufweist,
wobei der Gaterückspannungseffekt zu berücksichtigen ist, wird
der n-Kanal-Feldeffekttransistor 15 beim Gatespannungspegel
V15 ausgeschaltet wird aufgrund des Spannungspegels auf der
Zahlenleitung D1, der im Spannungspegel zunimmt, falls die
Speicherzelle MC11 im Einschreibzustand ist. Der
Gatespannungspegel V15OFF, die den Feldeffekttransistor 15
ausschaltet, ist durch den Schnittpunkt 33a der
Charakteristikalinie 31a und einer linearen Linie 32a angegeben. Die
lineare Linie 32a bezeichnet den Gatespannungspegel V15
oder die Gesamtspannung in Termen des Gesamtspannungspegels
V17 am Eingangsknoten 17 und wird berechnet zu:
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V15 = V17 + Vth15.
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Falls jedoch der Nichteinschreibzustand in der
Speicherzelle MC11 vorliegt, dringt ein Strom durch den n-Kanal-
Feldeffekttransistor 15 zum Invertieren des Spannungspegels
am Ausgangsknoten 25, und der Spannungspegel V15ON zum
Ermöglichen des Stromflusses wird berechnet zu
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V15ON = V17 + Vth15 + 2 Volt.
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Der den Stromfluß zulassende Spannungspegel V15ON wird
durch einen Schnittpunkt 33c der Charakteristikalinie 31a
und einer linearen Linie 32c wiedergegeben. Falls jedoch
der n-Kanal-Feldeffekttransistor 15 durch einen
Kanal-Feldeffekttransistor mit breiterer Gateelektrode gebildet ist,
tritt der Strom zum Invertieren des Spannungspegels am
Ausgangsknoten 25 beim Gatespannungspegel V15ON' auf, der
geringer ist als der durch den Schnittpunkt 33c angegebene.
Ein Schnittpunkt 33b, der den Spannungspegel V15ON' angibt,
wird beispielsweise berechnet zu:
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V15ON' = V18 + Vth15 + 1 Volt.
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Falls in dieser Situation Rauschen im Massenspannungspegel
Vg vorhanden ist, wird die Eingangs-/Ausgangscharakteristik
der Inverterschaltung 18 von der Linie 31a zur Linie 31b
verschoben. Der Gatespannungspegel V15OFF, der es dem n-
Kanal-Feldeffekttransistor 15 erlaubt, im stabilen Zustand
zu verbleiben, wird entsprechend vom Schnittpunkt 31a zu
einem Schnittpunkt 34 verschoben. Der Schnittpunkt 34 hat
einen höheren Spannungspegel als der Schnittpunkt 33b, so
daß der Ausgangsknoten 25 vorübergehend den
Nichteinschreibzustand anzeigt, obwohl die Speicherzelle MC11 sich
im Einschreibzustand befindet. Es besteht deshalb die
Gefahr, daß der Feldeffekttransistor mit breiterer
Gateelektrode den Ausgangsknoten 25 beeinflußt, den
entgegengesetzten Zustand der zugegriffenen Speicherzelle anzuzeigen.
Es besteht deshalb ein Widerspruch zwischen dem schnellen
Auslesevorgang und der Zuverlässigkeit des
Datenbitauslesens über den Feldeffekttransistor 15 mit breiterer
Gateelektrode.
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Es ist somit eine wichtige Aufgabe der Erfindung eine
Leseschaltung zu schaffen, die für eine Verbesserung der
Zugriffszeit wirksam ist.
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Es ist eine weitere wichtige Aufgabe der Erfindung eine
Leseschaltung zu schaffen, die weniger empfindlich auf
Rauschen auf einem konstanten Spannungspegel ist.
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Zur Lösung dieser Aufgaben schlägt die Erfindung vor, den
Stromweg in eine Vielzahl von Kanälen zu unterteilen, die
parallel zwischen den Gatetransistoren und der
Differenzverstärkerschaltung vorgesehen sind.
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Erfindungsgemäß wird eine nichtflüchtige
Halbleiterspeichervorrichtung geschaffen mit einer Leseschaltung, einer
Anzahl Speicherzellen, einer
Speicherzellenbezeichnungseinrichtung, die zur Bezeichnung einer der Speicherzellen zum
Auslesen eines darin gespeicherten Datenbits arbeitet,
wobei jede der Speicherzellen einen Leitungsweg oder einen
Nichtleitungsweg zwischen einem Eingangsknoten und einer
ersten Konstantspannungsquelle abhängig von dem darin
gespeicherten Datenbit aufweist, wobei die Leseschaltung
aufweist (a) eine Anzahl von Feldeffekttransistoren, die
unterschiedliche Schwellspannungen aufweisen und parallel
zwischen den Eingangsknoten und den Ausgangsknoten
geschaltet sind, wobei die Feldeffekttransistoren Gateelektroden
aufweisen, (b) eine Stromversorgungseinrichtung, die
zwischen eine zweite Konstantspannungsquelle, deren
Spannungspegel unterschiedlich zu dem der ersten
Konstantspannungsquelle ist, und dem Ausgangsknoten geschaltet ist, und (c)
einer Toreinrichtung, die zwischen den Eingangsknoten und
die Gateelektroden geschaltet ist und auf einen
Spannungspegel am Eingangsknoten anspricht, zum sequentiellen
Verändern der Feldeffekttransistoren zwischen den
Einschaltzuständen
und den Ausschaltzuständen, so daß das in der durch
die Speicherzellenbezeichnungseinrichtungen bezeichnete
Speicherzellen gespeicherte Bit an den Ausgangsknoten
übertragen wird.
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Die Merkmale und Vorteile der erfindungsgemäßen
Leseschaltung werden aus der folgenden Beschreibung zusammen mit den
beigefügten Zeichnungen deutlich. Es zeigt:
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Fig. 1 eine Schnittdarstellung des Aufbaus eines
Schwebegate-Lawineninjektions-MOS-Feldeffekttransistors für ein Speicherzellenfeld,
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Fig. 2 ein Diagramm, daß das Symbol
Schwebegate-Lawineninjektions-MOS-Feldeffekttransistor darstellt,
der in Fig. 1 gezeigt ist,
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Fig. 3 einen Graph zur Erläuterung des Drainstroms
bezüglich des Steuergate-Spannungspegels, der
durch den in Fig. 1 dargestellten Schwebegate-
Lawineninjektions-MOS-Feldekkefttransistor
erreicht wird,
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Fig. 4 ein Diagramm zur Erläuterung der
Schaltungsanordnung einer mit einer bekannten Leseschaltung
versehenen nichtflüchtigen
Halbleiterspeicher-Vorrichtung,
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Fig. 5 ein Diagramm zur Erläuterung der Signalverläufe
wesentlicher Signale, die in der in Fig. 4
dargestellten nichtflüchtigen Speichervorrichtung
erzeugt werden,
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Fig. 6 einen Graph zur Erläuterung der
Schaltcharakteristika einer Leseschaltung, die einen Teil der in
Fig. 4 dargestellten nichtflüchtigen
Halbleiterspeichervorrichtung bildet,
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Fig. 7 ein Diagramm zur Erläuterung der
Schaltungsanordnung einer nichtflüchtigen
Halbleiterspeichervorrichtung, die mit einer Leseschaltung gemäß einer
Ausführungsform der Erfindung versehen ist,
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Fig. 8 ein Diagramm zur Erläuterung der
Schaltcharakteristika einer Leseschaltung, die in den in Fig. 7
dargestellte nichtflüchtige
Halbleiterspeichervorrichtung eingefügt ist, und
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Fig. 9 ein Diagramm zur Erläuterung des
Schaltungsaufbaus einer Leseschaltung gemäß einer weiteren
Ausführungsform der Erfindung.
Erste Ausführungsform
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Fig. 7 der Zeichnungen zeigt eine nichtflüchtige
Halbleiterspeichervorrichtung, die aufweist ein Speicherzellenfeld
41 mit einer Anzahl Wortleitungen und einer Anzahl
Zahlenleitungen, eine Zeilenadreßdecoderschaltung 42, die zur
Aktivierung der mit einer der Wortleitungen verbundenen
Speicherzellen dient, Gatetransistoren 43, die entsprechend
mit den Zahlenleitungen verbunden sind, um ein Datenbit auf
einer der Zahlenleitungen passieren zu lassen, eine
Speicheradreßdecoder-Schaltung 44 zum Einschalten einer der
Gatetransistoren 43, eine Leseschaltung 45, die mit den
Gatetransistoren 43 verbunden ist, und eine
Differenzverstärkerschaltung 46. Jede der Speicherzellen ist durch
einen
Schwebegate-Lawineninjektions-MOS-Feldeffekttransistor,
der in Fig 1 dargestellt ist, gebildet und außer der
Leseschaltung 45 sind die Komponentenschaltungen ähnlich
dem Schaltungsaufbau wie in der nichtflüchtigen
Halbleiterspeichervorrichtung, die in Fig. 4 dargestellt ist, so daß
die Beschreibung auf die Leseschaltung 45 gerichtet wird
und aus Gründen der Einfachheit keine weitere Beschreibung
der anderen Schaltkomponenten erfolgt.
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Die Leseschaltung 45 weist einen mit den Gatetransistoren
43 verbundenen Eingangsknoten und einen Ausgangsknoten 48
auf, der mit dem Differenzverstärker 46 verbunden ist und
abhängig ist von einem Spannungspegel am Eingangsknoten 47
zum Übertragen eines Datenbits vom Eingangsknoten 47 zum
Ausgangsknoten 48. Die Leseschaltung 45 umfaßt ferner zwei
n-Kanal-Feldeffekttransistoren 49 und 50, die parallel
zwischen den Eingangsknoten 47 und den Ausgangsknoten 48
geschaltet sind, eine Inverterschaltung 51, die zwischen
einen positiven Spannungsknoten Vc und einen
Massenspannungsknoten Vg geschaltet ist, und einen
p-Kanal-Feldeffekttransistor 52, der zwischen den positiven
Spannungsknoten Vc und den Ausgangsknoten 48 geschaltet ist. Der
Spannungspegel am Eingangsknoten 47 wird dem Eingangsknoten der
Inverterschaltung 51 zugeführt, und die
n-Kanal-Feldeffekttransistoren 49 und 50 werden durch den Ausgangsknoten
der Inverterschaltung 51 geschaltet. Die
n-Kanal-Feldeffekttransistoren 40 und 50 besitzen unterschiedliche
Schwellspannungen und schalten gleichzeitig ein, um einen
Strom vom positiven Spannungsknoten Vc beim Zugriff auf
eine Speicherzelle im Nichteinschreibzustand durch sie
passieren zu lassen. Falls die totale Stromtreiberfähigkeit
der n-Kanal-Feldeffekttransistoren 49 und 50 etwa gleich
der eines einzigen Feldeffekttransistors mit breiterer
Gateelektrode ist, haben die beiden
n-Kanal-Feldeffekttransistoren eine größere Schwellspannung als der eine
Feldeffekttransistor
mit breiterer Gateelektrode. Dies führt
dazu, daß die zwei n-Kanal-Feldeffekttransistoren 49 und 50
weniger empfindlich auf Rauschen sind als der eine
Feldeffekttransistor mit breiterer Gateelektrode. Der p-Kanal-
Feldeffekttransistor 52 umfaßt eine mit dem Ausgangsknoten
48 verbundene Gateelektrode, so daß der positive
Spannungsknoten Vc die n-Kanal-Feldeffekttransistoren 40 und 50 mit
einem Strom versorgt, sofern der Ausgangsknoten 48 einen
ausreichend niedrigeren Spannungspegel als der positive
Spannungsknoten Vc aufweist. Falls jedoch die
n-Kanal-Feldeffekttransistoren 49 und 50 ausgeschaltet werden, um es
dem Ausgangsknoten 48 zu erlauben, im Spannungspegel
anzusteigen, schaltet der p-Kanal-Feldeffekttransistor
allmählich ab, um den Ausgangsknoten 48 auf einem gewissen
positiven Spannungspegel zu halten.
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Das Schaltungsverhalten der Leseschaltung 45 wird im
folgenden mit Bezug auf Fig. 8 erläutert, in der eine Linie 61
die Eingangs/Ausgangscharakteristika der Inverterschaltung
51 angibt. Angenommen, daß die Inverterschaltung 51 eine
Schwellspannung vom 1 Volt aufweist und das die n-Kanal-
Feldeffekttransistoren 49 und 50 Schwellspannungen von 1
Volt beziehungsweise 0 Volt aufweisen, schaltet der n-
Kanal-Feldeffekttransistor 49 bei einem Gatespannungspegel
V49OFF aus, der berechnet wird zu
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V49OFF = V47 + Vth49,
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wobei V47 der Spannungspegel am Eingangsknoten 47 und Vth49
die Schwellspannung des n-Kanal-Feldeffekttransistor 49
sind. Der Gatespannungspegel V49OFF wird durch einen
Schnittpunkt 62a der Charakteristiklinie 61 und einer
linearen Linie 63a verbunden. Es soll angemerkt werden, daß
Gaterückspannungseffekte entsprechend berücksichtigt sind
zur Beurteilung der Schwellspannungen der
n-Kanal-Feldeffekttransistoren. Wenn andererseits der Spannungspegel am
Eingangsknoten 47 abnimmt und dem entsprechend der
Spannungspegel der Inverterschaltung 51 ansteigt, schaltet der
n-Kanal-Feldeffekttransistor 49 bei dem Gatespannungspegel
V49ON ein, um den Ausgangsknoten 48 zu erlauben, den
Logikpegel zu invertieren. Der Gatespannungspegel 49ON ist durch
die folgende Gleichung gegeben:
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V49ON = V47 + Vth49 + 2 Volt.
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Der Gatespannungspegel V49ON ist durch den Schnittpunkt 62b
der Charakteristikkurve 61 und der linearen Linie 63b
angegeben.
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Bezüglich des Feldeffekttransistors 50, wenn der
Spannungspegel am Eingangsknoten 47 ansteigt und dementsprechend der
Ausgangsspannungspegel der Inverterschaltung 51 abnimmt,
schaltet der n-Kanal-Feldeffekttransistor 51 bei dem
Gatespannungspegel V50OFF aus, der gegeben ist durch
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V50OFF = V47 + Vth50
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wobei Vth50 die Schwellspannung des
n-Kanal-Feldeffekttransistors 50 ist, die zu 0 Volt gewählt ist. Der
Gatespannungspegel V50OFF wird durch einen Schnittpunkt der
Charakteristikkurve 61 und einer linearen Linie 65a angezeigt.
Der Spannungspegel am Eingangsknoten 47 sinkt jedoch und
dementsprechend geht die Ausgangsspannung der
Inverterschaltung 51 hoch, wobei der n-Kanal-Feldeffekttransistor
50 mit einem Gatespannungspegel V50ON einschaltet, um dem
Ausgangsknoten 48 zu erlauben, den Logikpegel zu
invertieren. Der Gatespannungspegel V50ON wird wie folgt berechnet:
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V50ON = V47 + Vth50 + 2 Volt.
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Der Gatespannungspegel V50ON wird durch einen Schnittpunkt
64b der Charakteristikkurve 61 und einer linearen Linie 65b
angezeigt. Die Gatespannungspegel V49OFF, V49ON, V50OFF und
V50ON befinden sich somit auf der Charakteristikkurve 61
sofern kein Rauschen auf dem Massenspannungspegel liegt.
Wenn der n-Kanal-Feldeffekttransistor 49 mit dem n-Kanal-
Feldeffekttransistor 50 zusammenarbeitet, verbleiben beide
n-Kanal-Feldeffekttransistoren 49 und 50 in entsprechenden
Ausschaltzuständen, wobei der Gatespannungspegel nicht
größer ist als der des Schnittpunktes 64a. Bei einem
Spannungspegel zwischen dem Schnittpunkt 62a und dem
Schnittpunkt 64b, beispielsweise an einem Punkt 66, wird der
Ausgangsknoten 48 jedoch invertiert. Mit anderen Worten, wenn
der Gatespannungspegel zum Punkt 66 ansteigt, wird der
Stromweg zwischen dem positiven Spannungsknoten Vc und der
durch den Zeilenadreßdecoder 12 und den
Spaltenadreßdecoder angegebenen Speicherzelle gebildet, so daß
Spannungspegel am Ausgangsknoten 48 abnimmt und schließlich im
Logikpegel invertiert wird. Da die
n-Kanal-Feldeffekttransistoren 49 und 50 an den Schnittpunkten 62a bzw. 64a
ausschalten, wird zumindest ein Teil des Stromwegs gleichzeitig in
den n-Kanal-Feldeffekttransistoren 49 und 50 gebildet,
sofern der Spannungspegel am Eingangsknoten 47 innerhalb
eines durch einen Pfeil 67 gekennzeichneten Bereichs liegt.
Anschließend laden die n-Kanal-Feldeffekttransistoren 49
und 50 eine parasitäre Kapazität schnell auf, die mit der
Zahlenleitung gekoppelt ist, die ihrerseits mit der durch
den Zeilenadreßdecoder 42 und
Spaltenadreßdecoderschaltung 44 angegebene Speicherzelle gekoppelt ist. Dies führt
zu einer Verbesserung hinsichtlich der Zugriffszeit.
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Wenn auf dem Massenspannungspegel Rauschen liegt, wird die
Charakteristikkurve 61 durch die unterbrochen dargestellte
Linie 68, ähnlich wie im bekannten Beispiel ersetzt. Dann
bewegt sich der Gatespannungspegel V50OFF vom Schnittpunkt
64a zu einem Schnittpunkt 69, wobei jedoch der
Spannungspegel am Schnittpunkt 69 geringer ist als am Punkt 66, so daß
keine Inversion des Logikpegels am Ausgangsknoten 48
auftritt. Mit anderen Worten hat die Leseschaltung 45 eine
geringere Empfindlichkeit gegen Rauschen und ist somit
weniger empfindlich zur Erzeugung eines Fehlerdatenbits.
Zweite Ausführungsform
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In Fig. 9 der Zeichnungen ist die Schaltungsanordnung einer
weiteren Leseschaltung 71 erläutert. In der Leseschaltung
71 ist die Inverterschaltung 51 ersetzt durch ein NOR-Tor
72, wobei jedoch die anderen Bauelemente ähnlich sind zu
den der Leseschaltung 45, so daß für die anderen
Bauelemente keine Beschreibung erfolgt. Die anderen Bauelemente
werden durch gleiche Bezugsziffern bezeichnet wie die
korrespondierenden Elemente der Leseschaltung 45. Das NOR-Tor
72 hat zwei Eingangsknoten, von denen einer mit dem
Eingangsknoten 47 verbunden ist und der andere mit einem
Chipfreigabesignal CE versorgt wird. Das Chipfreigebesignal
CE wird von außerhalb der nichtflüchtigen
Speichervorrichtung für ihre Aktivierung zugeführt. Das NOR-Tor 72
veranlaßt die n-Kanal-Feldeffekttransistoren 49 und 50 und das
Chipfreigabesignal CE im Ausschaltzustand zu verbleiben,
und aus diesem Grunde ist der Stromverbrauch der
Leseschaltung 71 bezüglich der Leseschaltung 45 vermindert.
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Obwohl verschiedene Ausführungsformen der Erfindung
dargestellt und beschrieben wurden, ist es offensichtlich für
den Fachmann, daß verschiedene Änderungen und
Modifikationen
vorgenommen werden können, ohne den Kern der Erfindung
zu verlassen. Beispielsweise kann der Stromweg in mehr als
zwei unterteilt werden, wobei jeder durch einen
Feldeffekttransistor gebildet ist.