DE69027065T2

DE69027065T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69027065T2
Application number: DE69027065T
Authority: DE
Inventors: Takao Akaogi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1989-07-13
Filing date: 1990-07-12
Publication date: 1996-11-28
Anticipated expiration: 2010-07-13
Also published as: US5091888A; JPH0346197A; KR910003667A; EP0408037B1; KR930009541B1; DE69027065D1; EP0408037A2; EP0408037A3

Description

Die vorliegende Erfindung betrifft Halbleiteranordnungen und insbesondere eine Halbleiterspeicheranordnung des sogenannten Referenzzellentyps zum Speichern von Daten in einer Speicherzelle, wobei der Inhalt der in der Speicherzelle gespeicherten Daten durch Vergleichen eines Ausgangssignals der Speicherzelle mit einem Ausgangssignal der Referenzzelle identifiziert wird.
Auf dem Gebiet der Halbleiterspeicheranordnungen, wie z.B. insbesondere der nicht- flüchtigen Halbleiterspeicheranordnungen, werden Speicheranordnungen des sogenannten Referenzzellentyps zur Verringerung der Zugriffszeit verwendet. Bei derartigen Halbleiterspeicheranordnungen des Referenzzellentyps werden in der Speicherzelle gespeicherte Daten auf Grundlage eines Vergleichs mit dem Ausgangssignal einer Referenzzelle identifiziert.
Bzgl. dieser nicht-flüchtigen Halbleiteranordnungen des Referenzzellentyps werden Anstrengungen unternommen, um die Integrationsdichte zu erhöhen, und die Größe der die Speicherzelten bildenden Transistoren wird immer weiter verringert. Die Transistoren der Referenzzellen bilden diesbezüglich keine Ausnahme. Bei diesen nicht- flüchtigen Halbleiteranordnungen entsteht dadurch ein Problem, daß sich die Größe der die Referenzzellen bildenden Transistoren insbesondere bzgl. der Gatelänge, der Gateweite usw. abhängig von dem Herstellungsverfahren verändert. Bei extrem kleinen miniaturisierten Transistoren kann eine geringe Veränderung der Gatelänge, Gateweite usw. eine bedeutende Veränderung der Transistoreigenschaften hervorrufen.
Aus der Druckschrift EP-A-0 270 750 ist eine Halbleiterspeicheranordnung nach dem Oberbegriff des Patentanspruches 1 bekannt.
Fig. 1 zeigt ein Beispiel eines bekannten lösch- und programmierbaren Nur-Lese- Speichers (Erasable Programmable Read-Only Memory (EPROM)). Die Speicheranordnung umfaßt einen Speicherbereich 1 mit einer Speicherzelle, einen Referenzbereich 2 und einen Ausgangsbereich 3, wobei Daten aus der Speicherzelle auf der Grundlage eines Vergleichs einer Ausgangsspannung VM der Speicherbereichs 1 mit einer von dem Referenzbereich 2 erzeugten Referenzspannung VR ausgelesen werden.
Unter Bezugnahme auf Fig. 1 beihhaltet der Speicherbereich 1 einen als Lastwiderstand dienenden p-Kanal MOS-Transistor 11, einen n-Kanal MOS-Transistor 12 zum später beschriebenen Anlegen einer Vorspannung an eine Bitleitung, einen n-Kanal MOS- Transistor 13 zum Auswählen einer Spalte und eine aus einem MOS-Transistor des Floating-Gate-Typs bestehende Speicherzelle 14. Der Sourceanschluß des MOS- Transistors 11 ist mit einem Spannungsanschluß 15 verbunden, an den eine Sourcespannung VDD von typischerweise 5 Volt anliegt. Des weiteren ist der Gateanschluß des MOS-Transistors 11 mit einem Ausgangsanschluß 16 des Speicherbereichs 1 verbunden. Der Drainanschluß des MOS-Transistors 11 ist mit dessen Gateanschluß und zudem mit dem Drainanschluß des MOS-Transistors 12 verbunden. Dieser MOS-Transistor 12 wird zum Anlegen einer Vorspannung an eine mit dem Drainanschluß der Speicherzelle 14 verbundenen Bitleitung BL verwendet, so daß zum Zeitpunkt des Auslesens von Daten keine Elektronen in das Floating Gate der Speicherzelle 14 injiziert werden. Zu diesem Zweck wird über einen Eingangsanschluß 17 eine Gatespannung von 1,2 Volt an den Gateanschluß des MOS-Transistors 12 angelegt und entsprechend die Spannung an der Bitleitung BL auf 0,9 Volt gesetzt. Somit wird die Drainspannung der Speicherzelle 14 ebenfalls auf 0,9 Volt gesetzt. Der Sourceanschluß des MOS-Transistors 12 ist mit dem Drainanschluß eines zur Spaltenauswahl dienenden MOS-Transistors 13 verbunden.
Der Gateanschluß des MOS-Transistors 13 ist mit einem Spaltenbus 18 und sein Sourceanschluß über die Bitleitung BL mit dem Drainanschluß der Speicherzelle 14 verbunden. Der MOS-Transistor 13 legt somit abhängig von einem Spaltenauswahlsignal an dem Spaltenbus 18 die zuvor beschriebene Bitleitungsspannung über die Bitleitung BL an den Drainanschluß der Speicherzelle 14 an. Die Speicherzelle 14 besteht aus einem MOS-Transistor des Floating-Gate-Typs, welcher ein Floating Gate sowie einen mit der Wortleitung WL verbundenen Steuer-Gateanschluß aufweist. Die Speicherzelle 14 besitzt des weiteren einen an Masse liegenden Sourceanschluß und speichert bei Injizierung der Elektronen von dem Floating Gate den logischen Wert "0". Werden die Elektronen nicht injiziert, speichert die Speicherzelle 14 den logischen Wert 1". Speichert die Speicherzelle 14 den Wert "0", ist der die Speicherzelle 14 bildende MOS-Transistor ausgeschaltet, auch wenn die Wortleitungsspannung über die Wortleitung WL an den Gateanschluß angelegt ist; dagegen ist der MOS-Transistor 14 abhängig von der Wortleitungsspannung eingeschaltet, wenn der Wert "1" gespeichert ist.
Der als Lastwiderstand dienende MOS-Transistor 11 weist eine derartige Gateweite auf, daß als Ausgangsspannung VM an dem Ausgangsanschluß 16 eine Spannung von 4 Volt auftritt, wenn die adressierte Speicherzelle 14 den logischen Wert "0" speichert, während an dem Ausgangsanschluß 16 eine Ausgangsspannung von 3 Volt auftritt, wenn in der Speicherzelle 14 der logische Wert "1" gespeichert ist.
Der Referenzbereich 2 beinhaltet einen als Lastwiderstand dienenden p-Kanal MOS- Transistor 21, einen n-Kanal MOS-Transistor 22 zum später beschriebenen Anlegen einer Vorspannung an eine Bitleitung, einen n-Kanal MOS-Transistor 23 zum Auswählen einer Spalte und eine aus einem MOS-Transistor des Floating-Gate-Typs bestehende Speicherzelle 24. Der Sourceanschluß des MOS-Transistors 21 ist mit einem Spannungsanschluß 25 verbunden, an den eine Sourcespannung VDD von typischerweise 5 Volt anliegt. Des weiteren ist der Gateanschluß des MOS-Transistors 21 mit einem Ausgangsanschluß 26 des Referenzbereichs 2 verbunden. Der Drainanschluß des MOS-Transistors 21 ist mit dessen Gateanschluß und zudem mit dem Drainanschluß des MOS-Transistors 22 verbunden. Dieser MOS-Transistor 22 wird zum Anlegen einer Vorspannung an eine mit dem Drainanschluß der Speicherzelle 24 verbundenen Bitleitung BLR verwendet, so daß zum Zeitpunkt des Auslesens von Daten keine Elektronen in das Floating Gate der Speicherzelle 24 injiziert werden. Zu diesem Zweck wird über einen Eingangsanschluß 27 eine Gatespannung von 1,2 Volt an den Gateanschluß des MOS-Transistors 22 angelegt und entsprechend die Spannung an der Bitleitung BLR auf 0,9 Volt gesetzt. Somit wird die Drainspannung der Speicherzelle 24 ebenfalls auf 0,9 Volt gesetzt. Der Sourceanschluß des MOS-Transistors 22 ist mit dem Drainanschluß eines zur Spaltenauswahl dienenden MOS-Transistors 23 verbunden.
Der Gateanschluß des MOS-Transistors 23 ist mit der Sourcespannung VDD und sein Sourceanschluß über die Bitleitung BLR mit dem Drainanschluß der Speicherzelle 24 verbunden, so daß der MOS-Transistor 23 die zuvor beschriebene Bitleitungsspannung von 0,9 Volt an den Drainanschluß der Speicherzelle 24 anlegt. Die Speicherzelle 24 besteht ähnlich wie die Speicherzelle 14 aus einem MOS-Transistor des Floating-Gate- Typs und weist neben dem Floating Gate einen mit der Wortleitung WL verbundenen Steuer-Gateanschluß auf. Die Speicherzelle 24 besitzt des weiteren einen an Masse liegenden Sourceanschluß und speichert den logischen Wert "1". Aufgrund des in der Speicherzelle 24 gespeicherten Wertes "1" ist der die Speicherzelle 24 bildende MOS- Transistor eingeschaltet. Es sollte beachtet werden, daß der MOS-Transistor der Speicherzelle 24 stets durch die an seinen Gateanschluß angelegte Sourcespannung VDD vorgespannt ist.
Der als Lastwiderstand dienende MOS-Transistor 21 weist eine derartige Gateweite auf, daß als Ausgangsspannung VR an dem Ausgangsanschluß 26 eine Spannung von 3,5 Volt auftritt. Diese Spannung von 3,5 Volt entspricht der mittleren Spannung zwischen der Spannung von 4,0 Volt, welche dem Wert der Spannung VM im Falle eines in der Speicherzelle 14 gespeicherten Wertes "0" entspricht, und der Spannung von 3,0 Volt, welche dem Wert der Spannung VM im Falle eines in der Speicherzelle 14 gespeicherten Wertes "1" entspricht. Die zuvor beschriebene Beziehung zwischen der Spannung VM und der Spannung VR kann erhalten werden, indem die Gateweite des MOS-Transistors 21 zweimal so groß wie die Gateweite des MOS -Transistors 11 gewählt wird, wenn die Speicherzellen 14 und 24 bzgl. der Gatelänge, der Gateweite usw. dieselben Abmessungen aufweisen.
Der Ausgangsschaltungsbereich 3 beinhaltet einen Differenzverstärker 31, dessen invertierender Eingangsanschluß mit dem Ausgangsanschluß 16 des Speicherbereichs 1 und dessen nicht-invertierender Eingangsanschluß mit dem Ausgangsanschluß 26 des Referenzbere ichs 2 verbunden ist. Des weiteren besitzt der Differenzverstärker 31 einen mit dem Datenausgangsanschluß 32 der Speicheranordnung verbundenen Ausgangsanschluß.
Zum Auslesen von Daten aus der Speicherzelle 14 wird die Speicherzelle 14 abhängig von dem Spaltenauswahlsignal an dem Spaltenbus 18 und der Wortleitungsspannung auf der Wortleitung WL adressiert, und die Spannung an der Bitleitung BL wird abhängig davon, ob der Wert "1" oder "0" in der Speicherzelle 14 gespeichert ist, verändert. Der Differenzverstärker 31 erzeugt auf der Grundlage eines Vergleichs mit der - wie bereits beschrieben - auf 0,35 Volt gesetzten Referenzspannung VR entweder ein Niedrigpegel- Ausgangssignal L abhängig von der dem in der Speicherzelle 14 gespeicherten Wert "0" entsprechenden Ausgangsspannung VM von 4 Volt oder ein Hochpegel-Ausgangssignal H abhängig von der dem in der Speicherzelle 14 gespeicherten Wert "1" entsprechenden Ausgangsspannung VM von 3 Volt. D.h., daß die in der Speicherzelle 14 gespeicherten Daten durch Erfassen einer Änderung der Ausgangsspannung VM von lediglich 1 Volt identifiziert werden können. Auf diese Weise kann der Dateninhalt schnell identifiziert werden und die zum Auslesen der Daten aus der Speicherzelle 14 benötigte Zugriffszeit wird deutlich verringert.
Bei der zuvor beschriebenen bekannten Speicheranordnung tritt jedoch verbunden mit dem Bedürfnis nach Miniaturisierung der die Speicheranordnung bildenden Transistoren das Problem auf, daß bereits eine geringe Größenänderung der Speicherzelle, insbesondere der Speicherzelle 24 des Referenzbereiches 2, bzgl. der Gatelänge oder Gateweite eine deutliche Veränderung der Eigenschaften der Speicherzelle hervorruft. Wird die Referenzspannung VR verändert, so tritt das Risiko auf, daß Daten fehlerhaft ausgelesen werden oder eine relativ lange Zeit benötigt wird, um die Daten zuverlässig auszulesen.
Demzufolge liegt der vorliegenden Erfindung insbesondere die Aufgabe zugrunde, eine neue und nützliche Halbleiterspeicheranordnung zu schaffen, bei welcher die zuvor beschriebenen Probleme beseitigt sind.
Des weiteren liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiterspeicheranordnung zu schaffen, die ein schnelles Auslesen von Daten ermöglicht und trotzdem für eine Erhöhung der Integrationsdichte geeignet ist.
Schließlich liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiterspeicheranordnung des Referenzzellentyps zu schaffen, bei der eine hervorragende Zugriffszeit auch dann gewährleistet ist, wenn die Eigenschaften der Referenzzellen verändert werden.
Erfindungsgemäß wird eine Halbleiterspeicheranordnung geschaffen, umfassend eine Speicherzellenvorrichtung zum Speichern von Daten, wobei an die Speicherzellenvorrichtung ein die Speicherzellenvorrichtung spezifizierendes Adressensignal angelegt ist und die Speicherzellenvorrichtung abhängig von dem Adressensignal ein die darin gespeicherten Daten bezeichnendes Ausgangssignal erzeugt, eine Referenzzellenvorrichtung zum Erzeugen eines die darin gespeicherten Referenzdaten bezeichnenden Referenzsignals, wobei die Referenzzellenvorrichtung eine Vielzahl von zueinander parallel geschalteten Referenzzellentransistoren umfaßt, so daß eine Eigenschaftsänderung der Referenzzellentransistoren im wesentlichen ausgeglichen wird, eine Ausgangsvorrichtung, an welche das Ausgangssignal der Speicherzellenvorrichtung und das Referenzsignal der Referenzzellenvorrichtung angelegt sind, wobei die Ausgangsvorrichtung das Ausgangssignal und das Referenzsignal miteinander vergleicht und auf der Grundlage des Vergleichs ein die in der Speicherzellenvorrichtung gespeicherten Daten bezeichnendes Ausgangssignal der Halbleiterspeicheranordnung erzeugt, eine erste Lastwiderstandsvorrichtung, die an eine Spannungsversorgung zum Anlegen einer elektrischen Spannung an die Referenzzellenvorrichtung angeschlossen ist, eine zweite Lastwiderstandsvorrichtung, die an eine Spannungsversorgung zum Anlegen einer elektrischen Spannung an die Speicherzellenvorrichtung angeschlossen ist, wobei die erste Lastwiderstandsvorrichtung einen ersten Feldeffekttransistor mit einer ersten Kanalweite umfaßt, welcher an eine Referenzbitleitung mit einer daran angelegten Referenzbitleitung-Spannung angeschlossen ist, und wobei die zweite Lastwiderstandsvorrichtung einen zweiten Feldeffekttransistor mit einer zweiten Kanalweite umfaßt, welcher an eine Bitleitung einer Vielzahl von Bitleitungen mit einer daran angelegten Bitleitung-Spannung angeschlossen ist, und wobei die erste Kanalweite dem Produkt aus der zweifachen zweiten Kanalweite und der Anzahl der gemeinsam an eine Wortleitung der Referenzzellenvorrichtung angeschlossenen Speicherzellentransistoren entspricht.
Erfindungsgemäß wird durch die Verwendung der Vielzahl von zueinander parallel geschalteten Transistoren die Veränderung des Referenzsignals von Anordnung zu Anordnung gemittelt und die Daten können infolgedessen, zuverlässig aus der Halbleiteranordnung mit einer verkürzten Zugriffszeit ausgelesen werden, selbst wenn die Anordnung miniaturisiert worden ist.
Weitere Aufgaben und Merkmale der Erfindung werden durch die nachfolgende detailierte Beschreibung im Zusammenhang mit der beigefügten Zeichnung deutlich. Es zeigen:
Fig. 1 ein Schaltdiagramm einer bekannten Halbleiterspeicheranordnung,
Fig. 2 ein Schaltdiagramm eines ersten Ausführungsbeispiels der erfindungsgemäßen Halbleiterspeicheranordnung,
Fig. 3 ein Blockdiagramm des Gesamtaufbaus der in Fig. 2 gezeigten Halbleiterspeicheranordnung, und
Fig. 4 ein Schaltdiagramm eines zweiten Ausführungsbeispiels der erfindungsgemäßen Halbleiterspeicheranordnung.
Nachfolgend wird unter Bezugnahme auf Fig. 2 ein erstes Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Die Speicheranordnung beinhaltet unter Bezugnahme auf Fig. 2 einen Speicherbereich 4 mit einer Speicherzelle, einen Referenzbereich 5 und einen Ausgangsbereich 6, wobei in der Speicherzelle Daten gespeichert und aus der Speicherzelle Daten abhängig von einem Vergleich einer Ausgangsspannung VM des Speicherbereichs 4 mit einer Referenzspannung VR des Referenzbereichs 6 ausgelesen werden.
Unter Bezugnahme auf Fig. 2 beinhaltet der Speicherbereich 1 einen als Lastwiderstand dienenden p-Kanal MOS-Transistor 31, einen n-Kanal MOS-Transistor 32 zum später beschriebenen Anlegen einer Vorspannung an eine Bitleitung, einen n-Kanal MOS- Transistor 33 zum Auswählen einer Spalte und eine aus einem MOS-Transistor des Floating-Gate-Typs bestehende Speicherzelle 34. Der Sourceanschluß des MOS- Transistors 31 ist mit einem Spannungsanschluß 35 verbunden, an den eine Sourcespannung VDD von typischerweise 5 Volt anliegt. Des weiteren ist der Gateanschluß des MOS-Transistors 31 mit einem Ausgangsanschluß 36 des Speicherbereichs 44 verbunden. Der Drainanschluß des MOS-Transistors 31 ist mit dessen Gateanschluß und zudem mit dem Drainanschluß des MOS-Transistors 32 verbunden. Dieser MOS-Transistor 32 wird zum Anlegen einer Vorspannung an eine mit dem Drainanschluß der Speicherzelle 34 verbundenen Bitleitung BL verwendet, so daß zum Zeitpunkt des Auslesens von Daten keine Elektronen in das Floating Gate der Speicherzelle 34 injiziert werden. Zu diesem Zweck wird über einen Eingangsanschluß 37 eine Gatespannung von 1,2 Volt an den Gateanschluß des MOS -Transistors 32 angelegt und entsprechend die Spannung an der Bitleitung BL auf 0,9 Volt gesetzt. Somit wird die Drainspannung der Speicherzelle 34 ebenfalls auf 0,9 Volt gesetzt. Der Sourceanschluß des MOS-Transistors 32 ist mit dem Drainanschluß eines zur Spaltenauswahl dienenden MOS-Transistors 33 verbunden.
Der Gateanschluß des MOS-Transistors 33 ist mit einem Spaltenbus 38 und sein Sourceanschluß über die Bitleitung BL mit dem Drainanschluß der Speicherzelle 34 verbunden. Der MOS-Transistor 33 legt somit abhängig von einem Spaltenauswahlsignal an dem Spaltenbus 38 die Bitleitungsspannung von 0,9 Volt über die Bitleitung BL an den Drainanschluß der Speicherzelle 34 an. Die Speicherzelle 34 besteht aus einem MOS-Transistor des Floating-Gate-Typs, welcher ein Floating Gate sowie einen mit der Wortleitung WL verbundenen Steuer-Gateanschluß aufweist. Die Speicherzelle 34 besitzt des weiteren einen an Masse liegenden Sourceanschluß und speichert bei Injizierung der Elektronen von dem Floating Gate den logischen Wert "0". Werden die Elektronen nicht injiziert, speichert die Speicherzelle 34 den logischen Wert "1". Speichert die Speicherzelle 34 den Wert "0", ist der die Speicherzelle 34 bildende
MOS-Transistor ausgeschaltet, auch wenn die Wortleitungsspannung an die Wortleitung WL und die Bitleitungsauswahlspannung an die Bitleitung BL angelegt sind. Dagegen ist der MOS-Transistor 34 abhängig von der an die Wortleitung WL angelegten Wortleitungsspannung eingeschaltet, wenn der Wert "1" gespeichert ist.
Der als Lastwiderstand dienende MOS -Trans istor 31 weist eine derartige Gateweite auf, daß als Ausgangsspannung VM an dem Ausgangsanschluß 36 eine Spannung von 4 Volt auftritt, wenn die adressierte Speicherzelle 34 den logischen Wert "0" speichert, während an dem Ausgangsanschluß 36 eine Ausgangsspannung von 3 Volt auftritt, wenn in der Speicherzelle 34 der logische Wert "1" gespeichert ist.
Der Referenzbereich 6 beinhaltet einen als Lastwiderstand dienenden p-Kanal MOS- Transistor 41, einen n-Kanal MOS-Transistor 42 zum später beschriebenen Anlegen einer Vorspannung an eine Bitleitung, einen n-Kanal MOS-Transistor 43 zum 1 5 Auswählen einer Spalte und eine aus einem MOS-Transistor des Floating-Gate-Typs bestehende Speicherzelle 44. Der Sourceanschluß des MOS-Transistors 41 ist mit einem Spannungsanschluß 45 verbunden, an den die Sourcespannung VDD von typischerweise 5 Volt angelegt ist. Des weiteren ist der Gateanschluß des MOS-Transistors 41 mit einem Ausgangsanschluß 46 des Referenzbereichs 4 verbunden. Der Drainanschluß des MOS-Transistors 41 ist mit dessen Gateanschluß und zudem mit dem Drainanschluß des MOS-Transistors 42 verbunden. Dieser MOS-Transistor 42 wird zum Anlegen einer Vorspannung an eine mit dem Drainanschluß der Speicherzelle 44, deren Aufbau später detailiert beschrieben wird, verbundenen Bitleitung BLR verwendet, so daß zum Zeitpunkt des Auslesens von Daten keine Elektronen in das Floating Gate der Speicherzelle 44 injiziert werden. Zu diesem Zweck wird über einen Eingangsanschluß 47 eine Gatespannung von 1,2 Volt an den Gateanschluß des MOS-Transistors 42 angelegt und entsprechend die Spannung an der Bitleitung BLR auf 0,9 Volt gesetzt.
Somit wird die Drainspannung der Speicherzelle 44 ebenfalls auf 0,9 Volt gesetzt. Der Sourceanschluß des MOS-Transistors 42 ist mit dem Drainanschluß eines zum Anlegen der zuvor beschriebenen Bitleitungsspannung an den Drainanschluß der Speicherzelle 44 dienenden MOS-Transistors 43 verbunden. Der MOS-Transistor 43 besitzt einen mit der Sourcespannung VDD verbundenen Gateanschluß sowie einen über die Bitleitung BLR mit dem Drainanschluß der Speicherzelle 44 verbundenen Sourceanschluß Erfindungsgemäß umfaßt die Speicherzelle 44 eine Vielzahl von parallel geschalteten MOS-Transistoren 44a, 44b, 44c, ... des Floating-Gate-Typs, wobei jeder der MOS- Transistoren einen gemeinsam an die Bitleitung BLR angeschlossenen Drainanschluß, einen an eine gemeinsame Wortleitung angeschlossenen Steuer-Gateanschluß und einen an Masse angeschlossenen Sourceanschluß aufweist. Des weiteren speichert jeder der MOS-Transistoren 44a, 44b, 44c, ... den logischen Wert "1". Die MOS-Transistoren 44a, 44b, ....... sind aufgrund des gespeicherten Wertes "1" eingeschaltet. Durch die Verwendung einer Vielzahl von derartig parallel geschalteten Feldeffekttransistoren 44a - 44c kann eine Veränderung der Eigenschaften der Feldeffekttransistoren in der Speicherzelle 44 gemittelt werden und es kann als die Referenzspannung VR eine stabilisierte Spannung an dem Ausgangsanschluß 46 erhalten werden, selbst wenn die Speicheranordnung miniaturisiert worden ist.
Der als Lastwiderstand dienende MOS-Transistor 41 weist eine derartige Gateweite auf, daß als Ausgangsspannung VR an dem Ausgangsanschluß 46 eine Spannung von 3,5 Volt auftritt. Der MOS-Transistor 41 ist mit einer einen derartigen Widerstand aufweisenden Gateweite gefertigt, daß als Ausgangsspannung VR an dem Ausgangsanschluß 46 die Spannung von 3,5 Volt auftritt, die der mittleren Spannung zwischen der Spannung von 4,0 Volt, welche dem Wert der Spannung VM im Falle eines in der Speicherzelle 34 gespeicherten Wertes "0" entspricht, und der Spannung von 3,0 Volt, welche dem Wert der Spannung VM im Falle eines in der Speicherzelle 34 gespeicherten Wertes "1" entspricht.
Der Ausgangsschaltungsbereich 5 beinhaltet einen Differenzverstärker 51, dessen invertierender Eingangsanschluß mit dem Ausgangsanschluß 36 des Speicherbereichs 4 und dessen nicht-invertierender Eingangsanschluß mit dem Ausgangsanschluß 46 des Referenzbere ichs 6 verbunden ist. Des weiteren besitzt der Differenzverstärker 51 einen mit dem Datenausgangsanschluß 52 der Speicheranordnung verbundenen Ausgangsanschluß
Es sei darauf hingewiesen, daß bei der vorliegenden Erfindung eine Vergrößerung der Anzahl der die Speicherzelle 44 bildenden Feldeffekttransistoren eine Vergrößerung des über die Bitleitung BLR fließenden Stroms hervorruft. Demzufolge muß entsprechend dem Stromanstieg die Gateweite des als Lastwiderstand dienenden Feldeffekttransistors 41 um der Anzahl der in der Speicherzelle 44 verwendeten Feldeffekttransistoren entsprechendes Vielfaches erhöht werden, so daß die Ausgangsspannung von 3,5 Volt an dem Ausgangsanschluß 46 erhalten wird. Bei der in Fig. 1 gezeigten bekannten Speicheranordnung ist - wie bereits beschrieben - die Gateweite des Feldeffekttransistors 21 zweimal so groß wie die Gateweite des MOS-Transistors 11 gewählt. Bei der vorliegenden Erfindung, bei der wie im gezeigten Beispiel die Anzahl der Feldeffekttransistoren der Speicherzelle 44 drei beträgt, muß der Feldeffekttransistor 41 eine sechsmal so große Gateweite wie die Gateweite des Feldeffekttransistors 31 aufweisen.
Während des Betriebs wird die Speicherzelle 34 zum Auslesen von Daten aus der Speicherzelle 34 abhängig von dem Spaltenauswahlsignal an dem Spaltenbus 18 und der Wortleitungsspannung auf der Wortleitung WL adressiert, und die an dem Ausgangsanschluß 16 abhängig von der Änderung der Bitleitung-Spannung auf der Bitleitung BL auftretende Änderung der Ausgangsspannung VM, deren Änderung wiederum abhängig von dem Inhalt der in der Speicherzelle 44 gespeicherten Daten auftritt, wird von dem Differenzverstärker 51 auf Grundlage des Vergleichs mit der Ausgangsspannung VR an dem Ausgangsanschluß 46 erfaßt. Diese Ausgangsspannung VR wird erhalten, indem die an der Wortleitung WL anliegende Wortleitung-Spannung gleichzeitig an die Gateanschlüsse der Feldeffekttransistoren 44a - 44c angelegt wird.
Speichert die Speicherzelle 34 den logischen Wert "1", so ist der die Speicherzelle 34 bildende Feldeffekttransistor eingeschaltet und die Spannung VM nimmt den Wert 3 Volt an, wobei der Differenzverstärker 51 an dem Ausgangsanschluß auf der Grundlage eines Vergleichs mit der Referenzspannung VR ein den logischen Wert "1" bezeichnendes Niedrigpegel-Ausgangssignal L erzeugt. Speichert dagegen die Speicherzelle 34 den logischen Wert "0", so ist der die Speicherzelle 34 bildende Feldeffekttransistor ausgeschaltet und die Spannung VM nimmt den Wert 4 Volt an. Daraufhin erzeugt der Differenzverstärker 51 an dem Ausgangsanschluß auf der Grundlage des Vergleichs mit der Referenzspannung VR ein den logischen Wert "1" bezeichnendes Hochpegel-Ausgangssignal H.
Da die Speicheranordnung der vorliegenden Erfindung eine stabilisierte Spannung als Referenzspannung VR bereitstellt, kann die Speicheranordnung effektiv betrieben werden, selbst wenn die die Anordnung bildenden Transistoren miniaturisiert worden sind. Die vorliegende Erfindung schafft somit einen Halbleiterspeicher mit einer kürzeren Zugriffszeit, welcher zudem zuverlässig betrieben werden kann, selbst wenn die Anordnung miniaturisiert und die Integrationsdichte erhöht worden ist.
Fig. 3 zeigt einen Gesamtaufbau der in Fig. 2 dargestellten Speicheranordnung, wobei die Speicherzellen 34 und 44 in Zellenarrays angeordnet sind.
Unter Bezugnahme auf Fig. 3 ist eine Vielzahl von Bitleitungen BL1 - BLn für den Speicherbereich 4 und eine Vielzahl von Wortleitungen WL1 - WLn für den Referenzbereich 6 vorhanden. Die die Speicherzelle 34 bildenden Floating-Gate-MOS- Transistoren sind jeweils an den Schnittpunkten der Bitleitungen BL1 - BLn mit den Wortleitungen WL1 - WLn angeordnet. Die Wortleitungen sind an einen gewöhnlichen, in Fig. 2 jedoch nicht näher dargestellten Reihendekoder 101 angeordnet. Der Reihendekoder 101 wird mit ersten Adressendaten ADDRESS 1 versorgt und legt die Wortleitungsspannung selektiv an eine durch die ersten Adressendaten spezifizierte Wortleitung der Wortleitungen WL1 - WLn an. Da der Reihendekoder 101 nicht Bestandteil der vorliegenden Erfindung ist, wird auf eine weitere Beschreibung verzichtet.
Die Bitleitungen BL1 - BLn sind an einen Spaltendekoder 102 angeschlossen, welcher über den Spaltenbus 38 mit dem Spaltenauswahlsignal entsprechenden zweiten 1 5 Adressendaten ADDRESS 2 versorgt wird und die bestimmte Bitleitungsspannung von 0,9 Volt selektiv an ein durch die zweiten Adressendaten ADDRESS2 spezifizierte Bitleitung der Vielzahl von Bitleitungen anlegt. Des weiteren umfaßt der Spaltendekoder 102 die - wie in Fig. 3 gezeigt - mit jeder der Bitleitungen BL1 - BLN verschalteten Feldeffekttransistoren 31, 32, 33 und 34. Auf diese Weise wird die Sourcespannung VDD über den Anschluß 35 an den Spaltendekoder 102 und die Gatespannung VG über den Anschluß 37 an den Dekoder 102 angelegt, und die Ausgangsspannung VM der Speicherzelle 34 wird an dem mit dem Spaltendekoder 102 verbundenen Ausgangsanschluß 36 erhalten.
Des weiteren ist eine dem Referenzbereich 6 entsprechende Referenztreiberschaltung 103 vorhanden, um die Bitleitung-Spannung an die die Speicherzelle 44 bildenden Feldeffekttransistoren 44a - 44c anzulegen und die Referenzausgangsspannung VR an dem Ausgangsanschluß 46 zu erzeugen. Es sollte darauf hingewiesen werden, daß jede der Wortleitungen WL1 - WLn die mit ihr verbundenen Transistoren 44a - 44c aufweist und die Transistoren 44a - 44c einen Teil des Speicherzellenarrays bilden.
Fig. 4 zeigt ein zweiten Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 4 sind die den bereits im Zusammenhang mit Fig. 2 beschriebenden Teilen entsprechenden Teile mit denselben Bezugszeichen versehen. Auf eine wiederholte Beschreibung wird deshalb verzichtet.
Bei diesem Ausführungsbeispiel sind die Gateanschlüsse der die Speicherzelle 44 bildenden Feldeffekttransistoren 44a-44c gemeinsam an einen Eingangsanschluß 51 angeschlossen, an den die Sourcespannung VDD anliegt. Da die Speicherzelle 44 nicht durch das Signal der Wortleitung WL adressiert wird, tritt die Referenzspannung VR ständig an dem Ausgangsanschluß 46 auf und die Zugriffszeit der Speicheranordnung kann weiter verringert werden.
Es sollte darauf hingewiesen werden, daß bei den vorhergehenden Ausführungsbeispielen die Anzahl der die Speicherzelle 44 bildenden MOS-Transistoren nicht auf drei beschränkt ist, sondern auch zwei oder mehr als drei betragen kann. Des weiteren ist die Kanalweite des MOS-Transistors 41 nicht auf den doppelten Wert des ganzzahligen Vielfaches der Gateweite des MOS-Transistors 31 multipliziert mit dem ganzzahligen Wert der Anzahl der die Speicherzelle 44 bildenden MOS-Transistoren beschränkt, sondern kann jeden Wert annehmen, solange ein derartiger über die Bitleitung BLR fließender Strom aufrechterhalten wird, so daß an dem Anschluß 46 die Referenzspannung VR als Mittelwert des Spannungswertes VM für den in der Speicherzelle 34 gespeicherten logischen Wert "1" und des Spannungswertes VM für den in der Speicherzelle 34 gespeicherten logischen Wert "0" auftritt.
In diesem Ausführungsbeispiel sind der Transistor 34 und die Transistoren 44a - 44c - ähnlich wie in Fig. 3 - als Speicherzellenarrays angeordnet, mit der Ausnahme, daß die Wortleitungen WL1 - WLn des Referenzbereichs 6 von den Wortleitungen des Speicherbereichs 44 getrennt und mit der an dem Anschluß 48 anliegenden Sourcespannung VDD verbunden sind. Da der weitere Aufbau mit demjenigen des in Fig. 3 gezeigten Ausführungsbeispiels übereinstimmt, wird auf eine weitere Beschreibung unter Bezugnahme auf Fig. 3 verzichtet.
Auch wenn die vorliegende Erfindung zuvor unter der Annahme beschrieben worden ist, daß die Speicherzellentransistoren 34, 44a, 44b und 44c MOS-Transistoren des Floating-Gate-Typs sind, ist selbstverständlich die Art der Speicherzellentransistoren keineswegs auf die Floating-Gate-Transistoren beschränkt, sondern es kann jeder andere Trans istor oder jede andere Trans istorschaltung verwendet werden.
Des weiteren ist die vorliegende Erfindung nicht auf die zuvor beschriebenen Ausführungsbeispiele beschränkt, sondern diese können verändert oder modifiziert werden, ohne dabei den Bereich der vorliegenden Erfindung zu verlassen.

Claims

1. Halbleiterspeicheranordnung, umfassend

eine Speicherzellenvorrichtung (4) zum Speichern von Daten, wobei an die Speicherzellenvorrichtung ein die Speicherzellenvorrichtung spezifizierendes Adressensignal angelegt ist und die Speicherzellenvorrichtung abhängig von dem Adressensignal ein die darin gespeicherten Daten bezeichnendes Ausgangssignal erzeugt,

eine Referenzzellenvorrichtung (6) zum Erzeugen eines die darin gespeicherten Referenzdaten bezeichnenden Referenzsignals, wobei die Referenzzellenvorrichtung eine Vielzahl von zueinander parallel geschalteten Referenzzellentransistoren (44a - 44c) umfaßt, so daß eine Eigenschaftsänderung der Referenzzellentransistoren im wesentlichen ausgeglichen wird,

eine Ausgangsvorrichtung (5), an welche das Ausgangssignal der Speicherzellenvorrichtung und das Referenzsignal der Referenzzellenvorrichtung angelegt sind, wobei die Ausgangsvorrichtung das Ausgangssignal und das Referenzsignal miteinander vergleicht und auf der Grundlage des Vergleichs ein die in der Speicherzellenvorrichtung gespeicherten Daten bezeichnendes Ausgangssignal der Halbleiterspeicheranordnung erzeugt,

eine erste Lastwiderstandsvorrichtung (41), die an eine Spannungsversorgung zum Anlegen einer elektrischen Spannung an die Referenzzellenvorrichtung angeschlossen ist, und

eine zweite Lastwiderstandsvorrichtung (31), die an eine Spannungsversorgung zum Anlegen einer elektrischen Spannung an die Speicherzellenvorrichtung angeschlossen ist,

wobei die erste Lastwiderstandsvorrichtung einen ersten Feldeffekttransistor mit einer ersten Kanalweite umfaßt, welcher an eine Referenzbitleitung (BLR) mit einer daran angelegten Referenzbitleitung-Spannung angeschlossen ist, und wobei die zweite Lastwiderstandsvorrichtung einen zweiten Feldeffekttransistor mit einer zweiten Kanalweite umfaßt, welcher an eine Bitleitung einer Vielzahl von Bitleitungen (BL1 - BLn) mit einer daran angelegten Bitleitung-Spannung angeschlossen ist, dadurch gekennzeichnet, daß die erste Kanalweite dem Produkt aus der zweifachen zweiten Kanalweite und der Anzahl der gemeinsam an eine Wortleitung der Referenzzellenvorrichtung angeschlossenen Speicherzellentransistoren entspricht.

2. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellenvorrichtung (4) umfaßt:

eine Vielzahl von Wortleitungen (WL1 - WLn), an welche ein Wortleitung- Spannungssignal angelegt ist,

eine Vielzahl von Speicherzellentransistoren (34) zum Speichern der Daten, wobei jeder der Vielzahl von Speicherzellentransistoren mit einer entsprechenden Bitleitung der Vielzahl von Bitleitungen und einer entsprechenden Wortleitung der Vielzahl von Wortleitungen verbunden ist und abhängig von dem an diejenige Wortleitung, an welche der adressierte Speicherzellentransistor angeschlossen ist, angelegten Wortleitung-Spannungssignal und dem an diejenige Bitleitung, an welche der adressierte Speicherzellentransistor angeschlossen ist, angelegten Bitleitung-Spannungssignal adressiert wird, und wobei der adressierte Speicherzellentransistor einen ersten oder einen davon unterschiedlichen zweiten Zustand abhängig von den darin gespeicherten Daten annimmt, und

eine Bitleitung-Treibervorrichtung (102, 31, 32, 33), welche mit der Vielzahl von Bitleitungen verbunden ist und mit Adressendaten versorgt ist, die eine Bitleitung spezifizieren, an welche der adressierte Speicherzellentransistor angeschlossen ist, zum selektiven Anlegen des Bitleitung-Spannungssignals an diejenige Bitleitung, an welche der adressierte Speicherzellentransistor angeschlossen ist, und zum Erfassen einer Veränderung der Bitleitung-Spannung infolge der Adressierung des Speicherzellentransistors, wobei die Bitleitung-Treibervorrichtung das Ausgangssignal der Speicherzellenvorrichtung abhängig von der Erfassung der Änderung der Bitleitung- Spannung erzeugt.

3. Halbleiterspeicheranordnung nach Anspruch 2, dadurch gekennzeichnet,

daß die Referenzzellenvorrichtung (6) umfaßt:

eine Vielzahl von Wortleitungen (WL1 - WLn), an welche ein Wortleitung- Spannungsignal anliegt,

die Referenzbitleitung (BLR), an welche das Referenzbitleitung-Spannungssignal anliegt,

die Vielzahl von Referenzzellentransistoren (44a - 44c), welche gemeinsam mit der Referenzbitleitung verbunden und in einer Vielzahl von Gruppen aufgeteilt sind, wobei jede Gruppe eine Vielzahl von Referenzzellentransistoren derart beinhaltet, daß in jeder Gruppe die Referenzzellentransistoren gemeinsam an eine Wortleitung angeschlossen sind und die die Gruppe bildenden Referenzzellentransistoren gleichzeitig abhängig von dem an diejenige Wortleitung, an welche die die adressierte Gruppe bildenden Referenzzellentransistoren angeschlossen sind, angelegten Wortleitung-Spannungssignal adressiert werden, wobei die Referenzzellentransistoren abhängig von den Referenzdaten einen ersten Zusatnd annehmen, und

eine Referenzzellen-Treibervorrichtung (103, 41, 42, 43), welche zum Anlegen der Referenzbitleitung-Spannung an die Referenzbitleitung mit der Referenzbitleitung verbunden ist und das Referenzsignal abhängig von den in den Referenzzellentransistoren gespeicherten Daten erzeugt.

4. Halbleiterspeicheranordnung nach Anspruch 3, dadurch gekennzeichnet,

daß die Wortleitungen (WL1 - WLn) der Referenzzellenvorrichtung (6) gemeinsam mit den Wortleitungen (WL1 - WLn) der Speicherzellenvorrichtung (4) vorhanden sind.

5. Halbleiterspeicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Wortleitungen (WL1 - WLn) der Referenzzellenvorrichtung (6) getrennt von den Wortleitungen (WL1 - WLn) der Speicherzellenvorrichtung (4) vorhanden und mit einer Konstant-Spannungsquelle (48) verbunden sind.

6. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Ausgangsvorrichtung (5) einen Differenzverstärker (51) umfaßt, an welchen das Ausgangssignal der Speicherzellenvorrichtung (4) und das Referenzsignal der Referenzzellenvorrichtung (6) anliegen, wobei der Differenzverstärker ein logisches Ausgangssignal abhängig von dem Pegel des Ausgangssignals in Bezug auf den Pegel des Referenzsignals erzeugt.

7. Halbleiterspeicheranordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Referenzzellen-Treibervorrichtung (103, 41, 42, 43) zum Bereitstellen der Referenzbitleitung-Spannung die erste Lastwiderstandsvorrichtung (41) mit einem ersten Ende, welches mit einer Spannungsquelle (45) verbunden ist, und einem zweiten Ende, welches mit der Referenzbitleitung (BLR) verbunden ist, umfaßt, und daß die Bitleitung-Treibervorrichtung (102, 31, 32, 33) zum Bereitstellen der Bitleitung-Spannung die zweite Lastwiderstandsvorrichtung (31) mit einem ersten Ende, welches mit einer Spannungsquelle (35) verbunden ist, und einem zweiten Ende, welches mit der Vielzahl von Bitleitungen verbunden ist, umfaßt, wobei die erste Lastwiderstandsvorrichtung und die zweite Lastwiderstandsvorrichtung derart ausgewählt sind, daß sie entsprechende Lastwiderstandswerte aufweisen, so daß das Referenzsignal einen Spannungswert annimmt zwischen einem dem ersten Zustand des Speicherzellentransistors entsprechenden ersten Zustand des Ausgangssignals der Speicherzellenvorrichtung und einem dem zweiten Zustand des Speicherzellentransistors entsprechenden zweiten Zustand des Ausgangssignals der Speicherzellenvorrichtung.

8. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speicherzellentransistoren (34) und Referenzzellentransistoren (44a - 44c) einen Floating-Gate-MOS-Transistor umfassen.

9. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß jeder Speicherzellentransistor im wesentlichen gleich groß ist.

10. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß jeder Speicherzellentransistor eine Gatelänge und eine Gateweite aufweisen, die im wesentlichen gleich groß sind.