DE3802363A1 - Halbleiterspeicher - Google Patents

Description

Die Erfindung bezieht sich auf einen Halbleiterspeicher und insbesondere auf einen solchen, bei dem Differenzdatenleitun­ gen zur Bestimmung und Erfassung von Binärdaten verwendet werden.

Bekannte Halbleiterspeicher mit Differenzdaten-(Bit)Leitungen weisen typischerweise eine Spalte von Speicherzellen zwischen zwei Differenzbitleitungen auf. Jede der Speicherzellen ist mit beiden Differenzbitleitungen gekoppelt, und ein ebenfalls mit jeder der Differenzbitleitungen gekoppelter Leseverstärker liest den Binärzustand einer der Speicherzellen in der zwi­ schen den Differenzbitleitungen angeordneten Spalte von Spei­ cherzellen (siehe beispielsweise Fig. 1).

Es gibt in typischer Speicherausführung eine Vielzahl von auf einem Halbleiterchip angeordneten Spalten, und jede dieser Spalten wird zunehmend mit mehr Speicherzellen gefüllt, die kleiner gemacht werden, um den notwendigen Chipraum zu verrin­ gern. Diese kleineren Speicherzellen speichern eine geringere Ladungsmenge zur Erzeugung von Spannungsänderungen bzw. -hüben an den Bit- und Bitstabzeilen, die vom Leseverstärker abgeta­ stet werden. Typischerweise wird eine spezielle Speicherzelle in der gesamten Speicherzellenspalte durch Anlegen eines Lese­ signals an eine mit der speziellen Speicherzelle gekoppelte Wortleitung zum Lesen ausgewählt. Dieses Lesesignal bewirkt, daß die ausgewählte Speicherzelle mit beiden Bitleitungen gekoppelt wird, wo die Spannungsdifferenz zwischen den beiden Bitleitungen von dem Leseverstärker durch Vergleich festge­ stellt wird. Diese Differenz bestimmt das Ausgangssignal aus dem Leseverstärker, das den logischen Binärzustand der ausge­ wählten und gelesenen Speicherzelle darstellt.

Die zunehmende Miniaturisierung führte zu einer geringeren Ladungsspeicherung der Speicherzellen, und diese geringe La­ dung muß auf den Differenzbitleitungen Spannungshübe hervorru­ fen. Außerdem haben größere Matrixanordnungen die parasitäre Kapazität (insbesondere die durch lange, auf einem Halbleiter­ substrat isoliert angeordnete Bitleitungen hervorgerufene Kapazität) der Bitleitungen erhöht, so daß mehr Zeit zum Laden und Entladen der Streukapazitätslasten durch kleinere Ladungen speichernde kleinere Speicherzellen erforderlich ist.

Eine aus dem Stande der Technik bekannte Lösung dieses Pro­ blems ist die Voraufladung der Bitleitungen auf einen vorgege­ benen Wert, der üblicherweise zwischen den die Extrema der logischen Binärzustände darstellenden Spannungspegeln liegt. Wenn der extrem hohe Wert zur Darstellung einer binären Eins beispielsweise 5 Volt und der extrem niedrige Wert zur Dar­ stellung einer binären Null gleich 0 Volt ist, so würde man zum Voraufladen der Bitleitungen 2,5 Volt auf jede Leitung legen, so daß eine spezielle Speicherzelle jede der Differenz­ bitleitungen nur um 2,5 Volt in der entsprechenden Richtung zu treiben hat.

Eine besondere Ausführungsform nach dem Stand der Technik beruht auf der Verwendung eines Wiederherstellungsimpulses (recovery pulse) vor dem tatsächlichen Lesen der Speicherzel­ lenvorrichtung. Der Wiederherstellungsimpuls tritt nicht wäh­ rend des Lesens der Speicherzelle auf. Solch eine bekannte Anordnung ist in Fig. 1 gezeigt, in der ein Teil eines Halb­ leiterspeichers dargestellt ist. Der Speicher enthält eine Vielzahl von Speicherzellen 21, welche Binärdaten speichern. Die Speicherzellen sind in Spalten angeordnet, von denen zwei in Fig. 1 gezeigt sind. Zwei Differenzbitleitungen, ange­ ordnet als zwei Spalten, fassen jede Speicherzellenspalte ein. Daher ist eine Differenzbitleitung 22 (Bit) mit ihrer Komple­ mentärleitung (inverse), der anderen Differenzbitleitung (Bit­ -Überstrichen, im folgenden Bit-Bar genannt) 23 assoziiert. Jede Speicherzelle 21 hat einen ersten Ausgang 12 und einen zweiten Ausgang 13, welche die Speicherzelle mit den Diffe­ renzbitleitungen koppeln, um Signale entsprechend den beim Lesen der Speicherzelle in letzterer gespeicherten Binärdaten zu erzeugen. Selbstverständlich liefern diese Leitungen 12 und 13 die Signale entsprechend einem Binärzustand beim Schreiben in die Speicherzelle. Ein Leseverstärker 11 mit Differenzein­ gängen, wie er im Stande der Technik bekannt ist, ist eben­ falls zwischen jedem Paar von Differenzbitleitungen gekoppelt. Eine Wortleitung 27 und eine Wortleitung 28, die in Zeilen angeordnet sind, sind mit den Speicherzellen in der in Fig. 1 dargestellten Weise gekoppelt. Demgemäß ist beispielsweise die Wortleitung 28 mit jeder Speicherzelle 21 in der Zeile gekop­ pelt, wobei letztere über Ausgänge 12 und 13 mit der Bitlei­ tung 22 und der Bit-Bar-Leitung 23 gekoppelt ist. Eine Lese/- Schreib-Taktgabeeinrichtung ist gewöhnlich mit den Wortleitun­ gen gekoppelt, um über die Wortleitung ein Lese- oder Schreib­ signal an die Speicherzelle anzulegen, wodurch in die zugehö­ rige Speicherzelle geschrieben oder aus dieser gelesen werden kann.

Ebenfalls zwischen den beiden Differenzbitleitungen liegt in der in Fig. 1 gezeigten Weise ein MOS-Feldeffekt-Bauelement M 20, dessen Gate mit einem Takt 1 (CLK 1)-Signal beaufschlagt ist. Dieses Feldeffektbauelement dient zum Abgleich der Diffe­ renzbitleitungen während eines Wiederherstellungsimpulses, der vor dem tatsächlichen Lesen der Speicherzelle auftritt. Eine typische Folge dieses bekannten Speichers gemäß Fig. 1 wird im folgenden beschrieben, wobei der Wiederherstellungsimpuls erläutert wird. Es sei angenommen, daß ein Lesezyklus (zum Lesen der unteren linken Zelle 21 zwischen den Leitungen 22 und 23) endet, wenn die Bitleitung 22 auf einem hohen Potenti­ al von etwa 5 Volt und die Bit-Bar-Leitung 23 auf einem nied­ rigen Potential von etwa 0 Volt ist. Vor dem nächsten Lesen der Speicherzelle 21 tritt der Wiederherstellungsimpuls durch Anlegen des Taktsignals CLK 1 an die Gate-Elektrode von M 20 auf, welche mit einem das Signal CLK 1 liefernden Taktsignal­ geber gekoppelt ist. In dem in Fig. 1 dargestellten Ausfüh­ rungsbeispiel ruft CLK 1 ein hohes Signal (z.B. 5 Volt) wäh­ rend des Wiederherstellungsimpulses hervor, wodurch M 20 lei­ tend gemacht und ein Stromweg zwischen den beiden Differenz­ bitleitungen gebildet wird, der zu einem Abgleich der beiden Differenzbitleitungen auf im wesentlichen dieselbe Spannung führt. In diesem speziellen Falle bewirkt der CLK 1-Taktim­ puls, daß die beiden Differenzbitleitungen bei einer Spannung von beispielsweise 2,5 Volt abgeglichen wird, die zwischen den beiden Spannungsextremen liegt, welche den binären Daten zuge­ ordnet sind. Der Wiederherstellungsimpuls dauert eine bestimm­ te Zeitperiode, bei der gewährleistet ist, daß die beiden Differenzbitleitungen im wesentlichen am Ende des Wiederher­ stellungsimpulses abgeglichen sind. Zu diesem Zweck ist die Gate-Breite der Bauelemente, z.B. des Bauelements M 20, typi­ scherweise groß, um einen erheblichen Stromfluß zu ermögli­ chen. Nach dem Wiederherstellungsimpuls wird eine Speicherzel­ le durch Beaufschlagung der entsprechenden Wortleitung zum Lesen ausgewählt. So wird beispielsweise ein Lesesignal an die Wortleitung 28 angelegt, wodurch die Speicherzellen 21 in beiden in Fig. 1 dargestellten Spalten zum Lesen durch den Leseverstärker 11 aktiviert werden. Die Speicherzellen 21 erzeugen ihr Ausgangssignal auf den Ausgängen 12 und 13; das Ausgangssignal von der unteren linken Zelle 21 zwischen den Leitungen 22 und 23 treibt bei diesem speziellen Beispiel die Bitleitung 22 auf einen hohen Pegel (etwa 5 Volt) und die Bit-Bar-Leitung auf einen niedrigen Pegel von etwa 0 Volt.

Es ist zu sehen, daß selbst mit den Wiederherstellungsimpulsen große Spannungshübe auf den Differenzbitleitungen auftreten. Wegen der parasitären Kapazitätslasten und der kleinen Spei­ cherzellen wird bei diesen Differenzbitleitungen Zeit benö­ tigt, um sie über diese großen Spannungshübe zu treiben. Ohne die Verwendung eines Wiederherstellungsimpulses oder eines Aufladens der Differenzbitleitungen würden sogar noch größere Spannungshübe auf den Differenzbitleitungen auftreten, die noch längere Zeit zum Laden und Entladen parasitärer kapaziti­ ver Lasten bedingen. Ob oder ob nicht Wiederherstellungsimpul­ se verwendet werden, die großen Spannungshübe oder -änderungen bewirken Leistungsspitzen auf den Versorgungsleitungen, z. B. V_cc, die üblicherweise eine Betriebsspannung (z. B. von 5 Volt) ist, sowie V_ss, einer zweiten Betriebsspannung, die häufig Erde ist. Die hier beschriebenen Spannungen sind ge­ wöhnlich auf Erde bezogen. Außerdem wird eine positive (5 Volt) Logik beschrieben.

Der Erfindung liegt die Aufgabe zugrunde, die analogen Span­ nungsänderungen bzw. -hübe auf den Differenzbitleitungen in Speicher-Bauelementen bei der Durchführung einer Leseoperation klein zu halten. Insbesondere sollen durch die Erfindung die Leistungsspitzen auf den Betriebs- bzw. Versorgungsleitungen aufgrund großer Betriebsspannungshübe wesentlich verringert bzw. vermieden werden. Als Folge davon sollen durch die Erfin­ dung Halbleiterspeicher mit kürzeren Zugriffszeiten beim Lesen der Speicherbauelemente verfügbar gemacht werden.

Zur Lösung dieser Aufgabe sieht die Erfindung eine Speicher­ einrichtung und ein Verfahren vor, bei denen zwischen einem Paar von Differenzbitleitungen Halbleiterspeicherelemente zur Speicherung binärer Daten angekoppelt sind. Die Differenzbit­ leitungen, welche Signale entsprechend den in den zugehörigen Halbleiterspeicherelementen gespeicherten Binärdaten erhalten, sind durch ein Halbleiter-Clamping-Bauelement (semiconductor clamping device) verklammert. Das Clamping-Bauelement bildet einen Strompfad zwischen den beiden Differenzbitleitungen. Dieser Strompfad wird von einem Steuerelement gesteuert, das den zwischen einem Ende des Strompfades und dessen anderem Ende fließenden Strom steuert. Das eine Ende des Strompfades ist mit einer Differenzbitleitung und das andere Ende des Strompfades mit der anderen Differenzbitleitung verbunden, um einen Strompfad zwischen diesen beiden Differenzbitleitungen zu bilden. Der Strompfad wird immer beim Lesen der zwischen den Differenzbitleitungen liegenden Halbleiterspeicherbauele­ mente gebildet. Ein Taktgeber liefert ein Taktsignal an das Steuerelement des Halbleiter-Clamping-Bauelements, und dieses Taktsignal erscheint während jedes Lesezyklus, gewöhnlich während des gesamten Lesezyklus. Daher wird während eines Lesezyklus ein Strompfad zwischen den Differenzbitleitungen gebildet, der die Spannungsdifferenz zwischen den Differenz­ bitleitungen auf einen von dem Widerstandswert des Strompfades des Halbleiter-Clamping-Bauelements abhängigen Wert verrin­ gert. Im Ergebnis stellt der Leseverstärker in einem Binärzu­ stand fest, daß eine Seite des Strompfades (gebildet durch das Halbleiter-Clamping-Bauelement) auf einem hohen Potential liegt, während die andere Seite auf einem niedrigen Potential liegt. Im anderen Binärzustand stellt der Leseverstärker fest, daß die andere Seite des Strompfades hoch ist, während die eine Seite auf einem niedrigen Potential liegt.

Im folgenden wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. In der Zeichnung zeigen:

Fig. 1 eine schematische Darstellung einer Ausfüh­ rungsform eines in Zeilen und Spalten angeord­ neten bekannten Halbleiterspeichers;

Fig. 2a eine schematische Darstellung eines Ausfüh­ rungsbeispiels der vorliegenden Erfindung;

Fig. 2b eine schematische Darstellung eines anderen Ausführungsbeispiels der vorliegenden Erfindung mit einem Beispiel eines Speicherzellen-Bauele­ ments; und

Fig. 3 vier graphische Darstellungen von Spannungen über der Zeit zum Vergleich der Erfindung mit bekannten Methoden.

Die Erfindung wird im folgenden unter Bezugnahme auf die Zeichnungen näher erläutert, in denen Ausführungsbeispiele der Erfindung dargestellt sind. Spezielle Einzelheiten, die im Zusammenhang mit der Erfindung stehen, werden zur Verdeutli­ chung der Erfindung beschrieben; um jedoch die Erfindung und deren Beschreibung nicht mit unnötigen Details zu belasten, werden gewisse Merkmale nur in allgemeiner Form beschrieben, und zwar derart, daß sie für den Sachverständigen verständlich sind. Daher werden bekannte Schaltungen und generelle Archi­ tekturen von Halbleiterspeichern in Blockschaltbildern darge­ stellt und allgemein beschrieben.

Die generelle Architektur von Halbleiterspeichern ist im Stan­ de der Technik, insbesondere aus verschiedenen Textbüchern und Patenten bekannt (z.B. Principles of CMOS VLSI Design, N. Weste und K. Eshraghian, Addison-Wesley, 1985; Introduction to VLSI Systems, C. Mead and and L. Conway, Addison-Wesley, 1980). Wie oben angegeben, ist die generelle Architektur von Halbleiterspeichern ähnlich der in Fig. 1 dargestellten Art an sich bekannt, wobei Speicherzellenspalten zwischen Paaren von Differenzbitleitungen (d.h. Bit und Bit-Bar bzw. Bit-Überstri­ chen) angeordnet sind. Ein Leseverstärker 11 ist ebenfalls normalerweise zwischen den Differenzbitleitungen, gebildet durch die Bitleitung 22 und die Bit-Bar-Leitung 23, angeord­ net. Typischerweise ist ein Leseverstärker für jede Speicher­ zellenspalte vorgesehen, und das Ausgangssignal aus jedem Leseverstärker (das den Wert der binären Daten in einer der Zellen in der Spalte darstellt) wird typischerweise an andere Schaltungen gegeben die die aus der Speicherzelle gewonnenen Daten benutzen. Die Binärdaten werden während Schreibzyklen in die Speicherzellen eingelesen und während Lesezyklen aus den Zellen ausgelesen.

Fig. 2a zeigt ein Ausführungsbeispiel der Erfindung. Zwei Differenzbitleitungen (Bitleitung 22 und Bit-Bar-Leitung 23) sind in zwei Spalten angeordnet, und eine Wortleitung 27 ist rechtwinklig zu diesen beiden Spalten angeordnet und mit einer Speicherzelle 21 gekoppelt, welche zwischen dem Paar von Dif­ ferenzbitleitungen angeordnet ist. Es ist verständlich, daß die Erfindung typischerweise dort verwendet wird, wo es eine Vielzahl von Speicherzellen (in Fig. 2a nicht gezeigt) gibt, die in einer Spalte zwischen zwei Differenzbitleitungen ange­ ordnet sind, wobei auch ein Leseverstärker 11 zwischen diesen beiden Leitern gekoppelt ist. Ein Halbleiter-Clamping-Bauele­ ment M 1 ist zwischen dem Paar von Differenzbitleitungen ange­ koppelt. Wie in Fig. 2a gezeigt ist, ist das Halbleiter-Clamp­ ing-Bauelement M 1 ein MOS-Feldeffektbauelement des Anreiche­ rungstyps mit einer Gate-, einer Source- und einer Drain-Elek­ trode. Die Source- und Drain-Elektroden von M 1 bilden einen gesteuerten Strompfad, der über die Gate-Elektrode von M 1 gesteuert wird. Die Gate-Elektrode wirkt als Steuerelement, das den zwischen einem Ende des gesteuerten Strompfades und dessen anderem Ende fließenden Strom steuert. Wie in Fig. 2a gezeigt ist, bildet der Knotenpunkt 30 ein Ende und der Kno­ tenpunkt 31 das andere Ende dieses gesteuerten Strompfades.

Eine Takteinrichtung ist zur Erzeugung eines Taktsignals CLK 2 in die Schaltung einbezogen. Das Taktsignal wird an das Steu­ erelement angelegt. Bei dem Ausführungsbeispiel gemäß Fig. 2 geht das Signal CLK 2 während jedes Lesezyklus hoch (z.B. auf 5 Volt). Taktgebermittel zur Erzeugung eines Signals CLK 2 sind im Stande der Technik bekannt. beispielsweise können die Taktgebermittel, welche das Taktsignal CLK 2 liefern, in ähn­ licher Ausführung wie das Lese/Schreib-Taktgebermittel sein, das mit den die Lese- und Schreibsignale zum Zugriff zu den verschiedenen Speicherzellen liefernden Wortleitungen gekop­ pelt ist. Das mit der Gate-Elektrode von M 1 gekoppelte Taktge­ bermittel, das das Taktsignal CLK 2 liefert, zeigt typischer­ weise eine Änderung in dem Spannungspegel während jedes Lese­ zykluses. Die oberste Kurve ("A") der Fig. 1 stellt eine solche Änderung des Spannungspegels dar. Während des Lesezy­ klus bleibt das Taktsignal CLK 2, das an der Gate-Elektrode von M 1 ansteht, über den Gesamtzyklus hoch und bewirkt, daß Strom zwischen den Source- und Drain-Elektroden von M 1 fließt. M 1 ermöglicht ein Öffnen des Strompfades zwischen Source- und Drainelektroden. Während eines Schreibzyklus ist M 1 nicht leitend, da das Taktsignal CLK 2 auf einem niedrigen Pegel ist, wodurch der Strompfad über M 1 im wesentlichen unterbro­ chen ist; d.h. kein beachtlicher Strom fließt zwischen den Knotenpunkten 30 und 31 während eines Schreibzyklus.

Während eines Schreibyzklus werden die Bit- und Bit-Bar-Lei­ tungen in geeigneter Weise geladen (z.B. Bit auf einen hohen Wert und Bit-Bar auf einen niedrigen Wert oder umgekehrt), und danach wird ein Schreibsignal an die Wortleitungen, beispiels­ weise die Wortleitung 27, angelegt, das der Speicherzelle 21 die Aufnahme der während des Schreibzyklus auf den Bit- und Bit-Bar-Leitungen liegenden Ladungen ermöglicht. Wenn daher beispielsweise die Bit-Leitung 22 auf einem hohen Wert ist, so ist die Bit-Bar-Leitung 23 auf einem niedrigen Wert, und die Speicherzelle 21 speichert diese Werte dementsprechend, so daß beim Lesen dieser Speicherzelle der hohe Wert auf der Bit-Lei­ tung 22 und der niedrige Wert auf der Bit-Bar-Leitung 23 er­ scheint.

Der Lesevorgang der Speicherzelle 21 gemäß Fig. 2a läuft wie folgt ab. Ein Lese/Schreib-Taktgeber der an die Wortleitung 27 angeschaltet ist liefert über die Wortleitung ein Lesesi­ gnal welches die Speicherzelle 21 zur Erzeugung der in der Speicherzelle 21 gespeicherten Differenzlogikzustände an den Ausgängen 12 und 13 befähigt. Wenn beispielsweise die Bitlei­ tung 22 auf einem hohen Wert und die Bit-Bar-Leitung 23 auf einen niedrigen Wert gespeichert war, so erzeugt die Speicher­ zelle 21 beim Lesen ein hohes Signal auf der Bitleitung 22 und ein niedriges Signal auf der Bit-Bar-Leitung 23. Im wesentli­ chen zur gleichen Zeit, in der der Lese/Schreib-Taktgeber ein Lesesignal auf der Wortleitung 27 erzeugt, liefert der Taktge­ ber das Signal CLK 2 an das Gate von M 1 und macht M 1 leitend, so daß der Strompfad zwischen den Knotenpunkten 30 und 31 hergestellt ist. Dementsprechend hängt die Spannungsdifferenz zwischen den beiden Bitleitungen beim Lesen weitgehend von dem Widerstand zwischen den Source- und Drain-Elektroden von M 1 ab (d.h. dem Widerstand des gesteuerten Strompfades in geöffnetem Zustand). Wenn sich daher die Bit-Leitung 22 auf einem hohen Wert und die Bit-Bar-Leitung 23 auf einem niedrigen Wert be­ finden, so ist der Knotenpunkt 30 hoch und der Knotenpunkt 31 niedrig, und die Differenz zwischen diesen beiden Knotenpunk­ ten wird bestimmt durch den Widerstand von M 1, wenn dieses Bauelement "eingeschaltet" ist (d.h. ein wesentlicher Strom zwischen den Source- und Drain-Elektroden fließt). Das Taktsi­ gnal CLK 2 liegt normalerweise am Gate von M 1 während der gesamten Lesephase der Speicherzelle 21 an, wodurch verhindert wird daß die beiden Differenzbitleitungen die Spannungsdiffe­ renz übersteigende Spannungshübe haben, und zwar in Abhängig­ keit von dem Widerstand von M 1 bei Fließen eines beachtlichen Stroms über M 1. Es ist einzusehen, daß ein Leseverstärker im Ergebnis abtastet, welcher der beiden Knotenpunkte 30 und 31 auf einem hohen Potential ist.

Das Halbleiterbauelement M 1 ist in typischer Ausführung ein kleineres Bauelement (hinsichtlich der Gatebreite) als das bekannte Bauelement M 20, da die Größe von M 1 auf der Basis der maximal erwünschten Spannungsdifferenz zwischen den beiden Differenzbitleitungen bemessen wird. Das bekannte Bauelement M 20 war von solcher Abmessung, daß es eine erhebliche Gate­ breite hatte, damit M 20 einen sehr niedrigen Wiederstand über die Source- und Drain-Elektroden und damit einen weitgehenden Abgleich der Differenzbitleitungen ermöglichte. Es ist zu sehen, daß der durch M 1 erfüllte Zweck völlig anders ist, und die Größe von M 1 die maximale Spannungsdifferenz zwischen den beiden Differenzbitleitungen bestimmen soll. Die Spannungsdif­ ferenz zwischen den Bitleitungen ist eine Funktion der Größe von M 1, bezogen auf die Größe der Transistoren in der Spei­ cherzelle, die beim Lesen dieser Zelle weitgehend leitend sind. Wenn beispielsweise die Speicherzelle 21 gemäß Fig. 2b gelesen und die Differenzbitleitung 22 hochgezogen und die Differenzbit-Bar-Leitung 23 heruntergezogen wird, so sind die Transistoren M 3 und M 4 leitend. Daher hängt die Spannungsdif­ ferenz zwischen den Leitungen 22 und 23 von dem Verhältnis von M 3×M 4/M 2 ab. Die für M 2, M 3 und M 4 benutzten Werte sind die Gatebreiten (nicht die Gatelänge, die gleich derjenigen Strecke ist, welche die Majoritätsladungsträger von der Source- zur Drain-Elektrode zurücklegen und die häufig als die Kanallänge bezeichnet wird; siehe Seite 40 von Principles of CMOS VLSI Design, supra). In der Praxis werden die Dimensionen der Speicherzellentransistoren konstant gehalten, und man variiert die Größe des Halbleiter-Clamping-Bauelements, z.B. M 1 oder M 2, um die maximale Spannungsdifferenz zwischen den beiden Differenzbitleitungen einzustellen. Bei dem beschriebe­ nen Ausführungsbeispiel gemäß Fig. 2a ist M 1 ein MOS-Feldef­ fektbauelement des Anreicherungstyps mit einer Schwellenspan­ nung, die typischerweise 0,7 Volt betragen könnte. Die Gate­ länge wird typischerweise konstant gehalten, während die Gate­ breite variiert wird, um die gewünschte Spannungsdifferenz zwischen den Bit- und Bit-Bar-Leitungen beim Lesen der Spei­ cherzelle zu gewinnen. Beispielsweise kann M 1 eine Gatebreite von 10 µm haben, während ein Durchgangstransistor, z.B. M 3 in Fig. 2b, eine Gatebreite von 1,4 µm haben würde. Eine solche Anordnung würde eine Bit/Bit-Bar-Differenz von etwa 200 Milli­ volt entwickeln. Das Halbleiter-Clamping-Bauelement, z.b. M1 oder M 2, kann auch kleiner (bezüglich der Gate-Breite) für größere Spannungsdifferenzen zwischen den Bit- und Bit-Bar- Leitungen ausgebildet werden. Dies bedeutet, daß kleinere Gate-Breiten einen niedrigeren Stromfluß und damit größere Spannungsdifferenzen zwischen den beiden Differenzbitleitungen ermöglichen. Man kann außerdem die Gatelänge, d.h. den Abstand zwischen den Source- und Drain-Elektroden für die Majoritäts­ ladungsträger im Kanalbereich variieren. Kürzere Gatelängen für M 1 oder M 2 können dazu verwendet werden, die Spannungsdif­ ferenz zwischen den beiden Differenzbitleitungen kleiner zu machen, da der Widerstand zwischen den Source- und Drain-Elek­ troden mit abnehmenden Gatelängen abnimmt.

Zu beachten ist, daß der in Verbindung mit der Erfindung (un­ ter Verwendung eines Halbleiter-Clamping-Bauelements, wie M 1 oder M 2) eingesetzte Leseverstärker empfindlich genug sein sollte, um die Spannungsdifferenz zwischen den beiden Diffe­ renzbitleitungen erfassen zu können. Derartige Leseverstärker stehen zur Verfügung und sind im Stande der Technik bekannt (siehe beispielsweise US-PS 40 81 701).

Ein alternatives Ausführungsbeispiel der Erfindung ist in Fig. 2b gezeigt, bei der ein p-Kanal-MOS-Bauelement des Anreiche­ rungstyps als Halbleiter-Clamping-Bauelement M 2 verwendet wird das zwischen den Differenzbitleitungen über Knotenpunkte 30 und 31 angeschaltet ist. Ein Takt-Bar(überstrichen)-Signal CLK 2 wird an die Gate-Elektrode von M 2 angelegt. Es ist klar, daß CLK 2 der Reziprok- bzw. Komplementwert von CLK 2 ist, so daß CLK 2 eine niedrigere Spannung während der Lesesignale und eine höhere Spannung während der Schreibzyklen hat. Fig. 2b zeigt auch ein Beispiel für ein Speicherbauelement 21, das in diesem Falle ein statischer 6-Transistor-Direktzugriffsspei­ cher (SRAM), implementiert in CMOS (komplementäre Metalloxid­ halbleiter-)Technologie ist. Es ist klar, daß verschiedene Arten von Halbleiterspeicherelementen als Halbleiterspeicher­ zelle 21 eingesetzt werden können. Bei dem speziellen Beispiel ist die Speicherzelle gemäß Fig. 2b eine bistabile Halbleiter­ speicherschaltung (z.B. ein Flipflop) mit zwei Differenzaus­ gängen bei 12 und 13, von denen einer das binäre Komplement (inverse) des anderen Ausgangs führt.

Die Betriebsweise des erfindungsgemäßen Halbleiterspeichers wird im folgenden anhand der Fig. 2a und 3 beschrieben. Fig. 3 zeigt vier Spannungskurven über die Zeit (A, B, C und D). Die Kurve A zeigt die Spannung (Signal CLK 2) an der Gate- Elektrode von M 1 über die Zeit, während die Kurve B der Fig. 3 das Taktsignal CLK 1 (beim Stande der Technik) an der Gate- Elektrode von M 20 zeigt. Die Kurve C zeigt den Datenausgang aus dem Halbleiterspeicher nach der Erfindung, während die Kurve D den Datenausgang aus bekannten Speichern darstellt, welche mit dem Taktsignal CLK 1 an der Gate-Elektrode von M 20 arbeiten.

Bei der Erfindung ist das Taktsignal CLK 2 niedrig (z.B. etwa 0 Volt) während des Schreibzyklus, wodurch M 1 "ausgeschaltet" bzw. "gesperrt" wird und kein beachtlicher Strom über M 1 fließt. Dies macht es möglich daß die Bit-Leitung 22 und die Bit-Bar-Leitung 23 in Fig. 2a weitestgehend auf die Grenzen der den binären Logikzuständen zugeordneten Bereiche aufgela­ den werden. Daher werden bei dem beschriebenen Beispiel die Bit-Leitung 22 auf nahezu 5 Volt und die Bit-Bar-Leitung 23 auf etwa 0 Volt aufgeladen, wodurch das Speicherelement derart geladen wird, daß beim späteren Lesen dieses Speicherelements die Bit-Leitung 22 auf einen hohen Wert (etwa 5 Volt) geladen und die Bit-Bar-Leitung 23 niedrig gesteuert wird (etwa 0 Volt). Es ist klar, daß während des Einlesens in die Speicher­ zelle 21 die Wortleitung 27 beaufschlagt wird und die Spei­ cherzelle zum Empfang der Signale über die Differenzbitleitun­ gen während des Schreibvorgangs bzw. Einlesens befähigt. Wäh­ rend des Auslesens der Speicherzelle erhält die Wortleitung ein Lesesignal, welches die Speicherzelle befähigt, die Diffe­ renzbitleitungen zu treiben. Gleichzeitig erscheint das CLK 2 Signal als hohes Signal an der Gate-Elektrode von M 1 und be­ wirkt, daß der von der Source-Elektrode und der Drain-Elektro­ de gebildete gesteuerte Strompfad leitend (offen) wird, wo­ durch die maximale Spannungsdifferenz zwischen den beiden Differenzbitleitungen 22 und 23 begrenzt wird. Da die Bitlei­ tung 22 als hoch gespeichert wurde, wird der Knotenpunkt 30 hoch gegenüber dem Knotenpunkt 31, und der Leseverstärker tastet die Differenz rascher ab als bei dem bekannten Speicher mit einem Wiederherstellungsimpuls. Daher erscheinen gültige Daten bei Verwendung der Erfindung entsprechend der Kurve C in Fig. 3 rascher als die Datenausgangssignale beim Stande der Technik gemäß Kurve D der Fig. 3. Das bekannte Bauelement M 20 ist nur zwischen den Lesezyklen oder am Ende eines Schreibzy­ klus eingeschaltet, ist jedoch nicht eingeschaltet während des tatsächlichen Lesevorgangs des zugehörigen Halbleiterspeicher­ elements 21. Wird kein Wiederherstellungsimpuls verwendet und ist daher kein M 20-Transistor zwischen den Bitleitungen ange­ ordnet, so vergeht eine noch längere Zeit bis zur Entwicklung gültiger Daten am Ausgang des Speichers als bei dem bekannten Speicher mit Wiederherstellungsimpuls.

Claims (11)

1. Halbleiterspeicher zur Speicherung von Binärdaten mit einem Paar von Differenzbitleitungen (22, 23), denen Signale entsprechend den Binärdaten zuführbar sind, einem Halbleiter­ speicherelement (21) zur Speicherung von Binärdaten, das zwi­ schen den beiden Differenzbitleitungen (22, 23) angekoppelt ist und beim Lesen des Halbleiterspeicherelements während eines Lesezyklus die den Binärdaten entsprechenden Signale liefert, und mit Taktgabemitteln zur Erzeugung eines Taktsi­ gnals, dadurch gekennzeichnet, daß das Taktsignal von den Taktgabemitteln während des Lesezy­ klus erzeugt wird und daß zwischen die beiden Differenzbitlei­ tungen (22, 23) ein Halbleiterbauelement (M 1; M 2) eingeschal­ tet ist, das (M 1; M 2) so angeordnet ist, daß es selektiv einen Strompfad zwischen den beiden Differenzbitleitungen (22, 23) bildet, und das (M 1; M 2) ein den Strompfad durch Unterbrechen und Öffnen steuerndes Steuerelement aufweist, welches mit den Taktgabemitteln zur Aufnahme des Taktsignals gekoppelt ist, wobei die Anordnung so getroffen ist, daß der Strompfad beim Lesen des Halbleiterspeicherelements (21) offen (leitend) ist, so daß die Spannungsdifferenz zwischen den beiden Differenz­ bitleitungen (22, 23) während des Lesezyklus über den Strom­ pfad verringert ist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeich­ net, daß die Binärdaten in das Halbleiterspeicherelement (21) während der Schreibzyklen einlesbar und aus dem Halbleiter­ speicherelement während des Lesezyklus auslesbar sind.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß der Strompfad während des gesamten Lesezy­ klus offen (leitend) ist.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Halbleiterspeicherelement eine statische MOS-Speicherzelle (21) mit einem ersten und einem zweiten Ausgang (12, 13) ist, wobei der erste Ausgang selektiv mit einer Differenzbitleitung (22) und der zweite Ausgang selektiv mit der anderen Differenzbitleitung (23) koppelbar ist und das Signal auf dem ersten Ausgang der binäre Komple­ mentärwert des Signals auf dem zweiten Ausgang ist.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeich­ net, daß eine Lese/Schreib-Taktgabeeinrichtung zur Entwicklung eines Lesesignals während des Lesezyklus und eines Schreibsi­ gnals während jedes Schreibzyklus vorgesehen ist und daß die Lese/Schreib-Taktgabeeinrichtung mit dem Halbleiterspeicher­ element derart gekoppelt ist, daß sie eine Ankopplung des ersten Ausgangssignals an die eine Differenzbitleitung (22) und des zweiten Ausgangssignals an die andere Differenzbitlei­ tung (23) während des Lesezyklus und während der Schreibzyklen bewirkt.

6. Halbleiterspeicher zur Speicherung von binären Logikzu­ ständen, wobei die binären Logikzustände während Schreibzyklen in den Halbleiterspeicher eingelesen und während Lesezyklen aus dem Halbleiterspeicher ausgelesen werden und wobei der Halbleiterspeicher aufweist:
ein Paar von Differenzbitleitungen (22, 23) zur Aufnahme von Signalen entsprechend den binären Logikzuständen während der Lesezyklen und zum Anlegen von den binären Logikzuständen entsprechenden Signalen während der Schreibzyklen;
eine Halbleiterspeicherzelle zur Speicherung der binären Logikzustände mit einem ersten Ausgang und einem zweiten Aus­ gang, wobei der erste Ausgang mit einer Differenzbitleitung (22) des Bitleitungspaars und der zweite Ausgang mit der ande­ ren Differenzbitleitung (23) selektiv koppelbar ist, und eine Lese/Schreib-Takteinrichtung, welche ein Lesesignal während jedes Lesezyklus und ein Schreibsignal während jedes Schreibzyklus liefert und mit der Halbleiter-Speicherzelle (21) derart gekoppelt ist, daß sie eine Kopplung des ersten Ausgangs mit der einen Differenzbitleitung (22) und des zwei­ ten Ausgangs mit der anderen Differenzbitleitung (23) während der Lesezyklen und während der Schreibzyklen bewirkt,
gekennzeichnet durch
eine Takteinrichtung zur Lieferung eines Taktsignals während jedes Lesezyklus und
eine Halbleiter-Clamping-Schaltung (M 1; M 2) mit einem gesteuerten Strompfad und einem Steuerelement, das den zwi­ schen einem Ende (30) und dem anderen Ende (31) des gesteuer­ ten Strompfades fließenden Strom derart steuert, daß der ge­ steuerte Strompfad geschlossen oder geöffnet werden kann, wobei das eine Ende des gesteuerten Strompfades mit der einen Differenzbitleitung (22) und das andere Ende des gesteuerten Strompfades mit der anderen Differenzbitleitung (23) gekoppelt ist, das Steuerelement mit der Takteinrichtung verbunden ist und das Taktsignal während jedes Lesezyklus erhält, der ge­ steuerte Strompfad während der Lesezyklen offen (leitend) ist, um einen beachtlichen Strom zwischen den beiden Differenzbit­ leitungen (22, 23) fließen zu lassen, wobei ferner die während eines speziellen Lesezyklus aus der Halbleiter-Speicherzelle (21) gewonnenen binären Logikzustände der Spannungsdifferenz zwischen den beiden Differenzbitleitungen während dieses Lese­ zyklus entsprechen, die Spannungsdifferenz während dieses speziellen Lesezyklus durch den gesteuerten Strom auf einen von dem Widerstand des leitenden bzw. geöffneten gesteuerten Strompfades abhängigen Wert derart begrenzt wird, daß die Spannungsänderungen bzw. -hübe der Differenzbitleitungen (22, 23) über die Halbleiter-Clamping-Schaltung begrenzt sind.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeich­ net, daß der Speicher ein statischer MOS-Speicher ist, daß die Halbleiter-Speicherzelle als bistabile Speicherschaltung (21) ausgebildet ist, deren erster Ausgang das binäre Komplement des zweiten Ausgangs ist, daß die Takteinrichtung während jedes Lesezyklus eine Änderung des Spannungspegels zeigt und daß die Halbleiter-Clamping-Schaltung als MOS-Feldeffektbau­ element (M 1; M 2) mit einer Gate-Elektrode, einer Source-Elek­ trode und einer Drain-Elektrode ausgebildet ist, wobei eine der Drain- und Source-Elektroden mit der einen Differenzbit­ leitung (22) und die andere mit der anderen Differenzbitlei­ tung (23) gekoppelt ist, die Gate-Elektrode mit der Taktein­ richtung verbunden ist, das Taktsignal während jedes Lesezy­ klus erhält und den gesteuerten Strompfad derart steuert, daß er entweder offen (leitend) oder geschlossen (gesperrt) ist und während der Gesamtheit eines jeden Lesezyklus offen ge­ steuert ist, so daß die Spannungsdifferenz während jedes Lese­ zyklus über den gesteuerten Strompfad reduziert und ver­ gleichsweise eine kurze Zeit zum Auslesen der bistabilen Halb­ leiterspeicherschaltung (21) aufgrund geringer Spannungshübe bzw. -differenzen zwischen den beiden Differenzbitleitungen erforderlich ist.

8. Halbleiterspeicher nach Anspruch 6 oder 7, gekennzeichnet durch einen Leseverstärker (11) zum Abtasten des binären Lo­ gikzustands der bistabilen Halbleiter-Speicherschaltung (21) während der Lesezyklen, wobei der Leseverstärker einen ersten und einen zweiten Eingang und einen Datenausgang hat, der erste Eingang mit einer Differenzbitleitung (22) und der zwei­ te Eingang mit der anderen Differenzbitleitung (23) gekoppelt ist und der Wert an dem Datenausgang während eines speziellen Lesezyklus dem aus der bistabilen Halbleiter-Speicherschaltung gewonnenen binären Logikzustand entspricht.

9. Halbleiterspeicher nach Anspruch 7 oder 8, dadurch ge­ kennzeichnet, daß die eine Differenzbitleitung (22) eine erste Spalte und die andere Differenzbitleitung (23) eine zweite Spalte bildet, daß die ersten und zweiten Spalten parallel verlaufen und auf einem Halbleitersubstrat angeordnet sind und daß eine Vielzahl von bistabilen Halbleiter-Speicherschaltun­ gen (21) in einer dritten Spalte zwischen den ersten und zwei­ ten Spalten (22, 23) angeordnet ist, wobei jede der bistabilen Halbleiter-Speicherschaltungen selektiv an die beiden Diffe­ renzbitleitungen (22, 23) ankoppelbar ist.

10. Halbleiterspeicher nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß das MOS-Feldeffektbauelement ein n-Kanal-Bauelement ist.

11. Halbleiterspeicher nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß der gesteuerte Strompfad während der Schreibzyklen geschlossen (gesperrt) ist.