DE2659248B2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen dynamischen Speicher mit wahlfreiem Zugriff, der eine Mehrzahl in Reihen und Spalten angeordnete, jeweils einen kapazitiven Speicherknoten aufweisende Speicherzellen aufweist, sowie eine wahre und eine komplementäre Ziffernleitung für jede Spalte, wobei eine Hälfte der Speicherknoten jeder SpaJte mit der wahren und die andere Hälfte der Speicherknoten mit der komplementären Ziffernleitung verbindbar sind, mit einer Einrichtung zum Vorspannen der Ziffernleitungen auf einen vorbestimmten Spannungspegel, der dort anschließend gespeichert wird, einer jeweils zu einer Reihe gehörigen Einrichtung zum wahlweisen Verbinden der Speicherknoten in den entsprechenden Reihen mit ihren entsprechenden Ziffernleitungen in Abhängigkeit eines Reihenauswahlsignals, um den Vorspannungspegel auf den entsprechenden Ziffernleitungen und hierzu gehörigen Eingangsknoten um einen kleinen Wert, der bestimmt ist durch den in den entsprechenden Speicherzellen gespeicherten logischen Pegel, zu vermindern, einer gleichzeitig mit dem Reihenauswahlsignal aktivierten Einrichtung zum Erzeugen eines Referenzspannungspegels auf denjenigen Ziffernleitungen, die durch das Reihenauswahlsignal nicht mit einem Speicherknoten verbunden wurden, einem jeweils zwischen einer wahren und einer komplementären Ziffernleitung angeordneten Leseverstärker zum Auslesen der in einer adressierten Speicherzelle gespeiche; ten Information, welcher einen wahren und komplementären Eingangsknoten und einen ersten und zweiten entsprechend damit verbundenen Transistor aufweist, wobei das Gate des ersten Transistors Teil des komplementären Eingangsknotens und das Gate des zweiten Transistors Teil des wahren Eingangsknotens ist, um entweder den ersten Transistor leitend zu machen und so den ersten Eingangsknoten so weit zu entladen, daß der zweite Transistor im wesentlichen nicht leitend ist, wodurch ein signifikantes Entladen der komplementären Ziffernleitung verhindert wird oder um den zweiten Transistor leitend zu machen und so den zweiten Eingangsknoten so weit zu entladen, daß der erste Transistor im wesentlichen nicht leitend ist, wodurch ein signifikantes Entladen der wahren Ziffernleitung verhindert wird, wobei der leitende Transistor bestimmt wird durch die im Anschluß an ein Reihenauswahlsignal sich an den Eingangsknoten einstellenden relativen Spannungspegel, wodurch der Zustand der Ziffernleitungen einen logischen Wert liefert, der repräsentativ ist für die in der adressierten Speicherzelle gespeicherte Information.

In der Industrie ist derzeitig bekannt, wie unter Verwendung von integrierter MOSFET-Schaltkreistechnologie dynamische Lese/Sehreib-Speicher mit wahlfreiem Zugriff hergestellt werden. Diese Schaltkreise verwenden typischerweise 4096 oder 16 384 Speicherzellen, von denen jede aus einem kapazitiven Speicherknoten und einem einzelnen Transistor, der den Knoten mit einer Spähen- oder Ziffernleitupg verbindet, besteht. In einem 4046-Hit-System sind die Speicherzellen typischerweise in einem Feld von 64 Reihen und 64 Spalten angeordnet. Daten werden in die Zellen eingespeichert, indem die Ziffernleitung entweder auf Erdpotential oder auf ein anderes Potential, das unter der Drain-Speisespannung liegt, gebracht, wahrend für einen Augenblick der Transistor angeschaltet wird, indem eine Reihen-I-Yeigabeleitung auf hohes Potential gebracht wird, um das Potential auf der Ziffernleitung in ilen Speicherknoten /u bringen. Eine logische »Null« wird gespeichert, wenn das Potential an dem Kaoten kleiner als eine gewisse ausgewählte Spannung, die zwischen der Drain-Speisespannung von typischerweise + 12 Volt und der Source-Speisespannung oder Erde liegt; und eine logische »Eins« wird gespeichert, wem, das gespeicherte Potential größer ist als das ausgewählte Potential. Ein typischer Wert für die Entscheidungsschwelle des Potentials liegt bei etwa 5 VoIl Daten werden aus einer Speicherzelle ausgelesen, indem zuerst der Ziffernbus auf ein bestimmtes Potential vorgespannt wird und indem dann, nach Beendigung des Vorspannvorgangs, der Transistor angeschaltet wird, der die Zelle mit dem Ziffernbus verbindet. Ist in dem Knoten eine logische »Null« gespeichert, so wird das Potential auf dem Spaltenbus um einen größeren Betrag vermindert oder um einen kleineren Betrag erhöht, als wenn eine logische »Eins« gespeichert ist. Diese zwei endgültigen Potentialpegel auf dem Ziffernbus werden dann durch einen Leseverstärker unterschieden, um die logische »Eins« oder die logische »Null« aus der Zelle auszulesen.

Ein Verfahren zum Unterscheiden zwischen unterschiedlichen Potentialver-änderungen auf der Ziffernleitung ist in der US-PS 39 69 706 vorgeschlagen worden. Bei diesem Verfahren wird das Potential auf der Ziffernleitung abgetastet, bevor die Zelle adressiert wird und dieses abgetastete Potential wird mit dem Potential auf der Ziffernleitung nach der Adressierung der Zelle verglichen. Dieses System hat sich als erfolgreich erwiesen und ist kommerziell verwendet worden. Eine andere Lösung des Problems ist bekannt durch die US-Patente J5 88 844 und 35 14 765, erteilt an C h r i s t e η s e n. Bei diesem System wird die Ziffernleitung in zwei gleiche Teile aufgeteilt und mit einem Gegentaktverstärker verbunden. Dieser Systemtyp ist von verschiedenen Fachleuten mit unterschiedlichen Erfolg angewandt worden, jedoch haben bisher unterschiedliche Ausführungsformen dieses Systemtyps Leistung verbraucht, oder haben eine unvernünftige Zeitdauer zum Vorspannen gebraucht, oder haben alternativ eine unvernünftige Zeitdauer zum Lesen der Daten benötigt, oder sie haben einen nicht akzeptabel niedrigen Potentialpege! auf dem Ziffernbus ergeben, der auf hohem Potential bleiben soll, oder sie haben zusätzliche Vorrichtungen erforderlich gemacht, um den Ziffernbus auf einen passenden hohen Pegel zu bringen, oder haben alternativ ein größeres Signal benötigt und somit eine größere Speicherzelle zum richtigen Lesen.

Die vorliegende Erfindung schafft einen verbesserten Speicher, der die Vorteile mehrfacher Ziffernleitungen, die mit einem Gegentaktverstärker verbunden sind, aufweist, wobei ferner die Geschwindigkeit als Folge einer verkürzten Vorspanndauer und einer kurzen Lesezeit verbessert wurde. Darüber hinaus nimmt der Speicher keine Gleichleistung auf und zeichnet sich durch eine hochempfindliche Signalerkennungsmöglichkeit aus.

Die Erfindung kennzeichnet sich dadurch, daß wahre und komplementäre Eingangsknoten über den ersten und zweiten Transistor mit einem Schaltknoten verbunden sind, daß die wahre Ziffernleitung mit dem wahren Eingangsknoten über einen dritten, in der Nachbarschaft des ersten Transistors angeordneten Transistor verbunden ist, daß die komplementäre Ziffernleitung mit dem komplementären Eingangsknoten über einen vierten, in der Nachbarschaft des zweiten Transistors angeordneten Transistor verbunden ist, so daß die Eingangsknoten des Leseverstärkers relativ

kleine Kapazitätswerte aufweisen im Vergleich zu den Kapazitätswerlen der Ziffernleitungen, daß eine Anordnung vorgesehen ist zum Beaufschlagen der Gates des dritten und vierten Transistors mit einem Spannungspcgel, der ein Ausgleichen der Vorspannungspcgel auf den Ziffernleilungen und den Eingangsknoten gestattet und erlaubt, daß anschließend an ein Reihenauswahlsignal die Eingangsknoten die Spannungsänderung auf den Ziffernleitungen wiedergeben, daß eine Einrichtung zum Steuern der Ladung auf dem Schaltknoten in einer zeillich abgestuften Ablauffolge vorgesehen ist, um einerseits das Leiten des ersten und zweiten Transistors zu verhindern, während sich auf den Ziffernleitungcn und den Eingangsknoten die Vorspannung einstellt, und um dann andererseits das Leiten des ersten bzw. zweiten Transistors zu ermöglichen und daraufhin den Schaltknoten rasch nach Maßgabe des am meisten leitenden Transistors zu entladen, um die Spannung auf dem Schaltknoten auf einen logisch niedrigen Pegel zu vermindern.

Anhand der in den Zeichnungen dargestellten Ausführungsbeispiele wird die Erfindung im folgenden näher erläutert. Es zeigt

Fig. 1 eine schematische Schaltzkizze eines dynamischen Speichersystems mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung,

F i g. 2 ein schematischcs Diagramm, das eine typische Unterkomponente darstellt, die verwendet wird, um einen Teil der Schaltung von F i g. 1 zu betreiben, und

Fig. 3 ein Zeitdiagramm, das dazu dient, die Arbeitsweise der Schaltung von Fig. 1 zu veranschaulichen.

Im folgenden sei Bezug genommen auf die Zeichnungen. Ein Teil eines dynamischen Speichersystems mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung wird in Fig. 1 allgemein durch das Bezugszeichen 10 angegeben. Das System 10 kann typischerweise 4096 oder 16 384 binäre Speicherzellen haben, die auf einem einzelnen integrierten Schaltkreis angeordnet sind, der darüber hinaus auch die erforderliche Steuerschaltungsvorrichtung enthält. Die Steuerschaltung ist hier nicht im Detail erklärt, es kann sich um irgendeine Schaltungsvorrichtung gemäß dem Stand der Technik handeln, wie es beispielsweise in der parallelen US-Anmeldung Serial No. 5 13 091 mit dem Titel »Dynamic Random Access Memory MISFET Integrated Circuit«,eingereicht von Robert J.Proebstinget al. beschrieben wird.

Vier der Speicherzellen sind in der Fig. 1 durch das Bezugszeichen 5 angedeutet. Jede Speicherzelle besteht aus einem kapazitiven Speicherknoten 12 und einem Feldeffekttransistor 14. die zwischen einer Ziffernleitung DL\ oder DL\ und Vpp, d. h. der Drain-Speisespannung, in Serie verbunden sind.

Die Speicherzellen S sind in gleicher Anzahl von Reihen und Spalten, typischerweise 64 für ein 4096-Bit-System und 128 für ein 16 384-Bit-System, angeordnet. Zur Vereinfachung der Diskussion wird nur die erste Spalte von Speicherzellen diskutiert, obschon es sich versteht, daß weitere 63 Spalten einer identischen Konfiguration in einem wirklichen System vorhanden sind. Die Hälfte der 64 Speicherzellen S, die in jeder Spalte angeordnet sind, ist mit einer wahren Ziffernleitung DLi verbunden die andere_HäIfte ist mit einer komplementären Ziffernleitung DLi verbunden, wie es in FJ g.! zu sehen ist Jede der Ziffernleitungen DLi und DLi weisen dieselbe geometrische Konfiguration auf und sind mit derselben Anzahl von Speicherzellen Sverbunden. Darüber hinaus ist eine Pseudozelle SD mil der Ziffernleitung DL\ und eine weitere Pseudozelle SD mit der Ziffernleitung DL₁ verbunden, um ein Referenzpotential auf einer der Ziffernleitungen zu bewirken, wie es gleich beschrieben werden wird. Die Gates aller Speicherzellen 5 in einer gemeinsamen Reihe sind durch eine Rcihenauswahlleitung RS verbunden. Die Reihenauswahlleitungen RSn bis RSm sind in Fig. 1 dargestellt. Es versteht sich, daß die Rcihenauswahlleitungen RS\ bis RSm und RS& bis RSbA zwecks Vereinfachung der Darstellung fortgelassen wurden.

Die wahre Ziffernleitung DLt ist mit dem Eingangsknoten 28 eines schaltenden Differentialverstärkers durch den Kanal eines ersten Transistors 20 verbunden, die komplementäre Zifiernleitung DL₁ ist mit dem komplementären Eingangsknoten 30 des Differentialverstärkers durch den Kanal eines zweiten Transistors 22 verbunden. Der schallende Differentialverstärker enthält einen dritten und vierten Transistor 24 und 26, welche die Eingangsknoten 28 und 30 mit dem Schaltbus 32 verbinden. Das Gate des dritten Transistors 24 ist kreuzgekoppelt mit dem komplementären Eingangsknoten 30 und das Gate des vierten Transistors 26 ist kreuzgekoppelt mil dem wahren Eingangsknoten 28. Der Schaltbus 32 wird relativ langsam auf Erdpotential gezogen, wenn der Transistor 34 durch das Taktsignal L\ angeschaltet wird, und er wird wesentlich schneller auf Erdpotential gezogen, wenn der Transistor 36 durch das Taktsignal L2 angeschaltet wird, weil Transistor 36 wesentlich stärker als Transistor 34 ist. Der Takt L-, steigt etwas vor Li an, und zwar mit der Absicht, die gleich im Zusammenhang mit F i g. 3 erläutert wird.
Die Gates alier Transistoren 20 und 22 für die 64

' Spaltenleitungen sind mit einem Spaltenknoten 40 verbunden, der auf Vm, durch den Transistor 42 vorgespannt werden kann. Das Gate von Transistor 42 ist durch den Transistor 44 mit V/m verbunden, das Gate des Transistors 44 wird durch ein Vorspannsignal Pi

^! gesteuert. Das Gate von Transistor 42 wird kapazitiv durch einen Kondensator 43 über Voo erhöht, wobei die Kapazität 43 am Eingang für den Taktimpuls L₃ liegt, der auftritt, nachdem der Transistor 44 durch den Vorspann-Takt Pi abgeschaltet wurde, wie es gleich

• beschrieben werden wird. Der Knoten 40 ist kapazitiv mit dem Schaltbus 32 durch einen Kondensator 46 gekoppelt zur Unterstützung der Streukapazitäten der Transistoren 20 und 22 beim Erhöhen des Knotens 40 über Vni\ was unten noch beschrieben werden wird. Die wahren und komplementären Ziffernleitungen DL und DL aller 64 Spalten werden durch den Knoten 50 mittels der Transistoren 52 und 54, deren Gates durch das gemeinsame Vorspann-Signal Pi gesteuert werden, vorgespannt. Der Knoten 50 wird auf VOd durch einen Transistor 56 gebracht, dessen Gate durch das Vorspann-Signal P₂, das größer ist als V_DD, gesteuert. Das Schreiben von Daten in eine adressierte Zelle oder das Lesen aus einer adressierten Zelle geschieht mittels der_ wahren und komplementären Datenbuse DB und DB, sowie der Spalten-Auswahltransistoren 60, respektive 62, deren Gates durch eine Spalten-Auswahlleitung

CSt gesteuert werden.

Die Pseudozellen SD und SD besitzen eine Kapazität die in etwa der Hälfte der Kapazitäten der Datenspeicherzellen S entspricht Alle Pseudozellen SD werden durch Leitung 66 freigegeben, wann immer eine der Reihen-Auswahlleitungen ÄSi bis RS32 zusammen mit der Z'.ffernleitung DLi aktiv ist Auf ähnliche Weise

wird die Pseudozelle SD durch die Leitung 68 freigegeben, wann immer irgendeine Reihen-Auswahlleitung zusammen mit der Ziffernleitung DL\ aktiv ist. Der Speicherknoten der Pseudozelle SD wird durch den Transistor 70 auf Erdpotential_vorgespannt, der Speicherknoten der Pseudozelle SD wird durch den Transistor 72 auf Erdpotential vorgespannt, wenn das Vorspannsignal P\, das an die Leitungen 74 und 76 angelegt wird, auf hohem Potential ist, was gleich beschrieben werden wird.

Beide Vorspann-Taktsignale P₂ und Pi benötigen Potentiale, die über der Drain-Speisespannung V₀₀ liegen, damit der Schaltkreis zufriedenstellend arbeitet. Dies wird im nachhinein noch ausführlicher beschrieben werden. Für gewöhnlich ist die Versorgungsspannung V₀₀ die maximale extern erzeugte Versorgungsspannung, die in den Schaltungen zur Verfügung steht und die in der kommerziellen Ausführungsform der vorliegenden Erfindung +12 Volt beträgt, da N-Kanal-Siliziumgate-Verarbeitungstechnologie verwendet wird. Für Pi und P₃ werden hohe Pegel von etwa +16 Volt benötigt. Ein geeignetes System zum Erzeugen einer Taktspannung, die größer ist als die Drain-Speisespannung V₀₀, wird schematisch in F i g. 2 dargestellt. Dieses System verwendet mehrere Verzögerungsstufen 80, 82 und 83. Der Ausgang der Verzögerungsstufe 80 wird an den Eingang einer Verzögerungsstufe 82 gelegt, deren Ausgang zu einer dritten Verzögerungsstufe 83 geführt wird. Der Ausgang der Verzögerungsstufe 82 wird zurückgeführt zur Verzögerungsstufe 80, um den Ausgangsknoten 84 von der Stufe 80 zu trennen. Der Ausgang der Stufe 83 ist durch einen Kondensator 86 kapazitiv mit dem Knoten 84 gekoppelt. Somit wird aufgrund eines Vorspann-Zeitsignals Pa bei Verzögerungsstufe 80 der Knoten 84 zuerst auf genau V₀₀ nach Ablauf einer kurzen Verzögerungszeit gebracht. Kurze Zeit später schaltet der Ausgang der Verzögerungsstufe 82 den Ausgang der Verzögerungsstufe 80 ab, um so das Potential am Knoten 84 zu trennen. Wenn dann anschließend der Ausgang der Verzögerungsstufe 83 auf V₀₀ geht, wird der Knoten 84 kapazitiv über Vpo erhöht. Diese Schaltungsvorrichtung liefert auf einfache Weise ein Ausgangssignal von 16 Volt aus einer Speisespannung V_oovon 12 Volt. Es können auch andere geeignete Systeme verwendet werden, um die Vorspann-Taktsignale Pi und P₃ oberhalb von V_DD zu erzeugen.

Die Arbeitsweise der Schaltung von F i g. 1 kann am besten verstanden werden unter Bezugnahme auf das Zeitdiagramm in F i g. 3. F i g. 3 zeigt den zeitabhängigen Spannungsverlauf der Vorspannsignale P\, P₂ und Pi mittels der Zeitgraphen 100,102 und 104. Das Potential auf der einen aktiven Reihen-Auswahlleitung RS\ bis RSfA sowie die dazugehörige Pseudozellen-Freigabeleitung RSd oder RSd sind durch den Zeitgraphen 106 angedeutet Alle anderen Reihen-Auswahlleitungen RSi bis RSe* und die andere Pseudozellen-Freigabeleitungen verbleiben auf ErdpotentiaL Die Schalt-Taktsignale Li, Li und Lz werden durch die Zeitlinien 108,110 und 112 entsprechend angegeben. Der sich ergebende Potentialverlauf auf dem Schaltbus 32 wird durch die Linie 104 veranschaulicht, und die sich ergebenden Potentialverläufe auf der wahren und komplementären Ziffernleitung DL und DL werden durch die Zeitlinien 116, respektive 118 dargestellt Der Spannungsverlauf auf der adressierten Spalten-Auswahlleitung CS wird repräsentiert durch die Linie 120, die sich ergebenden Potentialverläufe auf dem wahrenJDatenbus DB und dem komplementären Datenbus DB werden dargestellt durch die Zeitlinien 122 und 124.

Während der Vorspanndauer, d. h. der Dauer zwischen zwei aktiven Zyklen befindet sich das Vorspann-Signal Tj auf dem VßD-Potential, d. h. auf +12 Volt, und die Vorspannsignale P₂ und Pi liegen über V₀₀ bei etwa +16 Volt. Weil P\ hohes Potential hat, sind die Transistoren 70 und 72 angeschaltet, um die Knoten der Pseudozellen SD und SD auf Erde oder 0 Volt zu entladen. P₂\ hat +16 Volt, so daß der Transistor 56

to angeschaltet ist, und der Knoten 50 wird voll auf V₀₀ gebracht. Das Vorspannsignal Pi für die Ziffernleitung ist auf +16 Volt, so daß die Datenleitungen DL und DL alle auf +12 gebracht werden, wie es bei den Linien 116 und 118 von F i g. 3 zu sehen ist.

Wie man gleich leichter sehen wird, befindet sich der Knoten 40, der in Fig. 3 durch die Zeitfunktion 126 repräsentiert wird, auf +16 Volt als Folge der kapazitiven Kopplung durch die Gates der Transistoren 20 und 22 aller 64 Spalten und ferner durch den Kondensator 64. Unter diesen Umständen sieht man, daß der Transistor 42 nicht leitend ist, selbst wenn der Knoten 40 über V₀₀ bootstrap-erhöht wurde, weil sein Gate und sein wirksamer Sourceknoten unter diesen Bedingungen beide V₀₀-Potential aufweisen. Da V₀₀ an die Gates beider Transistoren 24 und 26 gelegt wird, wird der Schaltbus 32 auf V₀₀ abzüglich eines Schwellenwertes, also auf etwa +10 Volt vorgespannt.

Beim Beginn eines aktiven Zyklus geht der Vorspanntakt P\ von +12 Volt auf Erdpotential über, wie es beim Ereignis 100a zu sehen ist, so daß die Transistoren 70 und 72 abgeschaltet werden, das Vorspannsignal P₂ fällt von +16 auf +12 Volt ab, wie es bei 102a zu sehen ist, so daß der Transistor 56 tatsächlich abgeschaltet wird, da der Knoten 50 ebenso das Potential V₀₀ besitzt. Zu diesem Zeitpunkt sieht man, daß das Vorspannsignal P₃ für eine kurze Zeit immer noch auf +16 Volt liegt, nachdem der Transistor 56 abgeschaltet ist, um es den Potentialen auf den Datenleitungen DLi und DL\ zu erlauben, exakt gleiches Potential durch die Transistoren 52 und 54 zu erhalten, obschon das Rauschen der Versorgungsspannung V_DD zusammen mit ungleichen Kapazititäten auf den Ziffernleitungen oder ungleichen Leitfähigkeiten der Transistoren 52 und 24 ungleiche Potentiale auf den Ziffernleitungen DLi und DLi ergeben hätten, im Augenblick des Abschaltens von Transistor 56. Dann fällt das Vorspannsignal P₃ auf Erdpotential ab, wodurch im wesentlichen gleiche Vorspannung auf den Ziffernleitungen DL\ und D~L\ bei einem Pegel, der genau V₀₀ entspricht, gehalten wird, wie bei 104a zu sehen ist. Nachdem des Vorspannsignal P₃ Erdpotential hat, geht eine Reihen-Auswahlleitung, die durch die an das Tip angelegten Reihen-Adreßsigna-Ie identifiziert wird, von 0 Volt auf +12 Volt über, wie es bei 106a zu sehen ist. Zur gleichen Zeit wird ferner die zugehörige Pseudozelle adressiert Sei z. B. angenommen, Reihen-Adreßleitung RS31 wäre aktiv. In dem Fall würde die Speicherzelle Sd durch die Leitung 66 freigegeben, indem diese von 0 auf +12 Volt übergeht Ist eine logische »Null« in der adressierten Zelle gespeichert, so würde das Potential auf der Ziffernleitung DLi in einem größeren Ausmaß_ abfallen als das Potential auf der Ziffernleitung DLi aufgrund der Tatsache, daß die Kapazität 12 der Speicherzelle etwa zweimal so groß ist wie die Kapazität der Pseudozelle.

es Da der Knoten 40 auf +16 Volt liegt, wird diese Veränderung in dem Potential auf den Datenleitungen DLi und DLi unmittelbar auf die Eingangsknoten 28 und 30 des Differentialverstärkers übertragen. Jedoch

befindet sich der Schaltbus 32 noch um einen Schwellenwert_unter der Vorspannung der Datenleitung DLi und DLi, so daß noch weder bei Transistor 24 oder 26 Leitfähigkeit eintritt. Als nächstes geht das Schaltsignal Li von 0 auf +12 Volt über, hierdurch beginnend, den Schaltbus 32 langsam zu entladen, wie bei Ereignis 114a zu sehen ist. Sowie das Potential auf dem Schaltbus 32 abzufallen beginnt, beginnt der Transistor 24 zu leiten, und zwar vor dem Transistor 26, weil Knoten 30 ein etwas höheres Potential aufweist als der Knoten 28. Wenn der Transistor 24 leitet, nimmt das Potential am Knoten 28 fortschreitend ab, und zwar fast ebensoschnell, wie der Knoten 32, so daß der Transistor 26 tatsächlich abgeschaltet bleibt, somit den Knoten 30 auf hohem Potential haltend und fortschreitend die Gate-Source-Spannung am Transistor 24 erhöhend. Dieser Umstand wird im großen Maße durch durch die Tatsache unterstützt, daß anfangs der Transistor 20 eine niedrige Gate-Spannung aufweist, verglichen mit seiner Source-Spannung, und so einen beträchtlichen Widerstand zwischen Knoten 28 und der Ziffernleitung DL] darstellt. Da Knoten 28 eine relativ kleine Kapazität, verglichen mit der der Ziffernleitung DLi, aufweist, kann der Knoten 28 schnell entladen werden durch einen relativ geringen Strom durch den Transistor 24. Nach einer kurzen Zeitdauer wächst die Potentialdifferenz zwischen den Knoten 28 und 30 maßgeblich an und das Schaltsignal L2 geht auf hohes Potential, wie es bei 110a zu sehen ist, was zur Folge hat, daß der Schaltbus 32 den Entladevorgang noch mehr beschleunigt; dies ist bei Ereignis 1146 in Fig.3 zu sehen. Wenn der Schaltknoten 32 auf Erdpotential übergeht, werden beide Transistoren 24 und 20 mehr und mehr leitend, so daß die Ziffernleitung DL₁ sehr schnell auf Erdpotential abfällt, wie es bei Ereignis J_166 zu sehen ist. Jedoch verbleibt die Ziffernleitung DLi in der Nähe von Vdd, typischerweise +11 Volt, wie es bei Ereignis 1186 zu sehen ist.

Aufgrund der kapazitiven Kopplung zwjschen Knoten 40 und den Ziffernleitungen DLi und DLi, bewirkt durch die Streukapazitäten aller Transistoren 20 und 22 aller Spalten, sowie durch den Kondensator 46 zwischen Knoten 40 und dem Schaltbusknoten 32, wird auch Knoten 40 auf etwa +12 Volt herabgezogen, wenn die Ziffernleitung DLi auf Erdpotential gezogen wird, wie es bei Ereignis 126a zu sehen ist. Wenn eine logische »Eins« in der adressierten Speicherzelle 5 gespeichert worden war, was durch ein Potential in der Zelle von mehr als +5,0 Volt definiert wird, dann hätte die Datenleitung DLi ein größeres Potential als die Datenleitung DLi nach dem Reihen-Auswahlsignal 106a. Dies hätte zur Folge, daß die Ziffernleitung DLi auf hohem Potenthl verbliebe, was durch die gestrichelte Linie 116cdargestellt wird, und die Ziffernleitung DLi wäre auf niedriges Potential abgefallen, was in F i g. 3 bei 118c dargestellt wird, wenn das Potential auf dem Schaltbus übergegangen wäre auf niedriges Potential als Antwort auf die Ereignisse 108a und HOa der Schaltsignale Li und L₂. Für eben diesen Fall, d. h. für richtiges Lesen eines hohen gespeicherten Potentials, wird die Pseudozelle benötigt Ohne diese gäbe es nichts, was zu_dem Abfallen des Potentials auf der Ziffernleitung DLi beitragen würde und somit die benötigte Potentialdifferenz für richtiges Lesen liefern würde.

Wenn die Spalten-Auswahlleitung CS von 0 auf +12 Volt übergeht, wie es Ereignis 120a angedeutet wird, so geht der wahre Datenbus DB von einem Vorspannungspegel von +12 Volt auf 0 Volt über, wie es bei 122a gezeigt ist, wenn man davon ausgeht, daß eine logische »Null« in der adressierten Zelle gespeichert war, die an der Datenlejtung DLi hängt, und der komplementäre Datenbus DB verbleibt bei +12 Volt, wie es beim Abschnitt 124a gezeigt ist. Wenn andererseits eine logische »Eins« in der adressierten Speicherzelle, die an der wahren Datenleitung DLi hängt, gespeichert war, dann würde der wahre Datenbus DB auf hohem Potential verbleiben, wie es durch die gestrichelte Linie 122Zj dargestellt ist, und der komplementäre Datenbus DB würde auf Erdpotential verbleiben, was bei Ereignis 1246 angedeutet ist.

Wie oben schon erwähnt wurde, wurde das Gate von Transistor 42 auf VOd während der Vorspannperiode vorgespannt, während das Signal P3 +16 Volt hatte. Während des Zyklus geht P3 auf 0 Volt über, somit den Transistor 44 abschaltend und etwa +12 Volt an dem Gate von Transistor 42 haltend. Nachdem der Knoten 40 auf_etwa + 12 Volt aufgrund der Datenleitungen DLi und DLi entladen wurde, und der Knoten 40 auf Erdpotential abgefallen ist, geht das Schaltsignal Nz von 0 auf +12 Volt über, was in Fig.3 bei Ereignis 112a angedeutet ist. Dieses Signal wird durch den Kondensator 43 zum Gate des Transistors 42 geleitet, wodurch das Gate merklich über Vdd gebracht wird, um sicherzustellen, daß der Knoten 40 auf +12 Volt liegt, was bei Ereignis 1266 zu sehen ist. Beim normalen Arbeitsablauf übertrifft dies lediglich die Streuverluste vom Knoten 40, liefert jedoch zu Beginn das Anfangspotential von + 12 Volt, bevor eine kapazitive Erhöhung eintritt, wie es im nachhinein beschrieben werden wird.

Am Ende eines Zyklus geht die Reihen-Auswahlleitung 106 auf Erdpotential bei Ereignis 1066, und die Spaltenauswahl geht auf Erdpotential bei Ereignis 1206, so daß die Transistoren der adressierten Speicherzelle und der adressierten Pseudozelle abgeschaltet werden und daß die Spalten-Adreßtransistoren 60 und 62 abgeschaltet werden. Ferner geht das Schaltsignal L3 auf Erdpotential, wie es bei Ereignis 1226 gezeigt ist, indem es den Gateknoten von Transistor 42 zurück auf etwa Vdd zieht, so daß der Knoten 40 kapazitiv über Vdd erhöht werden kann. Die Schaltsignale Li und L2 gehen auch auf Erdpotential über, wie es bei den Ereignissen 1086 und 1106 dargestellt ist.

Dann gehen die Vorspannsignale P\ und P3 auf +12 Volt über, wie es bei den Ereignissen 1006 und 1046 gezeigt ist, und das Vorspannsignal Pi geht beim Ereignis 104c auf +16 Volt über, was etwa zwei Verzögerungszeiträume später eintritt als das Ereignis 1046, aufgrund der Arbeitsweise einer Schaltungseinrichtung ähnlich der in Fig.2 veranschaulichten. Das Vorspannsignal P₂ kann in geeigneter Weise zum selben Zeitpunkt von +12 Volt auf +16 Volt übergehen, wie es bei Ereignis 1026 dargestellt ist

Wenn das Vorspannsignal P3 beim Ereignis 1046 positiv wird, schalten die Transistoren 52 und 54 an, so daß die Ziffernleitung DLi oder DLi, die auf Erdpotential entladen worden war, anfängt, positives Potential zu speichern, wie es entweder durch die durchgezogene Linie 116</ oder durch die gestrichelte Linie USd in F i g. 3 gezeigt ist Dieses Aufladen fährt während der Vorspanndauer fort, wenn das Vorspannsignal P₃ auf +16 Volt beim Ereignis 144c übergeht und es wird durch die Tatsache erleichtert, daß das Vorspannsignal P₂ auf +16 Volt übergeht, so daß der Knoten 50 schnell geladen werden kann auf Vdd oder +12 Volt Aus den

Linien 116 und 118 in F i g. 3 sieht man, daß die

Ziffernleitung DLi oder DLi, die auf einem Potential in der Nähe von Vod verblieben war, zu Beginn teilweise entladen wird, wenn die Transistoren 52 und 54 angeschaltet werden, was bei den Ereignissen 116e, und 118e gezeigt ist.

Der Schaltbus 32 wird durch die Transistoren 20 und 24 vorgespannt, darüber hinaus auch durch die Transistoren 22 und 26 aller Spalten, auf einen Potentialpegel, der um einen Schwellenwert unter Vdd liegt, wie es bei Ereignis 114c gezeigt ist.

Der Knoten 40, der aufgrund des Abschaltens des Transistors 42, wenn das Schaltsignal Li bei Ereignis 1126 auf Erdpotential abfällt, isoliert ist, wird kapazitiv zurück auf +16 Volt erhöht, wie es bei Ereignis 126c gezeigt ist, und zwar aufgrund der Streukapazitäten der Transistoren 20 und 22 aller Spalten und aufgrund der Kapazität 46, die hinzugefügt ist, um diese Erhöhung zu unterstützen. Man sieht, daß entweder die wahre oder komplementäre Datenleitung DL] oder DLi jeder Spalte während jedes Reihen-Adreßzyklus entladen wird, so daß die kombinierten Streukapazitäten von 64 Transistoren zum Erhöhen des Knotens 40 über V₀₀ beitragen, wenn die 64 Ziffernieitungen von Erdpotential auf + 12 Volt gebracht werden. Daraus folgt, daß der Knoten 40 normalerweise kapazitiv auf etwa + 16 Volt während des Vorspannzyklus erhöht wird.

Die Datenbuse DB und DB werden auf ähnliche Weise auf +12 Voll vorgespannt, wie es bei den Ereignissen 122c und 124c gezeigt ist; dies geschieht ω durch eine hier nicht dargestellte Schaltungsvorrichtung. In der bevorzugten Ausführungsform des vorliegenden Systems wird eine Schaltungsanordnung zum Vorspannen verwendet, die in der Funktion ähnlich der ist, die dazu benutzt wird, die Datenleitungen DLi und DLi vorzuspannen, um den_wahren und komplementären Datenbus DB und DB vorzuspannen, und dieser Umstand veranlaßt, daß das Ansteigen der Potentiale bei den Ereignissen 122c und 124c einen ähnlichen Verlauf hat, wie es die Linien bei der Potentialerhöhung der Leitungen DLi und DLi darstellen.

Es sollte jestgestellt werden, daß, da die Datenleitung DLi und DLi bei VOo beginnen und nicht bei VOo abzüglich eines Schwellenwertes, und da der Widerstand die Leitfähigkeit durch einen der kreuzgekoppelten Transistoren minimiert, diejenige Datenleitung, die bei einem höheren Anfangspotential gestartet ist, schließlich ein Potential führt, das über V_DD abzüglich eines Schwellenwertes liegt. Nach Beendigung eines Zyklus liegt bei einer Zelle, die mit einem Potential begann das über dem Minimaipegel für eine logische »Eins« lag, ein Potential vor, das um einen Schwellenwert unterhalb von Vdd liegt. Umgekehrt liegt am Ende bei einer Zelle, die mit einem Potentialpegel begann, welches gerade unter dem Maximalpegel für eine logische »Null« lag, Erdpotential vor. Somit frischt die Aktion des Auslesens einer Zelle, gefolgt von dem Herunterziehen des Schaltsignais auf Erdpotential, schwache Logikpegel, die in den Zellen gespeichert sind, auf optimale Logikpegel auf.

Aus der obigen detaillierten Beschreibung einer bevorzugten Ausführungsform der vorliegenden Erfindung kann man ersehen, daß ein verbesserter schaltender Differentialverstärker beschrieben wurde, der in der MOSFET-Technologie und möglicherweise auch in anderen Technologien viele Anwendungsmöglichkeiten besitzt.

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Dynamischer Speicher mit wahlfreiem Zugriff, der eine Mehrzahl in Reihen und Spalten angeordne- j te, jeweils einen kapazitiven Speicherknoten aufweisende Speicherzellen aufweist, sowie eine wahre und eine komplementäre Ziffernleitung für jede Spalte, wobei eine Hälfte der Speicherknoten jeder Spalte mit der wahren und die andere Hälfte der ι υ Speicherknoten mit der komplementären Ziffernleitung verbindbar sind, mit einer Einrichtung zum Vorspannen der Ziffernleitungen auf einen vorbestimmten Spannungspegel, der dort anschließend gespeichert wird, einer jeweils; zu einer Reihe r> gehörigen Einrichtung zum wahlweisen Verbinden der Speicherknoten in den entsprechenden Reihen mit ihren entsprechenden Ziffernleitungen ii; Abhängigkeit eines Reihenauswahlsignals, um den Vorspannungspegel auf den entsprechenden Ziffernleitungen und hierzu gehörigen Eingangsknoten um einen kleinen Wert, der bestimmt ist durch den in den entsprechenden Speicherzellen gespeicherten logischen Pegel, zu vermindern, einer gleichzeitig mit dem Reihenauswahlsignal aktivierten Einrich- r> tung zum Erzeugen eines Referenzspannungspegels auf denjenigen Ziffernleitungen, die durch das Reihenauswahlsignal nicht mit einem Speicherknoten verbunden wurden, einem jeweils zwischen einer wahren und einer komplementEiren Ziffernleitung u> angeordneten Leseverstärker zum Auslesen der in einer adressierten Speicherzelle gespeicherten Information, welcher einen wahren und komplementären Eingangsknoten und einen ersten und zweiten entsprechend damit verbundenen Transistor auf- r> weist, wobei das Gate des ersten Transistors Teil des komplementären Eingangsknotens und das Gate des zweiten Transistors Teil des wahren Eingangsknolens ist, um entweder den ersten Transistor leitend zu machen und so den ersten Eüngangsknoten so weit zu entladen, daß der zweite Transistor im wesentlichen nicht leitend ist, wodurch ein signifikantes Entladen der komplementären Ziffernlcilung verhindert wird oder um den zweiten Transistor leitend zu machen und so den zweiten Eingangskno- r> ten so weit zu entladen, daß tier erste Transistor im wesentlichen nicht leitend ist, wodurch ein signifikantes Entladen der wahren Ziffernleitung verhindert wird, wobei der leitende Transistor bestimmt wird durch die im Anschluß an ein Reihenauswahl- >n signal sich an den Eingangsknoten einstellenden relativen Spannungspcgel, wodurch der Zustand der Ziffernleitungen einen logischen Wert liefert, der repräsentativ ist für die in der adressierten Speicherzelle gespeicherte Information, dadurch ii gekennzeichnet, daß der wahre und komplementäre Eingangsknoten (28, 30) über den ersten und zweiten Transistor (24, 26) mil. einem Schaltknoten (32) verbunden sind, daß die wahre Ziffernleitung (Dl.) mit dem wahren Eingangsknoten (28) über >■■ einen dritten, in der Nachbarschaft des ersten Transistors (24) angeordneten Transistor (20) verbunden ist, daß die komplementäre Ziffernleiüing (DL) mit dem komplementären Eingangsknoten (30) über einen vierten, in der Nachbarschaft des/weiten Transistors (26) angeordneten Transistor (22) verbunden ist, so daß die Eingangsknoten (28, 30) des Leseverstärkers relativ kleine KaDazitätswerte aufweisen, im Vergleich zu den Kapazitätswerten der Ziffernleitungen (DL DL), daß eine Anordnung (40,42,43,44) vorgesehen ist zum Beaufschlagen der Gates des dritten und vierten Transistors mit einem Spannungspegel, der ein Ausgleichen der Vorpsannttngspegel auf den Ziffernleitungen (DL DL) und den Eingangsknoten (28, 30) gestattet und erlaubt, daß anschließend an ein Reihenauswahlsignal die Eingangsknoten die Spannungsänderung auf den Ziffernleitungen wiedergeben, daß eine Einrichtung (34, 36) zum Steuern der Ladung auf dem Schaltknoten (32) in einer zeitlich abgestuften Ablauffolge vorgesehen ist, um einerseits das Leiten des ersten und zweiten Transistors zu verhindern, während sich auf den Ziffernleitungen und den Eingangsknoten die Vorspannung einstellt, und um dann andererseits das Leiten des ersten bzw. zweiten Transistors zu ermöglichen und daraufhin den Schaltknoten (32) rasch nach Maßgabe des am meisten leitenden Transistors (24 oder 26) zu entladen, um die Spannung auf dem Schaltknoten auf einen logisch niedrigen Pegel zu vermindern.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Anordnung zum Beaufschlagen der Gates des dritten und vierten Transistors mit einem Spannungspegel eine Einrichtung aufweist, die die Gates des dritten und vierten Transistors wenigstens einer Spalte zu einem gemeinsamen Knoten (40) verbindet, und daß eine Einrichtung vorgesehen ist zum Vorspannen des gemeinsamen Knotens und zum anschließenden Trennen des gemeinsamen Knotens vor dem Vorspannen der Ziffernleitungen, wodurch der gemeinsame Knoten um mehr als einen Schwellenwert über den Vorspannungspegel auf den Ziffernleitungen wenigstens teilweise durch die Streukapazitäten der dritten und vierten Transistoren (20,22) kapazitiv erhöht wird.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der gemeinsame Knoten (40) mit dem Schaltknoten (32) kapazitiv gekoppelt ist.

4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Vorspannen die Ziffernleitungen (DL, Dl.) auf eine Spannung hochzieht, die im wesentlichen der maximalen extern anliegenden Spannung entspricht.

5. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtung zum Vorspannen eine erste Einrichtung zum Vorspannen aufweist, um einen ersten Vorspannknoten in Abhängigkeit von einem ersten Vorr.pannsignal mit einer Spcisespannungsquelle zu verbinden, daß eine /weite und dritte Vorspanneinrichtung vorgesehen sind zum Verbinden des ersten Vorspannknotens mit der wahren und komplementären Ziffernleitung in Abhängigkeit von einem zweiten Vorspannsignal, und daß eine Vorspannungssteuereinrkhtung vorgesehen ist, um das erste Vorspannsignal vor dem /weiten Vorspannsignal zu beendigen, wodurch die Vorspannungspegel auf den Ziffernlcitungen sich ausgleichen können, nachdem der erste Vorspannknoten von der Spcisespannungsqucllc getrennt ist.

6. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung /um Steuern des Schaltknotens eine Anordnung (J4, 36) /um Entladen des Schaltknotens (i2) mit anwachsender Geschwindigkeit aufweist.