DE69023456T2

DE69023456T2 - Bitdekodierungsschema für Speichermatrizen.

Info

Publication number: DE69023456T2
Application number: DE69023456T
Authority: DE
Inventors: Yuen Hung Chan
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-10-30
Filing date: 1990-09-21
Publication date: 1996-06-20
Anticipated expiration: 2010-09-22
Also published as: DE69023456D1; EP0426597A3; EP0426597A2; US5317541A; JPH0772993B2; JPH03144997A; EP0426597B1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Speichermatrix und Adressierungsschaltungen für die Verwendung darin. Spezieller bezieht sich die Erfindung auf verbesserte Bitdecodierungs-, wiederherstellungs- und Wortdecodierungsschaltungen für eine statische Speichermatrix für wahlfreien Zugriff (RAM). Die Erfindung kann in BICMOS-Technologie realisiert werden.

2. Beschreibung des verwandten Stands der Technik

Es sind verschiedene Bitdecodierungsschemata (auch als Spaltendecodierung oder -auswahl bekannt) und Wortdecodierungsschemata (auch als Reihendecodierung oder -auswahl bekannt) für Speichermatrizen im Stand der Technik bekannt. Man betrachte beispielsweise: Aoyama et al. US-Patentschrift Nr. 4 198 700; White US- Patentschrift Nr. 4 330 851; Tanimura US-Patentschrift Nr. 4 429 374; Chan et al. US-Patentschrift Nr. 4 578 779; Chan et al. US-Patentschrift Nr. 4 596 002; Chan US-Patentschrift Nr. 4 598 390; Ochii US-Patentschrift Nr. 4 612 631; Sauer US- Patentschrift Nr. 4 639 898; und Chan et al. US-Patentschrift Nr. 4 752 913.
Chan et al. 4 752 913 (insbesondere Fig. 5, 6 und 9) offenbart verbesserte Bitdecoder-, Bitauswahl-, Wortdecoder- und andere Schaltungen zur Anwendung in einem vollständig bipolaren RAM, in dem CTS-(komplementärer Transistorschalter)Zellen angewandt werden. Decoderschaltungen für einen vollständig in CMOS ausgeführten statischen RAM sind in Aoyama et al. 4 198 700 (insbesondere Fig. 6) offenbart.
Ein Artikel des JEEE Journal of Solid State Circuits, SC-21, Nr. 5, Oktober 1986, New York, NY, USA, Seiten 681 bis 685, Ogiue et al.: "13-ns, 500-mW, 64-kbit ECL RAM Using HI-BICMOS Technology" bezieht sich auf einen RAM, der hochleistungsfähige bipolare CMOS-Technologie verwendet, die ein bipolares und CMOS- Baueleinent auf einem Chip kombiniert. Dieses Dokument offenbart einen Chip, der eine Speicherzelle mit ihrer Peripherie und Ausgangspufferschaltung umfaßt. Das bipolare Kombinationsgatter wird im Worttreiber verwendet, der eine Wortleitung mit einer hohen Lastkapazität treibt, und im Ausgang der Decoderschaltung wird es auch verwendet, um eine lange Decoderleitung mit einem maximalen Fan-out von 64 zu treiben.
Diese und andere Decodierungsschemata nach dem Stand der Technik haben jedoch speziellen Anforderungen gedient, die nicht auf statische CMOS- oder BICMOS-RAMs anwendbar sind, oder haben mehrere Nachteile aufgewiesen. Beispielsweise wird es mit einem Decodierschema für eine vollständig bipolare Matrix normalerweise nicht möglich sein (und es ist nicht erforderlich), ein Wiederherstellungs- oder Vorladesignal an die Bitleitungen nach einem Lese- oder Schreibvorgang zu liefern. Ein Wiederherstellungssignal ist jedoch für einen Hochgeschwindigkeitsbetrieb einer CMOS- oder BICMOS-Matrix erforderlich. Dieses Wiederherstellungssignal muß auch mit dem Bitdecodiersignal zeitlich korrekt abgestimmt sein, und die Wiederherstellungszeitsteuerungsschaltungen (Takttreiber, etc.) bestehen im Stand der Technik normalerweise aus getrennten Schaltungen, was Kosten und Komplexität erhöht hat.
Vollständig bipolare Decoder ziehen auch große Mengen an Leistung und belegen beträchtliche Chipfläche. Obwohl andererseits vollständig in CMOS ausgeführte Decoder weniger Leistung ziehen und kleiner sind, sind sie gewöhnlicherweise langsamer.
Mit der zunehmenden Größe und Komplexität von Speichern sind die zugeordneten Adressierungsschaltungen entsprechend zunehmend komplex geworden. Folglich liegt eine zunehmende Notwendigkeit vor, wo es möglich ist, Funktionen zu vereinfachen und Schaltungsaufwand zu verringern, sowie eine Notwendigkeit, Leistungsverbrauch zu verringern, Geschwindigkeit und Schaltungsdichte zu erhöhen.

Zusammenfassung der Erfindung

Mit der vorliegenden Erfindung ist beabsichtigt, die oben angegebenen Nachteile zu beheben und neben anderen Merkmalen ein verbessertes Bitdecodier- und Auswahlschema anzugeben, das sowohl Bitdecodier- als auch Wiederherstellungsfunktionen ohne die Notwendigkeit für getrennte Wiederherstellungszeitsteuerungsschaltungen zu liefern. Die Erfindung ist vorzugsweise in BICMOS-Technologie (d.h., eine Schaltung mit sowohl bipolaren als auch Feldeffekt- oder MOS-Transistoren (FETs) auf demselben Halbleiterchip) realisiert, um für Hochgeschwindigkeitsbetrieb und hohe Dichte bei relativ niedrigem Leistungsverbrauch zu sorgen.
Die vorliegende Erfindung bezieht sich auf eine BICMOS-Bitdecoderschaltung zur Anwendung bei einer Speichermatrix für wahlfreien Zugriff. Sie umfaßt wenigstens drei Eingangsfeldeffekttransistoren von einem Leitfähgkeitstyp, die zwischen einen ersten und einen zweiten Knoten parallelgeschaltet sind; wenigstens drei Eingangsanschlüsse, von denen jeder mit einem Steueranschluß jedes Eingangs-FETs verbunden ist; einen FET von entgegengesetztem Leitungstyp, der zwischen den ersten Knoten und eine erste Spannungsquelle geschaltet ist, wobei der Steueranschluß dieses FETs mit einem der Eingangsanschlüsse verbunden ist; einen Bipolartransistor, der zwischen den ersten Knoten und eine zweite Spannungsquelle geschaltet ist, wobei der Steueranschluß dieses Transistors mit dem zweiten Knoten verbunden ist; und ein Ausgangstreibmittel, das zwischen die erste Spannungsquelle und eine dritte Spannungsquelle geschaltet ist, das einen Eingang aufweist, der mit dem ersten Knoten verbunden ist, und das dazu dient, Bitdecodier- und Wiederherstellungssignale entgegengesetzter Phase als Antwort auf Signale am ersten Knoten zu erzeugen.
Gemäß der vorliegenden Erfindung ist die Bitdecoderschaltung auch in einer Speichermatrix zu verwenden, die eine Vielzahl von Speicherzellen umfaßt, von denen jede mit einem Paar aus einer linken und einer rechten Bitleitung gekoppelt ist, wobei die Bitadreßempfängerschaltung (20) nichtdecodierte Bitadreßsignale empfängt und Zwischenbitsignale an die Bitdecoderschaltung erzeugt und eine Bitauswahlschaltung die linke und rechte Bitleitung als Antwort auf die Bitdecodiersignale und die Wiederherstellungssignale auswählt und wiederherstellt.
Andere Varianten und Ausführungen der Erfindung werden offenbart und ausführlicher in der detaillierten Beschreibung unten erläutert.

Kurze Beschreibung der Zeichnungen

Um die weitere Beschreibung der Erfindung zu erleichtern, sind die folgenden Zeichnungen vorgesehen, in denen:
Fig. 1 ein gesamtes Blockdiagramm einer Speichermatrix und ihrer zugeordneten Adreß- und Decodierschaltungen gemäß der Erfindung ist.
Fig. 2 ein Blockdiagramm eines Speicherbitadreß-, Decodier- und Auswahlschemas gemäß der Erfindung ist.
Fig. 3 ein schematisches Schaltbild einer Adreßempfängerschaltung 20 ist, die in einem Speicheradreßschema (Fig. 2) gemäß der Erfindung angewandt werden kann.
Fig. 4 ein schematisches Schaltbild einer Adreßgatterempfängerschaltung 18 ist, die in einem Speicheradreßschema (Fig. 2) gemäß der Erfindung angewandt werden kann.
Fig. 5 ein schematisches Schaltbild einer Bitdecoderschaltung 30 ist, die in einem Speicheradreßschema (Fig. 2) gemäß der Erfindung angewandt werden kann.
Fig. 6 ein schematisches Schaltbild einer Bitauswahlschaltung 40 ist, die in einem Speicheradreßschema (Fig. 2) gemäß der Erfindung angewandt werden kann.
Fig. 7 ein Blockdiagramm eines Speicherwortadreß- und Decodierschemas gemäß der Erfindung ist.
Fig. 8 ein schematisches Schaltbild einer Wortdecoderschaltung 50 ist, die in einem Speicherwortadreßschema (Fig. 7) gemäß der Erfindung angewandt werden kann.
Fig. 9 eine Adreßtabelle ist, die eine typische Bitadressenausgabe der ersten Stufe (teilweise decodiert) der Bitadreßempfängerschaltungen 20 von Fig. 2 zeigt.
Fig. 10 eine Adreßtabelle ist, die eine typische Wortadreßausgabe der ersten Stufe (teilweise decodiert) der Wortadreßempfängerschaltungen 20 von Fig. 7 ist.
Fig. 11 eine Folge von Signalverlaufsdiagrammen ist, die Auswahl und Abwahl der verschiedenen Bit-, Wort- und Wiederherstellungsleitungen der Schaltungen von Fig. 2, 5, 6, 7, und 8 zeigt.

Detaillierte Beschreibung der bevorzugten Ausführung Speichermatrix

Zuerst bezugnehmend auf Fig. 1, ist darin ein gesamtes Blockdiagramm einer Speichermatrix und ihrer zugeordneten Adressierungsund anderen Schaltungen gezeigt, wodurch eine Umgebung dargestellt wird, in der die vorliegende Erfindung Anwendung finden kann. Die Erfindung ist jedoch nicht auf diese spezielle Umgebung oder auf die in irgendeiner anderen Zeichnung gezeigte Umgebung oder Konfiguration beschränkt.
In Fig. 1 ist eine Speichermatrix 10 für die Speicherung von binären Daten angegeben. Der Speicher umfaßt eine Vielzahl von Speicherzellen 11, die in Reihen und Spalten angeordnet sind, in der Form einer Matrix. Die bevorzugte Art dieses Speichers ist ein statischer Speicher mit wahlfreiem Zugriff (statischer RAM oder SRAM), der zur Herstellung auf einem Halbleiterchip geeignet ist. Jede Zelle kann eine gewöhnliche Ein-Bit-SPAM-Zelle sein wie eine CMOS- oder BICMOS-Zelle, ähnlich derjenigen, die in dem Artikel mit dem Titel "LOW-Power FET Storage Cell" von R. H. Linton et al., in IBM Technical Disclosure Bulletin, Band 17, Nr. 11, Seiten 3338 bis 3339 (April 1975) und anderswo offenbart ist.
Der Speicher ist nicht auf eine spezielle Größe oder Organisation begrenzt, aber in einer Ausführung ist es ein 256-kBit- SRAM, wobei die Matrix 512 Zellenreihen und 512 Zellenspalten aufweist. Die Spalten sind in zwei Datengruppen von jeweils 256 Spalten aufgeteilt, um das Lesen oder Schreiben von zwei Datenbits gleichzeitig zu ermöglichen.
Wie in Fig. 1 gezeigt, ist jede Zelle in jeder Spalte mit einem Paar von Bitleitungen (z.B. BL0 und BR0) verbunden, und jede Zelle in jeder Reihe ist mit wenigstens einer Wortleitung (z.B. WL0) verbunden. Einzelne Zellen werden mittels Signalen am speziellen Paar von Bitleitungen und der Wortleitung für diese Zelle zum Lesen und Schreiben ausgewählt (adressiert). Nach jedem Lese- oder Schreibvorgang werden Zellen über andere Signale an denselben Bit- und Wortleitungen auch "abgewählt" oder wiederhergestellt (vorgeladen).
Die Bitadreß- und Wiederherstellungssignale werden durch Bitadreß- und Decodierschaltungen 12 erzeugt, und die Wortadreßsignale werden durch Wortadreß- und Decodierschaltungen 14 erzeugt. Wie in Fig. 1 gezeigt, sind die Bitadreßschaltungen ausgeführt, um eine Vielzahl (z.B. acht) undecodierter Bitadreßeingaben B0 ... B7 zu empfangen, und die Wortadreßschaltungen sind ausgeführt, um eine Vielzahl (z.B. neun) undecodierter Wortadreßeingaben W0 ... W8 zu empfangen. Da die Spalten in zwei Datengruppen aufgeteilt sind, reichen die acht Bitadreßeingänge aus, um 2 von 512 Spalten der Matrix auszuwählen, und die neun Wortadreßeingänge können 1 von 512 Reihen auswählen.
Daten werden mit zwei Bits gleichzeitig mittels Lese-/Schreib- und Ausgabeschaltungen 16 und gesteuert durch ein Lese-/Schreib- (R/W)-Signal in die Matrix eingelesen und aus ihr ausgelesen. Diese Schaltungen, die typischerweise herkömmliche Lesedifferenzverstärker und zugeordnete Schaltungen enthalten, können, sofern gewünscht, erweitert werden, um mehr als zwei Bits gleichzeitig zu verarbeiten.
Ein letztes Element von Fig. 1 ist ein herkömmlicher Adreßgatter- oder Adreßübergangserkennungs-(ATD)-Block 18, der die Adreßschaltungen 12 und 14 für eine Speicherzellenauswahl zur richtigen Zeit freigibt. Beispielsweise wird in einem synchronen Speicher, der durch regelmäßige Taktimpulse gesteuert wird, während eines Lese- oder Schreibabschnitts des Speicherzyklusses ein Taktimpuls bewirken, daß das Gatter 18 die Zellen auswählt. In einem asynchronen Speicher wird kein Taktimpuls benötigt werden, aber ADT 18 wird die Adreßschaltungen 12 und 14 freigeben, wenn ein Adreßsignalübergang auf herkömmliche Weise festgestellt worden ist.

Bitadressierungs- und Decodierungsschema

Sich nun zu Fig. 2 wendend, ist dort ein detaillierteres Blockdiagramm der Bitadreß- und Decodierschaltungen 12 von Fig. 1 gemäß der Erfindung gezeigt. In diesem zweistufigen Matrixdecodierschema wird eine Vielzahl von nichtdecodierten Bitadreßsignalleitungen (E0 ... B7) an eine Vielzahl von Bitadreßempfängerschaltungen 20 eingegeben. Jeder Bitadreßempfänger weist in dieser Ausführung einen Eingang und eine Vielzahl von Ausgängen auf, um eine erststufig decodierte (teilweise oder zwischendecodiert) Bitadresse für ein Bit der Adresse bereitzustellen. Empfänger für Biteingaben BD bis ES (für Eingänge J-O) weisen acht Ausgänge auf, und die Empfänger für Biteingaben B6 und B7 (P und Q) weisen vier Ausgänge auf. In jedem Fall ist die Hälfte der Ausgänge mit den Eingängen gleichphasig (mit "IP" gekennzeichnet), und die Hälfte der Ausgänge ist ungleichphasig (mit "OP" gekennzeichnet). (Siehe auch Fig. 9.)
Die Ausgänge der Adreßempfänger sind mit 20 Bitadreßleitungen BA0 ... BA19 in verschiedenen Kombinationen verbunden, um für eine vollständige Bitdecodierung der ersten Stufe zu sorgen. Diese Adreßleitungen sind für korrekte Verbindung mit einer zweiten Stufe von Decodierungsschaltungen für die Bitadressen in drei Gruppen aufgeteilt - Gruppe 1 umfaßt BA0 bis BA7, Gruppe 2 umfaßt BA8 bis BA15, und Gruppe 3 umfaßt BA16 bis BA19.
Die zweite Stufe von Bitdecodierung wird von einer Vielzahl von Bitdecoderschaltungen 30 ausgeführt. Um die Bitdecodierung für einen 256-kbit-SRAM wie in einer Ausführung der vorliegenden Erfindung zu verarbeiten, sind 256 der Bitdecoder 30 erforderlich, von denen jeder eine Vielzahl von Eingängen aufweist wie IN1, IN2 und IN3. Jeder Eingang ist mit einer Leitung innerhalb jeder Gruppe der Zwischenbitadreßleitungen (Bitdecodierausgangsleitungen der ersten Stufe) in verschiedenen Kombinationen verbunden.
Adreßgatter 18 gibt die Ausgänge der ersten Stufe in die Bitdecoder frei, wenn das Lesen oder Schreiben beginnen soll und wählt die Decoder während der Bereitschaft ab. Wie vorher festgestellt, könnte Gatter 18 in synchroner Betriebsart mit einem Takt arbeiten, oder es könnte durch eine ATD-Schaltung für asynchronen Betrieb ersetzt werden.
Das zweistufige Matrixbitdecodierschema, das in der vorliegenden Erfindung verwendet wird, bietet einen wesentlichen Vorteil gegenüber einem einstufigen Schema in Hinblick auf verringerten Fan-out an den Bitadreßleitungen. Eine zweifache Verringerung des Fan-out wird erreicht (d.h. Fan-out an nur 64 Decoder anstelle von 128 Decodern), und die Schaltgeschwindigkeit der Adreßleitungen wird wesentlich verbessert. Die Anzahl von Eingängen an jeden Bitdecoder wird auch von 8 auf 3 verringert. Außerdem können alle Schaltungen des Decodierschemas auf einem einzigen Halbleiterchip zusammen mit der Matrix hergestellt werden.
Ein anderes bemerkenswertes Merkmal der vorliegenden Erfindung besteht darin, daß jeder Bitdecoder 30 zwei Ausgangsleitungen - einen Bitdecodierausgang und einen Wiederherstellungsausgang - vorsieht, die an eine oder mehrere Bitauswahischaltungen 40 eingegeben werden. Jede Bitauswahlschaltung wiederum weist zwei Ausgänge auf, die das Paar von Bitleitungen (z.B. BL0, BR0) umfassen, die mit einer Spalte von Speicherzellen verbunden sind.
Wiederum ein anderes Merkmal der Erfindung besteht darin, daß jede Bitauswahlschaltung in Verbindung mit ihrer zugeordneten Bitdecoderschaltung sowohl die Bitauswahlsignale als auch die Wiederherstellungs-(oder Vorlade-)Signale für die Bitleitungen der Matrix in zeitrichtiger Beziehung (zweiphasig) erzeugt, wie dies ausführlicher unten beschrieben ist. Dies weicht von SRAMs nach dem Stand der Technik ab, in denen typischerweise getrennte Wiederherstellungs- oder Vorladeschaltungen (insbesondere Zeitsteuerschaltungen) vorgesehen werden müssen, um die Wiederherstellungssignale zu erzeugen.
Bevorzugte Ausführungen der Adreßempfängerschaltung 20, des Adreßgatters 18, der Bitdecoderschaltung 30 und der Bitauswahlschaltung 40 der vorliegenden Erfindung sind detaillierter in Fig. 3, 4, 5 bzw. 6 gezeigt.

Adreßempfängerschaltung

Fig. 3 zeigt eine BICMOS-Realisierung der Adreßempfängerschaltung 20 von Fig. 2 gemäß der Erfindung. Die Schaltung gehört dem Stromschalteremitterfolgertyp mit mehreren zweiphasigen Ausgängen an und kann entweder als ein Bitadreßempfänger oder als ein Wortadreßempfänger für ein Bit einer Bit- oder Wortadresse verwendet werden.
Die Adreßempfängerschaltung von Fig. 3 führt mehrere Funktionen aus, einschließlich: (1) Bereitstellen wahrer und komplementärer Ausgänge (IP1 ... IP4 bzw. OP1 ... OP4) für eine erststufige oder Zwischendecodierung; und (2) Bereitstellung von Pegelverschiebung für Signale, wenn sie an den Speicheradreßschaltungen von externen Schaltungen eintreffen.
In dieser speziellen Ausführung werden 8 Ausgaben von einem Bit einer Bitadresse oder Wortadresse erzeugt. Vier Ausgänge (IP1 ... IP4) sind zum Eingang gleichphasig und vier Ausgänge (OP1 ... OP4) sind zum Eingang ungleichphasig. Die gleichphasigen Ausgänge werden in einem BICMOS-Teil der Schaltung erzeugt, der durch eine bipolare Gegentaktschaltung (bipolare npn-Transistoren T4 und T10) gebildet wird, die in Reihe geschaltete BICMOS- Transistorpaare (bipolarer T12 mit FET N2, T14 mit N4, T16 und (mit) N6 und T18 mit N8) treibt. In ähnlicher Weise werden die ungleichphasigen Ausgänge in einem anderen BICMOS-Teil der Schaltung erzeugt, der durch eine bipolare Gegentaktschaltung (bipolare Transistoren T3 und T11) gebildet wird, die in Reihe geschaltete BICMOS-Transistorpaare (T13 mit N1, T15 mit N3, T17 mit N5 und T19 mit N7) treibt.
Die Transistoren T3, T4 und T7 bis T8 der Schaltung von Fig. 3 sind in einer Stromschalterkonfiguration gekoppelt und werden durch Eingangstransistor T1 getrieben. Transistor T2 erzeugt eine Spannungsreferenz für das Stromschaltereingangssignal. Transistoren T5 und T6 arbeiten als Klemmung für den unteren Pegel für Knoten 3 bzw. 4, so daß T3 und T4 nicht in den Sättigungsbereich geschaltet werden. Transistoren T7, T8 und T9 bilden eine Stromspiegelstromquelle.
Das Transistorpaar T1 und T2 dient auch als eine Pegelverschiebungsschaltung für Stromschalter T3 bis T4. Pegelverschiebung ist für den Fall erforderlich, bei dem extern zum Speicher liegende Schaltungen einem Typ (z.B. ECL oder TTL) angehören und die Decoder oder Speicherzellen einem verschiedenen Typ (z.B. CMOS oder BICMOS) angehören, und die Spannungspegel von Signalen in jedem Schaltungstyp verschieden sind. In diesem Fall werden Schaltungen vor dem Adreßempfänger bipolar sein, und die nachfolgenden Bitdecoder- und Wortdecoderstufen werden BICMOS-Schaltungen mit CMOS-Eingängen sein (unten beschrieben). Es ist notwendig, daß der geringe ECL-Eingangslogikpegelhub (typischerweise 1 Volt) auf einen größeren Hub (typischerweise 2 Volt oder höher) umgesetzt wird, um die Gatter von Eingangs-FETs in den Decodern zu treiben. Durch das Vorsehen von Eingangspegelverschiebung in der Adreßempfängerschaltung ist die Stromschalterstufe (T3 bis T4) in der Lage, diesen relativ großen Spannungshub zu erzeugen. Diese Lösung beseitigt die Notwendigkeit für jegliche zusätzliche CMOS-Pegelverschiebungsbauelemente im Adressempfänger oder anderswo, so daß die Schaltungsverzögerung auf einem Minimum gehalten wird.

Adreßgatterempfängerschaltung

Fig. 4 zeigt eine bipolare Realisierung der Adreßgatterempfängerschaltung 18 von Fig. 1 und 2. Diese Schaltung, die dem Adreßempfänger von Fig. 3 etwas ähnlich ist, kann sowohl als ein Bitadreßgatter als auch als ein Wortadreßgatter wie in Fig. 1 gezeigt, verwendet werden. In einer bevorzugten Ausführung wird das Adreßgatter in einem durch einen externen Takt getriebenen synchronen Speicher verwendet, wobei das Adreßgatter 8 Ausgänge G1 bis G8 aufweist, die alle mit dem Eingangstaktimpuls gleichphasig sind, aber zu einem CMOS-Pegel pegelverschoben sind. Für einen asynchronen Speicher könnte die Schaltung von Fig. 4 durch eine herkömmliche Adreßübergangserkennungs-(ATD)-Schaltung ersetzt werden.

Bitdecoderschaltung

Sich nun zu Fig. 5 wendend, ist dort eine BICMOS-Realisierung der Bitdecoderschaltung 30 von Fig. 2 gemäß der Erfindung gezeigt. Ein bemerkenswertes Merkmal der Erfindung besteht darin, daß die Bitdecoderschaltung einen BICMOS-Decodierteil 32 umfaßt, der mit einem BICMOS-Treibteil 34 gekoppelt ist. Der Decodierteil 32 arbeitet auch als eine logische NOR-Schaltung. Die Schaltung von Fig. 5 weist eine Vielzahl von Eingängen (drei in der bevorzugten Ausführung, nämlich IN1, IN2 und IN3) auf, und zwei Ausgänge von entgegengesetzter Phase, nämlich "Bitdecodierung" und "wiederherstellung". Die Eingänge werden von den Bitadreßleitungen von Fig. 2 (ein Eingang von einer Leitung jeder verschiedenen Gruppe) abgegriffen, und die Ausgänge sind mit den Bitauswahlschaltungen 40 von Fig. 2 gekoppelt.
In der bevorzugten Ausführung umfaßt der Decodier- oder NOR-Teil 32 eine 3-Eingangs-, 1-Ausgangs-, 6-Elementschaltung, die 4 N- Kanal-FETs (NFETs), einen P-Kanal-FET (PFET) und einen npn-Bipolartransistor umfaßt. Die Eingänge IN1, IN2 und IN3 sind jeweils mit den Gattern der drei NFETs N1, N2 und N3 gekoppelt. Eingang IN1 ist auch mit dem Gate eines PFETs P1 gekoppelt, dessen Seurce-Drain-Strompfad in Reihe mit dem Source-Drain-Strompfad von N1 gekoppelt ist, um einen Inverter zu bilden. Die Source-Drain- Strompfade der Eingangs-NFETs sind alle zwischen interne Knoten 1 und 2 dieser Schaltung parallel gekoppelt. Der Source-Drain- Strompfad von Bauelement P1 ist zwischen Knoten 1 und eine erste Spannungsquelle VCC gekoppelt. Knoten 1 stellt den "Ausgang" von Teil 32 dar.
Ein anderes bemerkenswertes Merkmal von Teil 32 der Bitdecoderschaltung 30 von Fig. 5 der Erfindung ist der Bipolartransistor T1, der in der bevorzugten Ausführung ein npn-Transistor ist. In einer Abweichung vom Stand der Technik wird Transistor T1 nicht nur für schnell ablaufende Entladung (pull-down) für Knoten 1 verwendet, wenn die Decoderschaltung abgewählt wird, sondern er wird auch verwendet, um zu unterstützen, daß die grundsätzliche logische NOR-Berechnung von Teil 32 erreicht wird. Dies wird über die Klemmungswirkung, die T1 an Knoten 1 ausführt, wenn entweder IN1, IN2 oder IN3 "HIGH" ist, erreicht. Um P1, der versucht, Knoten 1 während gewisser Kombinationen von Eingaben nach oben zu ziehen, "entgegenzuwirken", muß T1 Knoten 1 nach unten ziehen, um für eine korrekte logische NOR-Ausgabe zu sorgen. Teil 32 von Fig. 5 wird bei Abwesenheit von Bipolartransistor T1 kein korrektes logisches NOR-Ausgangssignal an Knoten 1 liefern. Transistor T1 trägt auch dazu bei, die Wirkung von Rauschen an den Eingängen IN1 bis IN3 am Ausgang bei Knoten 1 zu verringern (liefert korrekte Pegelsteuerung) und macht in Reihe geschaltete PFET-Bauelemente am Eingang entbehrlich, was für erhöhte Geschwindigkeit sorgt.
Ein anderes Merkmal der Erfindung besteht darin, daß PFET-Bauelement P1 als ein aktives Pull-up-Bauelement für Knoten 1 arbeitet, und P1 unterstützt in Verbindung mit Bauelement N1 auch die Eingangsdecodierung der partiell decodierten (Zwischen- oder erststufige Decodierung) Bitadressen an IN1 bis IN3. Es ist wesentlich, daß nur ein PFET-Bauelement für diese Schaltung erforderlich ist.
Ein noch anderes Merkmal der Erfindung besteht darin, daß P1 sogar in der Bereitschaftsbetriebsart immer wenigstens leicht "ein" ist. Dies wird erreicht, indem der von der Adreßempfängerschaltung (Fig. 3) abgegriffene "obere" Eingangspegel korrekt eingestellt wird und indem die PFET-Einschaltschwellenspannung (beispielsweise während der Herstellung) eingestellt wird. Wenn IN1 von "aus" auf "ein" geht (z.B. von "HIGH" auf "LOW"), geht der Ausgang P1 von "leicht ein" auf "voll ein". Dies sorgt für wesentlich erhöhte Geschwindigkeit für die Speicheradressierung und folglich Lese- und Schreiboperationen.
Um Teil 32 der Schaltung von Fig. 5 zu vervollständigen, arbeitet Bauelement N4 als ein optionales Ableit- oder Entlade-(pull- down-)Bauelement für Knoten 2, und Bauelemente N4 und T1 arbeiten zusammen auch als eine Spannungsklemmung an Knoten 1.
Teil 32 ist mit einem Treibteil 34 von Fig. 5 bei Knoten 1 gekoppelt. In der bevorzugten Ausführung umfaßt Treibteil 34 eine 1-Eingangs-, 2-Ausgangs-, 5-Element-BICMOS-Schaltung mit einem Signaleingang (bei Knoten 1) und zwei Ausgängen - einen "Bitdecodier"-(Lese/Schreib-)Ausgang und einen "Wiederherstellungs"- (Vorlade-)Ausgang. Der Bitdecodierausgang wird vom Emitter von Bipolartransistor T3 abgegriffen und der Wiederherstellungsausgang wird vom Kollektor von T3 abgegriffen.
Die Bitdecodierausgangspegel (sowohl HIGH als auch LOW) werden durch eine auf dem Chip erzeugte Spannungsquelle VBD gesteuert, die einstellbar ist, um für flexible Bitdecodierausgänge zu sorgen. Für das Nach-Unten-Ziehen des Bitdecodierausgangs wird durch NFET N5 gesorgt, und für das Nach-Oben-Ziehen des Wiederherstellungsausgangs wird durch PFET P2 gesorgt.
Bipolartransistor T2 arbeitet als ein Stromspiegel für die Kleinmung an den oberen Pegel und sorgt sowohl für Antisättigungsals auch Stabilitätsfunktionen für Transistor T3. Bipolartransistor T4 arbeitet auch als eine Klemmung für den oberen Pegel für den Auswahipegel (HIGH) beim Bitdecodierausgang.

Bitdecoderschaltungsbetrieb

Der Betrieb des Bitdecoders von Fig. 5 wird nun beschrieben werden. Es sollte auch auf die Signalverläufe von Fig. 11 Bezug genommen werden.
Alle 3 Eingänge IN1, IN2 und IN3 in Fig. 5 müssen LOW sein, um einen Decoder auszuwählen. Der Bitdecoder weist zwei Ausgänge "Wiederherstellung" und "Bitdecodierung" auf, die gegenphasig sind. Das "Wiederherstellungs"-Signal steuert in den Bitauswahlschaltungen die Wiederherstellungsfunktionen, wogegen das "Bitdecodier"-Signal die Lese/Schreib-Funktionen steuert. Sowohl die "Wiederherstellungs"- als auch "Bitdecodier"-Leitungen reichen aus, um zwei Bitauswahischaltungen zu treiben, um die x2-Organisation für die Matrix zu ermöglichen.

(1) Bereitschafts-/Nichtauswahlzustand:

Im Bereitschafts- oder Nichtauswahlzustand sind die Ausgänge des Adreßgatters 18 (Fig. 3) HJGH. Wenigstens ein Eingang des Bitdecoders (IN1, IN2 oder IN3) ist HIGH, um den Decoder zu sperren. In diesem Zustand wird das PMOS-Bauelement P1 (Fig. 5) wegen des als seine Schwellenspannung gewählten speziellen Spannungspegels, der niedriger ist als eine VBE-Spannung, "leicht" auf EIN gehalten. Das NMOS-Bauelement N1 wird "vollständig" auf EIN geschaltet, um Knoten 1 nach unten zu klemmen. Ein geringer durch P1 gelieferter Gleichstrom wird durch N1 geführt, um den Pull-down-Transistor T1 auf EIN zu halten. In diesem Zustand wird der Stromspiegelemitterfolger (T2 - T3) auf AUS geschaltet. Ausgang "Wiederherstellung" ist bei Pegel VCC HIGH und "Bitdecodierung" ist bei VBD LOW (wobei VBD eine chipinterne Spannungsreferenzleitung ist, die eine VBE über der VEE-Versorgung liegt).

(II) Auswahizustand:

Um einen Bitdecoder für eine Speicherschreib- oder Leseoperation auszuwählen, müssen alle drei der Decodiereingänge LOW sein. Die NMOS-Bauelemente N1 bis N3 werden auf AUS geschaltet, während das PMOS-Bauelement P1 von "leicht" auf EIN auf "voll" auf EIN geschaltet wird. Knoten 1 wird folglich nach oben gezogen, um das Transistorpaar T2 - T3 einzuschalten. Wenn T2 - T3 auf EIN geschaltet sind, steigt Ausgang "Bitdecodierung" auf einen oberen Pegel, der eine VBE über der VBD-Leitung (durch T4 geklemmt) liegt, so daß dadurch Eingangstransistoren in Bitauswahlschaltungen (unten beschrieben) aktiviert werden. Während der Bitdecodierungsausgang ansteigt, wird der Wiederherstellungsausgang auf einen unteren Pegel nach unten gezogen, der eine VCE (VBE) über der Bitdecodierleitung liegt. Wenn der Wiederherstellungsausgang unten ist, werden die Wiederherstellungsbauelemente auf AUS geschaltet, so daß die Bitleitungen zum Lesen oder Schreiben freigegeben werden.

Bitauswahlschaltung

Eine BICMOS-Bitauswahlschaltung 40 von Fig. 2 gemäß der Erfindung arbeitet in Verbindung mit jeder Bitdecoderschaltung. Eine bevorzugte Ausführung dieser Schaltung ist in Fig. 6 gezeigt. Jede Bitauswahischaltung ist über ein Paar von Bitleitungen BL und BR mit einer Spalte von Speicherzellen 11 verbunden. Die linke Bitleitung (BL) ist über Bipolartransistoren T2 bzw. T1 direkt mit den Bitdecodier- und Wiederherstellungsausgängen von Fig. 5 gekoppelt, und die rechte Bitleitung (BR) ist über Bipolartransistoren T4 bzw. T3 direkt mit den Bitdecodier- und Wiederherstellungsausgängen gekoppelt.
Bauelemente T2 und T4 arbeiten als Schreibtreiber für die Speicherzellen dieser Spalte, und Bauelemente T1 und T3 arbeiten als Wiederherstellungstreiber für diese Zellen. Die Zellen werden über einen Differenzstromschalter, der aus TC, TL und TR besteht, die in die linke Leseverstärkerleitung SAL und die rechte Leserverstärkerleitung SAR einspeisen und dann in (nicht gezeigte) Leseverstärker, gelesen. In die Zellen wird über eine Bipolarstromschalteranordnung, die Transistoren T2 und T4 in Verbindung mit einer (nicht gezeigten) Schreibsteuerschaltung umfaßt, geschrieben.
Die NFET-Bauelemente N1 und N2 arbeiten als Ableitbauelemente, die Kompensationsbauelemente ersetzen. Bauelemente N1 und N2 sorgen für eine stärkere Steuerung für T1 und T2, indem sie in Bereitschaft auf EIN gehalten werden. N1 und N2 schalten sich ab, wenn die Bitleitungen während einer Lese- oder Schreiboperation ausgewählt werden.
Ein anderes bemerkenswertes Merkmal der Erfindung besteht darin, daß die Bitauswahlschaltung von Fig. 6, die mit der Bitdecodierschaltung von Fig. 5 zusammenarbeitet, geeignet ist, sowohl die Bitdecodiersignale als auch die Wiederherstellungssignale an die Speicherzellen einer speziellen Spalte von Zellen der Matrix in zeitrichtiger (zweiphasiger) Beziehung ohne die Notwendigkeit für irgendwelche externe Wiederherstellungs- oder Vorladezeitsteuerungsschaltungen (wie ein Wiederherstellungstakt) zu liefern. Mit anderen Worten wird die Wiederherstellungs- oder Vorladefunktion (einschließlich der kritischen Zeitsteuerungsfunktion) in die Decodier-/Auswahlschaltungen eingebaut. Insbesondere greifen die Wiederherstellungstreiber T1 und T3 ihre Eingangssignale direkt vom Wiederherstellungsausgang der Bitdecodierschaltung 30 von Fig. 2 und 5 ab.

Bitauswahlschaltungsbetrieb

Der Betrieb der Schaltung von Fig. 6 wird nun beschrieben werden. Es sollte auch auf die Signalverläufe von Fig. 11 Bezug genommen werden.
Die Bitauswahlschaltung (Fig. 6) dient mehreren Funktionen, einschließlich Wiederherstellung der Bitleitungen und Lesen aus den und Schreiben in die Zellen. Die Wiederherstellungsfunktion wird durch die Emitterfolger T1 und T3 ausgeführt (wobei N1 & N2 während der Bereitschaft geringe Ableitströme an die Emitterfolger liefern, um Bitleitungspegel festzulegen). Wenn eine Bitspalte ausgewählt wird, geht der Wiederherstellungseingang auf LOW, und T1 und T3 werden auf AUS geschaltet, um zu ermöglichen, daß die Bitleitungen gelesen oder beschrieben werden. Wenn die Bitspalte abgewählt wird, werden T1 und T3 wiederum auf EIN geschaltet, um die Bitleitungen nach oben zu ziehen. Dieses Wiederherstellungsschema weist den Vorteil von viel niedrigerem Wiederherstellungsstrom auf, da nur die ausgewählten Bitleitungen wiederherzustellen sind. Die nichtausgewählten Bitleitungen werden unverändert bleiben.
Das Lesen der Bitspalte wird durch einen bipolaren Differenzstromschalter TL - TR ausgeführt. Der Lesestrom wird durch eine gemeinsame Stromquelle IS geliefert, die durch einen (nicht gezeigten) Leseverstärker versorgt wird. Auf den Leitungen SAL und SAR werden Daten mittels einer (nicht gezeigten) Stromsteuerungsleseverstärkerschaltung gelesen. Das Schreiben wird durch Transistoren T2 und T4 ausgeführt, die mit anderen Bitauswahlleitungen am Emitter verbunden sind und durch eine (nicht gezeigte) Schreibsteuerungsschaltung gesteuert werden. Während eines SCHREIB-Vorgangs wird eine Seite der Bitspalte (abhängig von den Daten entweder BL oder BR) entweder durch T2 oder T4 ins Negative gezogen werden. Das Schreiben der Zelle erfolgt auf eine entgegengesetzte Weise. Die HIGH-Seite der Bitleitung wird in die Zelle Strom abgeben, während die LOW-Seite Strom aus ihr ziehen wird. Dieses entgegengesetzte Schreibschema ermöglicht eine sehr schnelle Schreibzeit.
Einige der Merkmale und Vorteile der Bitdecoder- und Bitauswahlschaltungen der Erfindung werden unten zusammengefaßt:

(a) Hohe Geschwindigkeit

- Da die erste Bitadreßleitung (IN1) in einen PFET-Inverter im Bitdecoder (Fig. 5) mit zweiphasigen Emitterfolgerausgängen eingespeist wird, wird die Decoderverzögerungszeit bei einem Minimum gehalten. Da darüber hinaus das PFET-Bauelement P1 niemals vollständig auf AUS geschaltet ist, sondern stattdessen während des Bereitschaftszustands gezielt leicht auf EIN gehalten wird, ist seine Schaltverzögerungszeit folglich auch minimiert. Mittels zweistufiger Decodierung werden in jedem Bitdecoder nur drei Eingänge für die Auswahl von 1/256 benötigt. Dies verringert nicht nur die Bauelementeanzahl der Schaltung, sondern erniedrigt auch die kapazitive Last, die an Knoten 1 gesehen wird. Sowohl Schaltungskomplexität als auch Leistung werden verbessert.

(b) Vereinfachte Wiederherstellung

- Zusätzlich zum normalen Lese-/Schreibdecodiersignal liefert der Bitdecoder auch ein Wiederherstellungssignal an die Bitauswahlschaltung. Die Bitleitungswiederherstellung wird zur richtigen Zeit automatisch eintreten, wenn der Bitdecoder abgewählt wird. Folglich werden keine besonderen Wiederherstellungszeitsteuerungs- oder Takttreiber benötigt.

(c) Sättigungs- und Stabilitätssteuerung

- Die Stromspiegelemitterfolgerkonfiguration (T2 - T3) (Fig. 5) dient zwei Aufgaben. Erstens arbeitet T2 als eine Antisättigungsklemmung für Transistor T3, während der Decoder ausgewählt ist. Wenn das Wiederherstellungssignal gegen den Sättigungsbereich fällt, erhöht sich die VBE von T3 mit einer höheren Rate als die von T2. Übermäßiger Basistreiberstrom von P1 wird durch T2 gesteuert, so daß dadurch verhindert wird, daß T3 in starke Sättigung geht. Zweitens wirkt T2 gegen eine Schwingungsneigung für die Bitdecodierleitung. Da die Bitdecodierleitung in große Stromschalter hinein treibt, tendieren die hohen induktiven Lasten zu weniger Stabilität. Mit T2 wird die Verstärkung der Emitterfolgerkonfiguration zwecks besseres Stabilität gedämpft.

Wortadressierungs- und Decodierungsschema

Die Wortadreß- und Decodierschaltungen 14 von Fig. 1 der Erfindung werden nun beschrieben werden. Sich zu Fig. 7 wendend, ist dort ein detaillierteres Blockdiagramm der Wortadreß- und Decodierschaltungen 14 gezeigt. In diesem zweistufigen Matrixdecodierschema werden eine Vielzahl von nichtdecodierten Wortadreßsignalleitungen (W0 ... W8) in eine Vielzahl von Wortadreßempfängerschaltungen 20 eingegeben. In der bevorzugten Ausführung weist jede Empfängerschaltung, die vom selben Empfängerschaltungstyp wie die Bitempfänger von Fig. 2 und 3 sein kann, einen Eingang und eine Vielzahl von Ausgängen (z.B. acht) auf, um eine erststufig decodierte (teilweise oder zwischendecodiert) Wortadresse für ein Bit der Adresse zu liefern. Vier der Ausgänge sind mit dem Eingang gleichphasig (mit "IP" gekennzeichnet), und vier der Ausgänge sind ungleichphasig (mit "0P" gekennzeichnet) (Siehe auch Fig. 10.)
Die Ausgänge der Adreßempfänger sind in verschiedenen Kombinationen mit 24 Wortadreßleitungen WA0 ... WA23 verbunden, um für eine vollständige erststufige Wortdecodierung zu sorgen. Diese Adreßleitungen sind wie in Fig. 7 gezeigt, für eine korrekte Verbindung mit einer zweiten Stufe von Decodierungsschaltungen für die Wortadresse in drei Gruppen aufgeteilt - Gruppe 1 umfaßt WA0 bis WA7, Gruppe 2 umfaßt WA8 bis WA15, und Gruppe 3 umfaßt WA16 bis WA23.
Die zweite Stufe von Wortdecodierung wird durch eine Vielzahl von Wortdecoderschaltungen 50 ausgeführt. Um die Wortdecodierung für ein 256-kbit-SRAM wie in einer Ausführung der vorliegenden Erfindung auszuführen, sind 512 der Wortdecoder 50 erforderlich, von denen jeder eine Vielzahl von Eingängen wie IN1, IN2 und IN3 aufweist. Jeder Eingang ist in verschiedenen Kombinationen mit einer Leitung innerhalb jeder Gruppe von Zwischenwortadreßleitungen (Wortdecodierausgangsleitungen der ersten Stufe) verbunden.
Adreßgatter 18 gibt die Ausgänge der ersten Stufe in die Wortdecoder frei, wenn Lesen oder Schreiben beginnen soll, und wählt die Decoder während der Bereitschaft ab. Wie vorher festgestellt, könnte Gatter 18 in einer synchronen Betriebsart mit einem Takt arbeiten, oder es könnte durch eine ATD-Schaltung für asynchronen Betrieb ersetzt werden.
Das zweistufige Matrixwortdecodierschema, das in der vorliegenden Erfindung verwendet wird, bietet einen wesentlichen Vorteil gegenüber einem einstufigen Schema im Hinblick auf verringerten Fan-out an den Wortadreßleitungen. Eine vierfache Verringerung von Fan-out wird erreicht (d.h. Fan-out an nur 64 Decoder anstelle 256), und die Schaltgeschwindigkeit der Adreßleitungen ist wesentlich verbessert. Die Anzahl von Eingängen an jeden Wortdecoder wird auch von 9 auf 3 verringert. Zusätzlich können alle Schaltungen des Decodierschemas auf einem einzigen Halbleiterchip zusammen mit der Matrix hergestellt werden.
Bevorzugte Ausführungen der Adreßempfängerschaltung 20, des Adreßgatters 18 und der Wortdecoderschaltung 50 der vorliegenden Erfindung sind detaillierter in Fig. 3, 4 bzw. 8 gezeigt. Die Adreßempfänger- und die Adreßgatterschaltung sind vorher beschrieben worden.

Wortdecoderschaltung

Sich nun zu Fig. 8 wendend, ist dort eine BICMOS-Realisierung der Wortdecoderschaltung 50 von Fig. 7 gemäß der Erfindung gezeigt. Ein bemerkenswertes Merkmal der Erfindung besteht darin, daß die Wortdecoderschaltung einen BICMOS-Decodierteil 52 umfaßt, der mit einem Treibteil 52 gekoppelt ist. Decodierteil 52 arbeitet auch als eine logische NOR/OR-Schaltung. Die Schaltung von Fig. 8 weist eine Vielzahl von Eingängen auf (drei in der bevorzugten Ausführung, nämlich IN1, IN2 und IN3) und einen Ausgang, nämlich "Wortdecodierung". Die Eingänge werden von den Wortadreßleitungen von Fig. 7 abgegriffen, und der Ausgang jeder Decoderschaltung ist mit einer Wortleitung der Speichermatrix zur Verbindung mit einer Reihe von Speicherzellen gekoppelt.
In der bevorzugten Ausführung umfaßt Decoder- oder NOR/OR- Teil 52 eine 3-Eingangs-, 2-Ausgangs-, 7-Element-Schaltung, die 5 NFETs, einen PFET und einen bipolaren Transistor umfaßt. Die Eingänge IN1, IN2 und IN3 sind mit den Gates von drei NFETs N1, N2 bzw. N3 gekoppelt. Eingang IN1 ist auch mit dem Gate eines PFET P1 gekoppelt, dessen Source-Drain-Strompfad in Reihe mit dem Source-Drain-Strompfad von N1 gekoppelt ist, um einen Inverter zu bilden. Die Source-Drain-Strompfade der Eingangs-NFETs N2 und N3 sind zwischen internen Knoten 1 und 3 dieser Schaltung parallel gekoppelt. Der Source-Drain-Strompfad von Bauelement Pl ist mit einer ersten Spannungsquelle VCC, Eingangs-NFET N1, Knoten 2, einem optionalen Ableit-NFET N5 und einer zweiten Spannungsquelle VEE in Reihe gekoppelt. Knoten 1 dient als ein "Ausgang" für Teil 52 "eine NOR-Spannung umfassend), und Knoten 2 dient als der andere "Ausgang" für Teil 52 (einen OR-Aquivalentstrom umfassend).
Ein anderes bemerkenswertes Merkmal von Teil 52 der Wortdecoderschaltung 50 von Fig. 8 der Erfindung ist der Bipolartransistor T4, der in der bevorzugten Ausführung ein npn-Transistor ist. In einer Abweichung vom Stand der Technik wird Transistor T4 nicht nur zum Treiben (Nach-Unten-Ziehen) von Knoten 1 verwendet, wenn die Decoderschaltung abgewählt ist, sondern auch verwendet, um zu unterstützen, daß die grundsätzliche NOR/OR-Logikoperation von Teil 52 erreicht wird. Dies wird über die Klemmwirkung, die T4 an Knoten 1 ausführt, wenn entweder IN1, IN2 oder IN3 "HIGH" ist, erreicht. Um P1, der versucht, Knoten 1 während gewisser Kombinationen von Eingängen nach oben zu ziehen, "entgegenzuwirken", muß T4 Knoten 1 nach unten ziehen, um korrekte logische NOR/OR-Ausgänge zu liefern. Teil 52 von Fig. 8 wird bei Abwesenheit von Bipolartransistor 4 kein korrektes logisches NOR-Ausgangssignal an Knoten 1 liefern. Transistor T4 trägt auch dazu bei, die Wirkung von Rauschen an den Eingängen IN1 bis IN3 am Ausgang bei Knoten 1 zu verringern, und macht in Reihe geschaltete PFET-Bauelemente am Eingang entbehrlich.
Ein anderes Merkmal der Erfindung besteht darin, daß PFET-Bauelement P1 als ein aktives Pull-up-Bauelement für Knoten 1 wirkt und P1 in Verbindung mit Bauelement N1 auch die Eingangsdecodierung der teilweise decodierten (Zwischen- oder erststufige Decodierung) Wortadresse an IN1 bis IN3 unterstützt. Nur ein PFET wird in dieser Schaltung benötigt.
Ein noch anderes Merkmal der Erfindung besteht darin, daß P1 immer wenigstens leicht auf "EIN" ist, sogar in der Bereitschaftsbetriebsart. Dies wird erreicht, indem der von der Adreßempfängerschaltung (Fig. 3) abgegriffene "obere" Eingangspegel korrekt eingestellt wird und indem die Einschaltschwellenspannung des PFET eingestellt wird (beispielsweise während der Herstellung) Wenn IN1 von "AUS" auf "EIN" geht (z.B. von "HIGH" auf "LOW"), geht der Ausgang P1 von "leicht ein" auf "voll ein". Dies sorgt für eine wesentlich erhöhte Geschwindigkeit für die Speicheradressierung und folglich die Lese- und Schreibvorgänge.
Um Teil 52 der Schaltung von Fig. 8 zu vervollständigen, arbeiten Bauelemente N4 und N5 als optionale Ableit- oder Entlade- (pull-down)-Bauelemente für Knoten 3 bzw. 2, und Bauelemente N5 und T2 arbeiten zusammen auch als eine Spannungsklemmung an Knoten 2.
Teil 52 ist mit einem Treibteil 54 von Fig. 8 an Knoten 1 und 2 gekoppelt. In der bevorzugten Ausführung umfaßt Treibteil 54 eine 2-Eingangs-, 1-Ausgangs-, 3-Element-Bipolarschaltung, die für Wortdecodierung am Ausgang sorgt und durch Transistoren T1 und T2 in einer Gegentaktkonfiguration getrieben wird. Der Wortdecodierausgang wird vom Emitter von Transistor T1 (Kollektor von T2) abgegriffen. Die "Eingänge" für Schaltungsteil 54 werden von Knoten 1 und 2 des Teils 52 abgegriffen und an die Basen von Transistoren T1 bzw. T2 gekoppelt. Transistor T3 dient als eine Antisättigungsklemmung für T2 für den unteren Pegel. Transistor T2 wird in eigener Weise durch Strom von Knoten 2, der durch NFET N1 in Teil 52 geliefert wird, vorgespannt.

Wortdecoderschaltungsbetrieb

Der Betrieb der Schaltung von Fig. 8 wird nun beschrieben werden. Es sollte auch auf die Signalverläufe von Fig. 11 Bezug genommen werden.
Die Decodierfunktion der zweiten Stufe wird durch einen Wortdecoder hoher Geschwindigkeit (Fig. 8) ausgeführt, der ein vorderes Ende aus BICMOS und einen bipolaren Gegentaktausgang aufweist. Die drei Decodiereingänge sind jeweils mit einer Adreßleitung in den drei Adreßgruppen verbunden. Alle 3 Eingänge müssen LOW sein, um eine Wortleitung auszuwählen. Von den 512 Wortdecodern wird nur einer decodiert, um eine ausgewählte Wortleitung auf HIGH zu treiben. Jeder Wortdecoderausgang (WL) wird auf 512 Speicherzellen aufgeteilt, so daß alle Zellen, die an ihn angeschlossen sind, aktiviert werden, wenn die Wortleitung ausgewählt oder abgewählt wird.

(1) Bereitschaft/Nichtausgewählter Zustand:

Im Bereitschaftszustand sind die Ausgänge von Adreßgatter 18 (Fig. 3) HIGH. Wenigstens ein Eingang (IN1, IN2 oder IN3) ist oben, um den Decoder zu blockieren. In diesem Zustand wird das PMOS-Bauelement P1 (Fig. 8) wegen des als seine Schwellenspannung gewählten speziellen Spannungspegels, der niedriger als eine Spannung VBE ist, "leicht" auf EIN gehalten. Das NMOS-Bauelement N1 wird "voll" auf EIN geschaltet, um Knoten 1 nach unten zu klemmen, so daß dadurch der Emitterfolger T1 auf AUS geschaltet wird. Ein geringer durch P1 gelieferter Gleichstrom wird durch N1 geführt, um den Transistor T2 zum Nach-Unten-Ziehen der Wortleitung auf EIN zu halten. Der Nichtauswahlpegel für WL wird durch die Transistorklemme T3 festgelegt, die durch eine auf dem Chip erzeugte Spannungsreferenzquelle (VRF) gesteuert wird, um Veränderungen der Stromversorgungen und Bauelemente auszuregeln.

(II) Auswahlzustand:

Um einen Wortdecoder für einen Speicherlese- oder Schreibvorgang auszuwählen, müssen alle drei der Decodereingänge LOW sein. Die NMOS-Bauelemente N1 bis N3 werden auf AUS geschaltet, während das PMOS-Bauelement P1 von "leicht" EIN auf "voll" EIN geschaltet wird. Knoten 1 wird folglich auf VCC nach oben gezogen, und T1 wird schnell auf EIN geschaltet, um die Wortleitung auf HIGH zu treiben.
Die oben beschriebene Wortdecoder-/Treiberschaltung weist die Vorteile einer sehr hohen Schaltgeschwindigkeit und niedriger Schaltungskomplexität auf. Da die erste Wortadreßleitung in einem PMOS-Inverter mit einem bipolaren Emitterfolger zum Nach- Oben-Ziehen (Fig. 8) eingespeist wird, wird die Decoderverzögerungszeit bei einem Minimum gehalten. Da darüber hinaus das PMOS-Bauelement P1 niemals völlig auf AUS geschaltet ist, sondern stattdessen während des Bereitschaftszustands gezielt leicht auf EIN gehalten wird, wird folglich seine Schaltverzögerungszeit auch minimiert. Mittels zweistufiger Decodierung werden nur drei Eingänge in den Wortdecoder für eine Auswahl von 1/512 benötigt. Dies verringert nicht nur die Bauelementeanzahl der Schaltung, sondern erniedrigt auch die am Knoten 1 gesehene kapazitive Belastung. Sowohl Schaltungskomplexität als auch Leistung werden verbessert.
Während die Erfindung speziell unter Bezugnahme auf deren bevorzugte Ausführungen gezeigt und beschrieben worden ist, wird von den Fachleuten verstanden werden, daß verschiedene Änderungen in Form und Detail darin ausgeführt werden können, ohne vom Umfang der Erfindung, wie er durch die beigefügten Ansprüche festgelegt wird, abzuweichen. Beispielsweise könnten die NFET-Transistoren in den Ausführungen durch PFET-Transistoren und umgekehrt mit geeigneten Modifikationen ersetzt werden, und die npn-Bipolartransistoren könnten durch pnp-Transistoren und umgekehrt mit geeigneten Modifikationen ersetzt werden. Die Erfindung kann auch beispielsweise in anderen Arten von Speichern wie solchen mit mehreren Anschlüssen (unter Verwendung verschiedener Zellen), Nur-Lese-, optischen oder elektrooptischen Speichern, bei denen die hier angeführten "Signale" Lichtimpulse anstelle von Spannungspegeln sein könnten, Anwendung finden.

Claims

1. BICMOS-Bitdecoderschaltung (30) für eine Speichermatrix (10) mit wahifreiem Zugriff, dadurch gekennzeichnet, daß sie umfaßt:

wenigstens drei Eingangsfeldeffekttransistoren (FETs N1, N2, N3) von einem Leitfähgkeitstyp, die zwischen einen ersten (1) und einen zweiten Knoten (2) parallelgeschaltet sind;

wenigstens drei Eingangsanschlüsse (IN1, IN2, IN3), von denen jeder mit einem Steueranschluß eines Eingangs-FETs verbunden ist;

einen FET (P1) von entgegengesetztem Leitungstyp, der zwischen den ersten Knoten (1) und eine erste Spannungsquelle (VCC) geschaltet ist, wobei der Steueranschluß dieses FETs mit einem der Eingangsanschlüsse (IN1) verbunden ist;

einen Bipolartransistor (T1), der zwischen den ersten Knoten (1) und eine zweite Spannungsquelle (VEE) geschaltet ist, wobei der Steueranschluß dieses Transistors mit dem zweiten Knoten (2) verbunden ist; und

ein Ausgangstreibmittel (Abschnitt 34, Fig. 5), das zwischen die erste Spannungsquelle (VCC) und eine dritte Spannungsquelle (VBD) geschaltet ist, das einen Eingang aufweist, der mit dem ersten Knoten (1) verbunden ist, und das dazu dient, Bitdecodier- und Wiederherstellungssignale entgegengesetzter Phase als Antwort auf Signale am ersten Knoten zu erzeugen.

2. Bitdecoderschaltung (30) nach Anspruch 1, welche Bitdecoder- und Wiederherstellungssignale an Bitdecodier- und Wiederherstellungsleitungen an eine BICMOS-Bitauswahlschaltung (40) überträgt, wobei die BICMOS-Bitauswahlschaltung umeine linke Bitleitung (BL) und eine rechte Bitleitung (BR);

eine linke Leseleitung (SAL) und eine rechte Leseleitung (SAR);

eine linke Schreibleitung (WRL) und eine rechte Schreibleitung (WRR);

eine Bitdecodierleitung und eine Wiederherstellungsleitung;

Speicherzellen, die mit den Bitleitungen gekoppelt sind;

erste und zweite Bipolartransistoren (T1, T2), die in Reihe zwischen eine erste Spannungsquelle, die linke Bitleitung und die linke Schreibleitung geschaltet sind, wobei die Steueranschlüsse dieser Transistoren mit den Wiederherstellungs- bzw. Bitdecodierleitungen verbunden sind;

dritte und vierte Bipolartransistoren (T3, T4), die in Reihe zwischen die erste Spannungsquelle, die rechte Bitleitung und die rechte Schreibleitung geschaltet sind, wobei die Steueranschlüsse dieser Transistoren mit den Wiederherstellungs- bzw. Bitdecodierleitungen verbunden sind;

fünfte, sechste und siebte Bipolartransistoren (TL, TR, TC), die in einer Stromschalterkonfiguration zwischen die Leseleitungen und eine Lesestromquelle geschaltet sind, wobei die Steueranschlüsse dieser Transistoren mit der linken Bitleitung, rechten Bitleitung bzw. Bitdecodierleitung verbunden sind; und

erste und zweite Feldeffekttransistoren (N1, N2), die in Reihe zwischen die Bitleitungen geschaltet sind, wobei die Steueranschlüsse dieser Transistoren mit der Wiederherstellungsleitung verbunden sind.

3. Bitdecoderschaltung (30) nach Anspruch 2, welche an den wenigstens drei Eingangsanschlüssen (IN1, IN2, IN3) Ausgangssignale, die durch eine BICMOS-Bitadreßempfängerschaltung (20) erzeugt werden, empfängt, wobei der Bitadreßempfänger umfaßt:

einen Eingangsanschluß (IN1), um ein Eingangssignal, das ein Bit einer Speicheradresse repräsentiert, zu empfangen;

ein Umsetzungsmittel für bipolare Pegel, das mit dem Eingangsanschluß gekoppelt ist;

ein bipolares Stromschaltermittel, das mit dem Pegelumsetzungsinittel gekoppelt ist;

ein erstes BICMOS-Ausgabemittel, das mit dem Stromschaltermittel gekoppelt ist, um eine Vielzahl von Ausgangssignalen (IP1, ..., IP4), die zum Eingangssignal ungleichphasig sind, zu erzeugen; und

ein zweites BICMOS-Ausgabemittel, das mit dem Stromschaltermittel gekoppelt ist, um eine Vielzahl von Ausgangssignalen (OP1, ..., OP4), die zum Eingangssignal gegenphasig sind, zu erzeugen.

4. Bitdecoderschaltung (30) nach Anspruch 3, dadurch gekennzeichnet, daß die Speichermatrix (10), in der sie Zugriff hat, eine Vielzahl von Speicherzellen umfaßt, von denen jede mit einem Paar aus der linken Bitleitung (BL) und rechten Leitung (BR) gekoppelt ist, wobei die Bitadreßempfängerschaltung (20) nichtdecodierte Bitadreßsignale empfängt und Zwischenbitsignale an die Bitdecoderschaltung (30) erzeugt und die Bitauswahlschaltung (40) die linke und rechte Bitleitung als Antwort auf die Bitdecodiersignale und die Wiederherstellungssignale auswählt und wiederherstellt.

5. Bitdecoderschaltung (30) nach Anspruch 4, wobei die Speicherzellen statische Ein-Bit-CMOS- oder -BICMOS-Speicherzellen für wahlfreien Zugriff umfassen.

6. Bitdecoderschaltung (30) nach Anspruch 4 oder 5, wobei die Bitdecodiersignale und Wiederherstellungssignale gegenphasig sind.

7. Bitdecoderschaltung (30) nach Anspruch 4, 5 oder 6, wobei die Speicherzellen, die Bitadreßempfängerschaltung, Bitdecoderschaltung und Bitauswahischaltung zusammen auf einem einzigen Halbleiterchip enthalten sind.