JPS60234292A - Ｍｏｓスタテイツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）で構成されたスタティック型ＲＡＭ　（ラ
ンダム・アクセス・メモリ）に関するもので、例えば、
ＣＭＯ３（相補型ＭＯ３）回路で構成されたものに利用
して有効な技術に関するものである。

〔背景技術〕

ＭＯＳスタティック型ＲＡＭにおけるメモリアレイは、
メモリセルを構成するスタティック型フリップフロップ
回路の入出力端子が伝送ゲートＭＯ３ＦＥＴを介して一
対の相補データ線り、Ｄに接続される。この相補データ
線り、Ｄには、負荷抵抗としてのＭＯ３ＦＦ、Ｔが設け
られる。この負荷抵抗としてのＭＯＳ　Ｆ　ＥＴのコン
ダクタンス特性は、小さな値に設定される。なぜなら、
大記憶容量化のためにメモリアレイには、多数のメモリ
セルを構成するために、その素子サイズが小さく形成さ
れる。そして、上記伝送ゲートＭＯ３ＦＥＴがオン状態
となって、上記フリップフロップ回路の入出力端子が接
続されとき、フリップフロップ回路を構成するオン状態
となっている駆動ＭＯ３ＦＥＴ及び上記伝送ゲートＭＯ
３ＦＥＴのコンダクタンス特性と、上記負荷ＭＯ３ＦＥ
Ｔのコンダクタンス特性とのコンダクタンス特性比に従
って相補データ線の読み出しロウレベルが決定されるか
ら、必然的に上記負荷ＭＯ３ＦＥＴのコンダクタンス特
性は小さく設定される。したがって、同じ相補データ線
に対して設けられたメモリセルの読み出し動作において
、反転読み出しを行うとき、言い換えるならば、論理″
Ｏ”の記憶情報の読み出しの後に論理“１”の記憶情報
の読み出しを行う場合、相補データ線には前の論理“０
”の情報が残ったままであるため、上記率さなコンダク
タンス特性の負荷ＭＯＳ　Ｆ　ＥＴによりロウレベルか
らハイレベルに変化させるのに比較的長時間を費やすこ
ととなってしまうという問題が生じる。

ＭＯＳスタティック型ＲＡＭについては、特開昭５７−
１９８５９４号公報に詳しくのべられている。

〔発明の目的〕

この発明の目的は、高速動作化を図ったＭＯＳスタティ
ック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアレイを構成する一対の相補データ線
に設けらる負荷手段として、定常的に動作状態にされた
一対の第１の負荷ＭＯＳ　Ｆ　ＥＴと、これらの負荷Ｍ
Ｏ３ＦＥＴに並列形態に設けられ、その相補データ線が
非選択状態の時にオン状態となるように制御される一対
の第２の負荷ＭＯ３ＦＥＴとを設けることによって、同
じ相補データ線におけるメモリセルからの反転読み出し
の高速化を達成するものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３（相補型−命属一絶縁物−半導体）集積回路（ＩＣ
）技術によって１個のシリコン単結晶のような半導体基
板上に形成される。

端子Ａｘ、Ａｙ、Ｄｉｎ、Ｄｏｕｔ　、ＷＥ及びＣＳは
、その外部端子とされる。なお、同図において電源供給
端子は省略されている。

メモリセルＭＣは、その１つの具体的回路が代表として
示されており、ゲートとドレインが互いに交差結線され
た記憶ＭＯ５ＦＥＴＱＩ、Ｑ２と、上記ＭＯ３ＦＥＴＱ
Ｉ、Ｑ２のドレインと電源電圧ＶＤＤとの間には、情報
保持用のポリ　（多結晶）シリコン層で形成された高抵
抗Ｒ１，Ｒ２が設けられている。そして、上記ＭＯ５Ｆ
ＥＴＱＩ、Ｑ２の共通接続点と相補データ線ＤＯ，Ｄｏ
との間に伝送ゲートＭＯ５ＦＥＴＱ３．Ｑ４が設けられ
いてる。他のメモリセルＭＣも相互において同様な回路
構成にされている。これらのメモリセルは、マトリック
ス状に配置されでいる。同じ行に配置されたメモリセル
の伝送ゲートＭＯ３ＦＥＴＱ３゜Ｑ４等のゲートは、そ
れぞれ対応するワード線ＷＯ及びＷｌに共通に接続され
、同じ列に配置されたメモリセルの入出力端子は、それ
ぞれ対応する一対の相補データ（又はビット）線Ｄｏ、
Ｄｏ及びＤｉ、ＤＩに接続される。

上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯＳ　Ｆ　ＥＴＱｌがオフ
状態にされているときのＭＯＳ　Ｆ　ＥＴＱ２のゲート
電圧をしきい値電圧以上に維持させることができる程度
の高抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされ
る。言い換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩ
のドレインリーク電流によってＭＯ５ＦＥＴＱ２のゲー
ト容量（図示しない）に蓄積されている情報電荷が放電
させられてしまうのを防ぐ程度の電流供給能力を持つよ
うにされる。

この実施例に従うと、ＲＡＭが０ＭＯ３−Ｉ　Ｃ技術に
よって製造されるにもかかわらず、上記のようにメモリ
セルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコン抵
抗素子とから構成される。

上記ポリシリコン抵抗素子に代えてｐチャンネルＭＯ８
ＦＥＴを用いる場合に比べ、メモリセル及びメモリアレ
イの大きさを小さくできる。すなわち、ポリシリコン抵
抗を用いた場合、駆動ＭＯ３ＦＥＴＱＩ又はＧ２のゲー
ト電極と一体的に形成できるとともに、それ自体のサイ
ズを小型化できる。そして、ｐチャンネルＭＯ５ＦＥＴ
を用いたときのように、駆動ＭＯ３ＦＥＴＱ１．Ｑ２か
ら比較的大きな距離を持って離さなければならないこと
がないので無駄な空白部分が生しない。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＯ
によって選択される。他のワード線Ｗ１についても同様
である。

上記ＸアドレスデコーダＸ−ＤＣＲは、相互ニおいて類
似のノアゲート回路Ｇｌ、０２等により構成される。こ
れらのノアゲート回路Ｇｌ、Ｇ２等には、例えばに＋ｌ
ビットからなる外部アドレス信号Ａｘ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＸア
ドレスバッファＸ−ＡＤＢで加工された内部相補アドレ
ス信号ａＯ，ａＯ〜ａｋ、ａｋが所定の組合せにより印
加される。また、上記ＸアドレスバッファＸ−ＡＤＢに
は、初段カット機能を持たせるため、内部チップ選択信
号ｃｅが印加される。

上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
Ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ９．ＱｌＯ及びＱｌｌ、Ｇ１２
から構成されたカラムスイッチ回路を介してコモン相補
データ線ＣＤ、ＣＤに接続される。このコモン相補デー
タ１ＪｌｃＤ、ｃＤには、読み出し回路ＤＯＢの入力端
子と、書込み回路ＤＩＢの出力端子が接続される。上記
読み出し回路ＤＯＢの出力端子は、データ出力端子Ｄｏ
ｕｔに読み出し信号を送出し、書込み回路ＤＩＢの入力
端子は、データ入力端子Ｄｉｎがら供給される書込みデ
ータ信号が印加される。

また、上記メモリアレイにおける代表として示された一
対の相補データ線ＤＯ，ＤＯ及びＤＩ。

Ｄｉには、それぞれ負荷手段としてのＭＯ３ＦＥＴＱ５
〜Ｑ８が設けられる。これらのＭＯ３ＦＥＴＱ５〜Ｑ８
は、そのゲートとドレインとが共通接続されることによ
って、定常的に動作状態にされる。また、反転読み出し
動作の高速化を図るために、上記ＭＯ３ＦＥＴＱ５〜Ｑ
Ｂには、それぞれ並列形態にＭＯ３ＦＥＴＱＩ　３〜Ｑ
１６が設けられる。これらのＭＯ３ＦＦ、ＴＱＩ　３〜
Ｑ１６のゲートには、後述する相補データ線選択信号Ｙ
Ｏ２Ｙ１の反転信号ＹＯ，Ｙｌが供給される。

上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ９．
ＱＩ　Ｏ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹ
アドレスデコーダＹ−ＤＣＲによって形成さた選択信号
ＹＯ，Ｙｌが供給される。このＹアドレスデコーダＹ−
ＤＣＲは、相互において類似のノアゲート回路Ｇ３．Ｇ
４等により構成される。これらのノアゲート回路Ｇ３．
Ｇ４等には、例えばｊ＋１ビットからなる外部アドレス
信号Ａｙ（図示しない適当な回路装置から出力されたア
ドレス信号）を受けるＹアドレスバッファＹ−ＡＤＨで
加工された内部相補アドレス信号ａＱ、ａＯｘａｊ、ａ
ｊが所定の組合せにより印加される。

上記ノアゲート回路Ｇ３．Ｇ４によって形成された選択
信号ＹＯ，Ｙｌは、インバータ回路ＩＶＯ。

ＩＶＩに供給され、上記負荷ＭＯ３ＦＥＴＱＩ　３〜Ｑ
１６に供給する反転信号ＹＯ，Ｙｌが形成される。

制御回路ＣＯＮは、外部端子ＷＥ、Ｃ３からの制御信号
を受けて、上記内部制御タイミング信号５等を形成する
。

この実施例では、チップ非選択時において全ワード線を
非選択状態とするため、特に制限されないが、ワード線
ＷＯを選択するノアゲート回路Ｇ１の入力に上記内部チ
ップ選択信号「７が印加される。これによって、上記チ
ップ非選択時において、上記ワード線ＷＯの選択動作を
禁止するため、ノアゲート回路Ｇ１に内部チップ選択信
号こτを供給しているので、アドレスバッファにおける
初段カット動作によって上記アドレス信号ａＱｘａｋが
全てロウレベルであっても、上記内部チップ選択信号前
のハイレベルによって、その出力をロウレベルの非選択
状態とするものである。

このようにしたのは、次の理由によるものである。すな
わち、チップ非選択時において１つのワード線を選択状
態にしておくと、チップ非選択状態によって上記負荷Ｍ
Ｏ３ＦＥＴＱＩ　３〜Ｑ１６が全てオン状態となって相
補データ線に比較的大きな電流を供給しつづけるため、
選択されたメモリセルＭＣの伝送ゲートＭＯＳ　Ｆ　Ｅ
Ｔとオン状態となっている情報記憶用ＭＯＳ　Ｆ　ＥＴ
とを通して直流電流が流れつづけることになって、無効
電流を増加させてしまうからである。

次に、第２図に示した動作波形図を参照して、この実施
例のメモリセルの反転読み出し動作を説明する。

チップ選択信号Ｃ８がロウレベルのチップ選択状態にお
いて、図示しないアドレス信号の供給によって、１つの
メモリセルが選択されることによって、例えば、相補デ
ータ線Ｄｏがハイレベルに、ＤＯがロウレベルになる。

そして、アドレス信号が変化してカラム選択信号ＹＯが
ロウレベルの非選択状態になると１．これによって、そ
の反転信号ＹＯがハイレベルになるので、上記相補デー
タ線Ｄｏ、Ｄｏの負荷ＭＯ３ＦＥＴＱ１３．Ｑ１４がオ
ン状態となるので、同図に実線で示すように高速にロウ
レベルのデータ線ＤＯをハイレベルに持ち上げる。した
がって、チップ選択信号Ｃ３がロウレベルにされ、他の
１つのワード線を選択状態として、他のメモリセルから
反転記憶情報を読み出す時、相補データ線ＤＯ，Ｄｏの
電位がぼり同じになっているので、選択されたメモリセ
ルの記憶情報に従ってデータ線Ｄｏがロウレベルに変化
する。

なお、上記ＭＯ３ＦＥＴＱ１３〜Ｑ１６等が設けられて
いない場合には、小さなコンダクタンス１ 特性の負荷ＭＯ５ＦＥＴＱ５．Ｑ６等しか設けられてい
ないので、同図に点線で示されているように、以前の読
み出しレベルが残ったままとなっている。これにより、
ロウレベルのデータ線ＤＯをハイレベルに引き上げるの
に長時間を要することになるので、読み出し動作が遅く
なってしまう。

このため、データ線の選択タイミングも同図に点線で示
すように大幅に遅くなってしまうものである。

〔効　果〕

（１１力ラム選択信号を利用して比較的電流駆動能力の
大きなＭＯＳ　Ｆ　ＥＴをオン状態とすることによって
、以前の読み出し動作によって残っている相補データ線
のレベルを高速にクリアすることができる。これによっ
て、反転読み出し動作の高速化を図ることができるとい
う効果が得られる。

（２）チップ非選択時においては、内部チップ選択信号
乙によって、全ワード線を非選択状態とすることができ
るから、メモリセルを構成する伝送ゲートＭＯＳ　Ｆ　
ＥＴが全てオフ状態となることによ２ って、上記カラム非選択号によってオン状態となるＭＯ
ＳＦＥＴを設けたにもかかわらずデータ線からメモリセ
ルを通して電流が流れるのを防止することができるとい
う効果が得られる。

（３）チップ非選択時に全ワード線を非選択状態する回
路は、アドレスバッファでの初段カット機能を利用して
いるので、１つのアドレスデコーダ回路を構成するノア
ゲート回路等に１つの入力端子を追加するだけであるの
で、ＣＭ　ＯＳ回路にあっては２個のＭＯＳ　Ｆ　ＥＴ
を追加するだけで実現できるから、極めて簡単な回路構
成とすることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリセルは
、ｐチャンネルＭＯ３ＦＥＴとｎチャンネルＭＯＳ　Ｆ
　ＥＴとを組合せて構成されたスタティック型フリップ
フロップ回路を用いるものであってもよい。また、負荷
ＭＯ５ＦＥＴＱ５〜Ｑ８は、ポリシリコン等の抵抗手段
に置き換えるものであってもよい。さらに、メモリアレ
イの構成及びその周辺回路の具体的回路構成は、種々の
実施形態を採ることができるものである。

〔利用分野〕

この発明は、ＭＯＳスタティック型ＲＡＭに広く適用す
ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その反転読み出し動作の一例を説明するための動作波
形図である。 Ｘ−ＡＤＨ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｘ
アドレスバッファ、Ｘ　−Ｄ　ＣＲ・・Ｘアドレスデコ
ーダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メ
モリセル、ＤＩＢ・・書込み回路、ＤＯＢ・・読み出し
回路、ＣＯＮ・・制御回路 ５

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイを構成する一対の相補データ線に設け
   らた第１の負荷手段と、これらの負荷手段に並列形態に
   設けられ、その相補データ線が非選択状態の時にオン状
   態となるように制御される一対の第２の負荷ＭＯ３ＦＥ
   Ｔとを含むことを特徴とするＭＯＳスタティック型ＲＡ
   Ｍ。 ２、上記ＭＯＳスタティック型ＲＡＭは、ＣＭＯ８回路
   により構成されるものであり、相補データ線を選択する
   ためのカラムスイッチＭＯ３ＦＥＴと、上記第１の負荷
   手段及び第２の負荷ＭＯ３ＦＥＴは、ｎチャンネルＭＯ
   ３ＦＥＴにより構成され、上記第２の負荷ＭＯＳ　Ｆ　
   ＥＴの制御信号は、相補データ線選択信号の反転信号で
   あることを特徴とする特許請求の範囲第１項記載のＭＯ
   Ｓスタティック型ＲＡＭ。 ３、上記ＭＯＳスタティック型ＲＡＭを構成するメモリ
   セルは、そのゲート、ドレインが交差結線された情報記
   憶用ＭＯ３ＦＥＴと、それぞれのドレインと電源電圧と
   の間に設けられた情報保持用の高抵抗手段とを含むもの
   であることを特徴とする特許請求の範囲第２項記載のＭ
   ＯＳスタティック型ＲＡＭ。