JPS63144488A

JPS63144488A - 半導体記憶装置

Info

Publication number: JPS63144488A
Application number: JP61289756A
Authority: JP
Inventors: Shoichiro Kawashima; 将一郎川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-06
Filing date: 1986-12-06
Publication date: 1988-06-16
Also published as: DE3782808D1; KR910008942B1; KR890010910A; EP0271283A2; EP0271283A3; EP0271283B1; DE3782808T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕ワード線とビット線対との各交差点にスタティック型メ
モリセルを配設した半導体記憶装置において、非選択ビ
ット線対のプルアップを読出し時も書込み時も同一の強
さで行うようにし、これにより、セル状態の安定化を図
るものである。

〔産業上の利用分野〕

本発明はスタティック型の半導体記憶装置に関し、特に
、非選択時のプルアップ動作の改良に関する。

〔従来の技術〕

一般に、ＭＯＳスタティック型半導体記憶装置において
は、第５図に示すように、ワード線ＷＬｏ　　、ＷＬ＋
　　、・・・、ＷＬ、、−＋とビット線対ＢＬｏ、Ｂτ
Ｏ１ＢＬｌ　　１丁丁、；・・・ｉ　Ｂ　Ｌ　ｎ−１１
１丁、−１との各交差点にフリップフロップにより構成
されたスタティック型メモリセルＣ，。、　ＣＯＩ＋・
・・＋　ｃ、、−、ｌ　ＰＩ−＋が配設され、行アドレ
スデコーダＲＤの行選択信号Ｘ。、Ｘ、、・・・、ＸＲ
−１および列アドレスデコーダＣＤの列選択信号Ｙ００
Ｙ７．・・・、Ｙ、−、により１つのワード線および１
つのビット線対が選択され、すなわち、１つのメモリセ
ルが選択される。第５図においては、列選択ゲートＱ　
Ｉｌｌ　＋　Ｑｌｌｌ　’　；　Ｑｌｌ　＋　Ｑｌｌ　
’　；　””　ｉ　Ｑｌｌｌ−１＋ＱＩｌ＋ｌ１ｌ−１
′は各列選択信号Ｙｏ　　、ＹＩ　、・・・＋Ｙｎ−１
により制御される。また、すべてのビット線ＢＬｏ、丁
丁。、ＢＬ、、丁−、・・・Ｉ　Ｂ　Ｌ　ｈ−＋　＋Ｂ
ｎ−１はプルアップ手段としての各負荷トランジスタＱ
ＬＯ・ＱＬＯ’　・Ｑ目・ＱＬ、　’・°°°・Ｑ、・
ｉ−菖　・Ｑ　Ｌ＋　ｎ−１′を介して電源ｖｃｃに接
続され、他方、列選択ゲートＱ８゜、Ｑ、。′、Ｑ□、
Ｑ□′、。

Ｑｌ１１％−１＋　Ｑｍ、□１　′を介してセンスアン
プＳＡ（および出カバソファＯＢ）とライトアンプＷＡ
に接続されている。ＤＢ　、ＤＢはデータバス、Ｄ　ａ
ｕｔは出力データ、Ｄｉｍは入力データである。

第５図のメモリセルＣ０゜＋Ｃ６１＋・・・は、その詳
細を第６図に示すように、負荷Ｒ，，Ｒ１（抵抗、また
はドレイン−ゲート接続されたエンハンスメント型Ｎチ
ャネルトランジスタ、ソースゲート接続されたデプレッ
ション型Ｎチャネルトランジスタ等）と、交差結合され
た１対のトランジスタＱ、、Ｑ、により構成されている
。第６図において、メモリセルＣ０゜を読出すために選
択する場合、行選択信号Ｘ０をハイにし且つ列選択信号
Ｙ０をハイにする。この結果、選択セルＣ０゜には、ト
ランジスタＱ、Ｑ２がオン、オフであれば、負荷電流■
、。が流れ、この場合、選択ワード線Ｗ　Ｌ　ｏに接続
された非選択セル（以下、半選択セル）Ｃｏ＋にも同様
の負荷電流ｒｔ＋が流れる。つまり、半選択セルの負荷
電流はその記憶内容を保持するのに必要である。しかし
、非選択セルＣ１゜＋Ｃ１１には、負荷電流は流れない
。さらに、メモリセルＣ６゜にデータを書込む場合には
、選択ビット線ＢＬ００ＢＬＯの一方の電位たとえばＢ
Ｌ、の電位が■、。

レベルまで引き下げられるので、選択ビット線ＢＬ０に
は、■。、→Ｑ　Ｌ　Ｏ−Ｂ　Ｌ−→ＤＢに大きな負荷
電流が流れ、従って、書込み時の消費電力が大きくなる
という問題点がある。

上述の書込み時の消費電力を低減するスタティック型半
導体記憶装置として第７図のものが知られている（参照
：　Ｙａｍａｉｏｔｏ　ｅｔ　ａｌ、“Ａ　２５６ＫＣ
ＭＯ５ＳＲＡＭ　ｗｉｔｈ　Ｖａｒｉａｂｌｅ　ｆｐｅ
ｄａｎｃｅ　Ｌｏａｄｓ”　、ｌ５ＳＣＣＤＩＧＥＳＴ
　ＯＦ　ＴＥＣＨＩＣＡＬ　ＰＡＰＥＲＳ　、Ｐ、５８
．５９　Ｆｅｂ、１９８５）。

すなわち、第７図においては、定常的なプルアップ手段
としての負荷トランジスタＱＬ、　、　ＱＬ、　’　。

ＱＬＩ　＋　ＱＬＩ　’　＋・・・ｒ　ＱＬＩＭ−１＋
　ＱＬＩＭ−＋　　’に加えて、ライトイネーブル信号
Ｗ、Ｅにより制御されるプルアップ手段としての負荷ト
ランジスタＱＬ０″Ｑ　ＬＯ″’　＋　ＱＬＩ”　＋　
ＱＬＩ”’　ｒ・・・＋　ＱＬ＋１％−１”　＋Ｑ　Ｌ
＋　ｎ−１”’が付加されている。従って、読出し時に
は（ＷＥ＝“１”）、トランジスタＱＬ、　、　ＱＬ。

ＱＬＩ　＋　ＱＬＩ　’　＊・・・＋　ＱＬＩＭ−１ｒ
　ＱＬＩ＋１−１　　’からの負荷電流に加えてトラン
ジスタＱ　ＬｏＩＩ　、　ＱＬｏｒｌＪ　’＋Ｑ　Ｌ　
Ｉ　”　＋　Ｑ　Ｌ　Ｉ　”’　＋・・・＋　ＱＬ＋１
１−１　”　＋　ＱＬ＋Ｉ’ｌ−１”’がらの負荷電流
が各ビット線ＢＬ、、Ｂτ。、　Ｂ　Ｌ　ＩＢＬ＋、・
・・、ＢＬ−＋　　、Ｂτｎ−１に供給され、書込み時
には（ＷＥ＝“Ｏ”）、トランジスタＱＬ０ＱＬ６　’
　ｌ　ＱＬＩ　＋　ＱＬＩ　’　ｒ・・・ｌ　ＱＬ＋Ｉ
’ｌ−１１ＱＬ１１％−３□からの負荷電流のみが各ビ
ット線ＢＬ、、丁丁。

ＢＬＩ、Ｂｒ３．・・・、ＢＬ□＋、ＢＬ□、に供給さ
れる。なお、第７図のトランジスタＱＬＯ。

ＱＬＯ’　＊　ＱＬＩ　＋　ＱＬＩ　’　＋・・・＋　
Ｑ　Ｌ＋　１．−１　　＋　ＱＬＩ　ｎ−１’のサイズ
は第５図のものより小さくできる。従って、書込み時に
は、選択ビット線たとえばＢＬ、。

丁で。の一方に供給される負荷電流は、第５図のものに
比較して減少することになる。

、　　〔発明が解決しようとする問題点〕しかしながら
、第７図の回路においては、非選択ビット線たとえばＢ
ＬＩ　　、ＢＬ、、・・・。

’　、ＢＬ、、、ＢＬ、Ｉに供給される負荷電流は読出
し時より書込み時の方が小さいためビット線の電位が下
がり、非選択セルの記憶内容の反転を招くという問題点
があった。たとえば、メモリセルｌ　　ｃ００の書込み
動作を仮定すると、行選択信号Ｘ０および列選択信号Ｙ
。がハイレベルとされ、且つ選択ビット線の一方たとえ
ばＢ　Ｌ　ｏがローレベル他方丁τ。がハイレベルとさ
れてメモリセルＣ８゜への書込み動作が行われる。この
とき、半選択セルＣａｒ　＋　Ｃｏｚ　＋　・・・＋　
Ｇｏｒｎ−＋　も各対応のビット線ＢＬ＋、丁τ＋　　
、ＢＬｔ　　、ＢＬｚ　　、・・・、ＢＬ、ｌ−１゜Ｂ
Ｌ、、に接続される。従って、たとえばメモリセルＣｏ
ｔの左側トランジスタＱ、がオン、右側トランジスタＱ
□がオフであれば、ビ・ノド線ＢＬＩ。

■τ、に対するプルアップ動作はトランジスタＱＬ、　
、　ＱＬ、　’のみによって行われるので、ビット、ｖ
ｉｉＢ　Ｌ　、の電位は過度に低下することがある。こ
の結果、行選択信号がＸｏからＸ、に変化してワードＩ
ＷＬ、が選択されたときには、次の半選択セルＣ０のト
ランジスタＱ、がその状態に関係なく強制的にオフにさ
れ、従って、トランジスタＱ２がオンとなることがあり
、すなわち、次の半選択セルの記憶内容が反転されるお
それがある。

従って、本発明の目的は、メモリセル記憶状態の安定化
を図ったプルアップ動作を行うスタティック型半導体記
憶装置を提供することにある。

〔問題点を解決するための手段〕

上述の問題点を解決するための手段は第１図に示される
。第１図において、複数のワード線ＷＬ、。

Ｗｌ、＋、・・・、ＷＬ、、−＋　と複数のビット線対
ＢＬ、。

丁τ。、・・・、　Ｂ　Ｌ、、−１、Ｂ　Ｌ、−１との
各交差点に設けられたスタティック型メモリセルに対し
て、ワード線を選択するワード線選択手段、ビット線対
を選択するビット線選択手段、および低レベル側ビット
線のレベル低下を抑制するための各ビット線対毎のプル
アップ手段が設けられている。ここで、本発明によれば
、ビット線対の選択を行うビット線選択手段は、プルア
ップ手段をも動作層しめ、この場合、非選択ビット線対
に対するプルアップを選択ビット線対に対するプルアッ
プより強くするものである。

〔作　用〕

上述の手段によれば、非選択ビット線においても、当該
ビット線への負荷電流は書込み時も読出し時も同一とな
る。

〔実施例〕

第２図は本発明に係るスタティック型半導体記憶装置の
第１の実施例を示す回路図である。第２図においては、
第５図のプルアップ手段としての負荷トランジスタＱＬ
Ｏ、Ｑｔｏ　’　・ＱＬｂＱ口′・・・・＋　ＱＬＩ　
Ｒ−１＊　ＱＬＩ　Ｉ’ｌ−１′が列選択信号Ｙ、、Ｙ
。

・・・＋Ｙｎ−１によって制御されている。つまり、選
択ビット線たとえばＢＬ、、丁Ｔ０には、列選択（ＬＪ
Ｊ−ｙｏ（ローレベル）によって負荷電流は供給されな
い。この場合、読出し時には、選択ビット綿ＢＬＯ、Ｂ
Ｌ、は列選択ゲートＱ、。、Ｑ、。′によってデータバ
スＤＢ　、ＤＢに接続され、従って、選択ビット線ＢＬ
６．Ｂτ。はセンスアップＳＡ内蔵のプルアップ手段に
よってプルアップされ、読出し動作が行われる。また、
書込み時には、ライトアンプＷＡによりデータバスＤＢ
、ＤＢの一方がローレベルにされ、他方がハイレベルに
されているので、選択セルたとえばＣ０゜に対しては、
データバスＤＢ、Ｄ丁から列選択ゲー）Ｑｓ００Ｑ、。

′およびビット線ＢＬ、、Ｂτ。を介して書込み動作が
行われる。他方、非選択ビット線たとｘ　ハＢ　Ｌ、　
ｌ　　、丁Ｌｌ　　、　・、　Ｂ　Ｌ、−、、Ｂ　Ｌ、
、−、ニは、列選択信号Ｙｌ　　、・・・、ｙ、１−＋
（ハイレベル）によってトランジスタＱＬＩ　Ｉ　ＱＬ
Ｉ　’　、・・・、ＱＬ、１％−１゜ＱＬＩｓ−１′が
オンとされているので、負荷電流は供給され、しかも、
この負荷電流は読出し時も書込み時も変わらない。

このように、第２図の回路においては、書込み時には、
選択ビット線の負荷電流の減少、すなわち、電力消費の
点で改良され、しかも、非選択ビット線における負荷電
流は読出し時も書込み時も変化がない。この結果、非選
択ビット線において半選択セルが変化しても、前の半選
択セルのデータが次の半選択セルのデータを書直す可能
性はほとんどなくなる。

第３図は本発明に係るスタティック型半導体記憶装置の
第２の実施例を示す回路図である。第３図においては、
第６図の要素に対して、共通線し、およびこの共通線り
と各ビット線ＢＬ、、Ｂ丁。。

ＢＬ、　　・丁丁重　・°°゛・ＢＬ、−真　・−ＢＬ
、一式　との間に、負荷トランジスタＱ　ＬＯ”　＋　
ＱＬＯ”’　＋　ＱＬＩ”　＋Ｑ　Ｌ、　Ｔｒｌ、・・
・＋　ＱＬ＋１１−１　”　＋　ＱＬＩａ−＋　”’　
（この場合、Ｐチャネルトランジスタ）が設けられてい
る。さらに、これらのトランジスタＱ　Ｌｊｇ　、　Ｑ
Ｌ、ｒｒｒ。

Ｑ　Ｌ　Ｉ　”　＋　Ｑ　Ｌ　ｌ　”’　＋・・・＋　
ＱＬＩ　＋％−１”　ｒ　ＱＬＩ　ｎ−１’は列選択信
号Ｙｏ　　、Ｙ＋　　、・・・、　Ｙ、ｌ−、によって
制御されている。つまり、この場合、共通接続線りは全
ビット線（正確には非選択ビット線）の平均電位を保持
し、また、各ビット線たとえばＢＬ、。

Ｉｒ。間の電位の平均化を行うものである。なお、第３
図における負荷トランジスタＱｔ、ｏ　ｒ　ＱＬＯ’　
＊ＱＬＩ　Ｉ　ＱＬＩ　’　ｌ・・−ＩＱＬｌｆｉ−１
＋ＱＬ＋１１−１　　’のサイズは第５図のものより小
さくできる。

第３図において、選択ビット線たとえばＢＬ００■τ。

には、列選択信号ｙ　ｏ　（ローレベル）によって負荷
電流はトランジスタＱＬＯＩＱＬＯ’からのみ供給され
る。他方、非選択ビア）線たとえばＢＬ、、丁Ｌ＋　　
、・・・、ＢＬＲ−＋　　１丁丁、１−Ｉ　には、列選
択信号Ｙ１　、・・・、ｙｎ−、（ハイレベル）によっ
てトランジスタＱ　Ｌ　Ｉ　”　＋　Ｑ　Ｌ　ｌ　”’
　＋・・・ｒ　ＱＬ＋１ｌ−１＋Ｑ　Ｌ＋　ｎ−１’が
オンとされているので、負荷電流はトランジスタＱＬＩ
　、　ＱＬＩ　’　ｌ・・・＋　ＱＬ＋１１−１　　＋
Ｑ　Ｌ＋　Ｒ−１′からと共に共通接続線Ｃからも供給
され、この場合、やはり、非選択ビット線におけるトー
タル負荷電流は読出し時も書込み時も変らない。

このように、第３図の回路においても、書込み時には、
選択ビット線の負荷電流の減少、すなわち、電力消費の
点で改良され、しかも、非選択ビット線における負荷電
流は読出し時も書込み時も変化がないので、非選択ビッ
ト線において半選択セルが変化しても、前の半選択セル
のデータが非選択ビット線の電位を下げて次の半選択セ
ルのデータを書直す可能性はほとんどなくなる。

なお、第３図において、共通接続線りを、各ビット線対
毎に切断しても、はぼ同様の効果が期待される。

第４図は本発明に係るスタティック型半導体記憶装置の
第３の実施例を示す回路図である。第４図においては、
第６図の要素に対して、各ビット線対ＢＬｏ、丁丁。；
ＢＬ、、丁τ１　；・・・：ＢＬｌｌ−１，８Ｌ、−、
毎にビット線短絡用トランジスタＱ、。Ｉ　Ｑ！、　、
・・・、Ｃ３，、−、（この場合、Ｐチャネルトランジ
スタ）が設けられており、これらのトランジスタＱ、。

ｌ　Ｑｓｔ　、・・・＋Ｑ３＋１１−１　は列選択信号
Ｙｏ　　、Ｙ＋　　、・・・、Ｙ、、−、によって制御
されている。

第４図においては、選択ビット線および非選択ビット線
のいずれにおいても、負荷電流はトランジスタＱＬ）　
＋　ＱＬＩ　’　ｒ　ＱＬＩ　ｒ　ＱＬＩ　’　ｒ・・
・ｒ　ＱＬＩ　ｙ＋−ＩＱＬ＋ｎ−１′から供給される
が、選択ビット線たとえばＢＬＯ，８丁。では、トラン
ジスタＱ、。はオフ状態であるのに対し、非選択ビット
線たとえばＢＬＩ　　、ＢＬＩ　　、”’、ＢＬ、、−
＋　　２丁丁。−１では、トランジスタＱＳＩ＋・・・
ｌ　Ｃ３，Ａ−１はオンとなり、各ビット線間の電位が
平均化される。このように、第４図の回路においても、
非選択ビット線における負荷電流は読出し時も書込み時
も変化がないので、非選択ビット線において半選択セル
が変化しても、前の半選択セルのデータが次の半選択セ
ルのデータを書直す可能性はほとんどなくなる。

なお、上述の実施例におけるトランジスタの型式は、上
述の実施例に限定されるものでなく、たとえばＰチャネ
ル、Ｎチャネルトランジスタを適宜用いることは言うま
でもない。

〔発明の効果〕

以上説明したように本発明によれば、消費電力、の低減
と共に、非選択ビット線における負荷電流すなわちプル
アップ能力は読出し時も書込み時も変化がないので、非
選択ビット線において半選択セルが変化しても、前の半
選択セルのデータが次の半選択セルのデータを書直す可
能性はほとんどなくなり、従って、メモリセルの記憶内
容の反転が防止できる。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック図、第２図、
第３図、第４図は本発明に係るスタティック型半導体記
憶装置の第１、第２、第３の実施例を示す回路図、第５図、第７図は従来のスタティック型半導体記憶装置
を示す回路図、第６図は第５図の部分詳細図である。ＷＬ、　　、ＷＬ、　　、・・・：ワード線、ＢＬＯ、
ＢＬＩ　　、・・・：ビット線、Ｃ０゜、ｃ９１１・・
・：メモリセル、ＲＤ：行アドレスデコーダ（ワード線
選択手段）ＣＤ二副列アドレスデコーダビット線選択手
段）ＱＬＯ＋　ＱＬＯ’　＋・・・＋　ＱＬＯ”　＋　
ＱＬＯ”’　＋・・・：負荷トランジスタ（プルアップ
手段）Ｌ：共通接続線、Ｑ、。、Ｑｓ＋＋・・・：ビット線短絡用トランジスタ
。

Claims

【特許請求の範囲】１、複数のワード線（ＷＬ＿０、ＷＬ＿１、・・・）と
複数のビット線対（ＢＬ＿０、＠ＢＬ＠＿０、・・・）
との各交差点に設けられたスタティック型メモリセル（
Ｃ＿０＿０、Ｃ＿０＿１、・・・）と、前記各ビット線対毎に設けられ、低レベル側ビット線の
レベル低下を抑制する複数のプルアップ手段（Ｑ＿Ｌ＿
０、Ｑ＿Ｌ＿０′、・・・）と、前記ワード線を選択す
るワード線選択手段（ＲＤ）と、前記ビット線対を選択すると共に該選択されたビット線
対以外のビット線対のプルアップ手段による低レベル側
ビット線のレベル低下抑制動作を禁止するビット線選択
手段（ＣＤ）と、を具備する半導体記憶装置。２、複数のワード線（ＷＬ＿０、ＷＬ＿１、・・・）と
複数のビット線対（ＢＬ＿０、＠ＢＬ＠＿０、・・・）
との各交差点に設けられたスタティック型メモリセル（
Ｃ＿０＿０、Ｃ＿０＿１、・・・）と、前記各ビット線対毎に接続された複数のプルアップ手段
（Ｑ＿Ｌ＿０、Ｑ＿Ｌ＿０′、・・・）と、前記ビット
線対に設けられ、低レベル側ビット線のレベル低下を抑
制する接続線（Ｌ）と、前記ワード線を選択するワード
線選択手段（ＲＤ）と、前記ビット線対を選択すると共に該選択されたビット線
対以外のビット線対を前記接続線に接続するビット線選
択手段（ＣＤ）と、を具備する半導体記憶装置。３、前記接続線を前記各ビット線に共通に設けた特許請
求の範囲第２項に記載の半導体記憶装置。４、前記接続線を前記各ビット線毎に設けた特許請求の
範囲第２項に記載の半導体記憶装置。５、複数のワード線（ＷＬ＿０、ＷＬ＿１、・・・）と
複数のビット線対（ＢＬ＿０、＠ＢＬ＠＿０、・・・　
）との各交差点に設けられたスタティック型メモリセル
（Ｃ＿０＿０、Ｃ＿０＿１、・・・）と、前記各ビット線対毎に接続された複数のプルアップ手段
（Ｑ＿Ｌ＿０、Ｑ＿Ｌ＿０′、・・・）と、前記各ビッ
ト線対毎に設けられ、低レベル側ビット線のレベル低下
を抑制するビット線短絡手段（Ｑ＿Ｓ＿０、Ｑ＿Ｓ＿１
、・・・）と、前記ワード線を選択するワード線選択手段（ＲＤ）と、前記ビット線対を選択すると共に該選択されたビット線
対以外のビット線対を前記ビット線短絡手段により短絡
するビット線選択手段（ＣＤ）と、を具備する半導体記
憶装置。