JPH02198097A - 半導体スタチックメモリ - Google Patents
半導体スタチックメモリInfo
- Publication number
- JPH02198097A JPH02198097A JP1016773A JP1677389A JPH02198097A JP H02198097 A JPH02198097 A JP H02198097A JP 1016773 A JP1016773 A JP 1016773A JP 1677389 A JP1677389 A JP 1677389A JP H02198097 A JPH02198097 A JP H02198097A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- activated
- pull
- potential
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体スタチックメモリに関し、特に読み出し
時にビット線の電位をあるレベル以下に低下させない様
にビット線をプルアップしておくＭＯＳトランジスタを
有する半導体スタチックメモリに関する。
時にビット線の電位をあるレベル以下に低下させない様
にビット線をプルアップしておくＭＯＳトランジスタを
有する半導体スタチックメモリに関する。
［従来の技術］
最近の半導体スタチックメモリはマイクロプロセッサの
高速化に伴いますます高速化が要求されている。第５図
は従来の半導体スタチックメモリを示す回路図である。
高速化に伴いますます高速化が要求されている。第５図
は従来の半導体スタチックメモリを示す回路図である。
ス線、Ｑｐ＋、Ｑｐ＊はゲートを接地電位とし、ビット
線をプルアップするＰ′ｌｌＭＯＳトランジスタ、Ｑ
Ｐ３＋ Ｑ Ｐ４１ Ｑ ｐｓはビット線をプリチャー
ジかつイコライズするＰ型ＭＯ３）ランジスタ、Ｑ、、
、Ｑ、冨Ｉ ＱＮ２１ ＱＮ４はメモリセルを構成する
Ｎ型ＭＯＳ）ランジスタ、Ｑ Ｈａ、 Ｑ Ｎ６はビッ
ト線ＤＧ、ＤＧからデータバス線ＤＢ、ＤＢへ選択線Ｙ
の論理レベルに従って選択的に信号を伝達するＮｙ！ｌ
ＭＯＳトランジスタである。
線をプルアップするＰ′ｌｌＭＯＳトランジスタ、Ｑ
Ｐ３＋ Ｑ Ｐ４１ Ｑ ｐｓはビット線をプリチャー
ジかつイコライズするＰ型ＭＯ３）ランジスタ、Ｑ、、
、Ｑ、冨Ｉ ＱＮ２１ ＱＮ４はメモリセルを構成する
Ｎ型ＭＯＳ）ランジスタ、Ｑ Ｈａ、 Ｑ Ｎ６はビッ
ト線ＤＧ、ＤＧからデータバス線ＤＢ、ＤＢへ選択線Ｙ
の論理レベルに従って選択的に信号を伝達するＮｙ！ｌ
ＭＯＳトランジスタである。
第６図の内部動作波形を参照して第５図の従来回路の動
作を説明する。
作を説明する。
前のサイクルで差電位の生したビット線ＤＧ。
ＤＧはプリチャージ信号ＥＱによってｖｃｃレベルにプ
リチャージされる。プリチャージが完了するとほぼ同時
刻にワード線ＷＬが活性化され、ビット線ＤＧの電荷が
メモリセルに引き抜かれ、徐々にビット線ＤＧとＤＯに
差電位が生じる。最終的にビット線ＤＧの電位はＰ形Ｍ
ＯｓトランジスタＱｐ１、Ｎ型ＭＯＳトランジスタＱ
Ｎｌｌ ＱＮ３の直列接続で決定されるレベルに落ちつ
く。
リチャージされる。プリチャージが完了するとほぼ同時
刻にワード線ＷＬが活性化され、ビット線ＤＧの電荷が
メモリセルに引き抜かれ、徐々にビット線ＤＧとＤＯに
差電位が生じる。最終的にビット線ＤＧの電位はＰ形Ｍ
ＯｓトランジスタＱｐ１、Ｎ型ＭＯＳトランジスタＱ
Ｎｌｌ ＱＮ３の直列接続で決定されるレベルに落ちつ
く。
ビット線のプルアップ用のＰ型ＭＯＳトランジスタＱＰ
１． ＱＰ２は常時オンしており、読み出し時にビット
線の低電位側のレベルをＶＣＣ近傍の所定電位までしか
低下させないため、ビット線のプリチャージもしくはイ
コライズの時間を短縮できる。またＶＣＣ近傍の所定電
位までしかビット線は低下しないため、ノイズ等でワー
ド線が瞬時選択されてもメモリセルを破ｔｌすることは
ない。
１． ＱＰ２は常時オンしており、読み出し時にビット
線の低電位側のレベルをＶＣＣ近傍の所定電位までしか
低下させないため、ビット線のプリチャージもしくはイ
コライズの時間を短縮できる。またＶＣＣ近傍の所定電
位までしかビット線は低下しないため、ノイズ等でワー
ド線が瞬時選択されてもメモリセルを破ｔｌすることは
ない。
しかし、ビット線のプルアップ用のＰ型ＭＯＳトランジ
スタＱＰ１． ＱＰ２はビット線ＤＧ、ＤＧに差電位を
生じさせるのを妨害する方・向に慟〈。特にワード線Ｗ
Ｌが活性化されて、ビット線ＤＧ。
スタＱＰ１． ＱＰ２はビット線ＤＧ、ＤＧに差電位を
生じさせるのを妨害する方・向に慟〈。特にワード線Ｗ
Ｌが活性化されて、ビット線ＤＧ。
ＤＯの微少な差電位が次段のセンスアンプに伝達される
時刻ではその妨害は大きい。
時刻ではその妨害は大きい。
今後、メモリ容量がますます大きくなり、ビット線に出
てくる差電位がますます微少になるのでビット線のプル
アップ用のＭｏｓトランジスタＱｐ＋、Ｑｐ□の妨害は
無視できなくなる。
てくる差電位がますます微少になるのでビット線のプル
アップ用のＭｏｓトランジスタＱｐ＋、Ｑｐ□の妨害は
無視できなくなる。
［発明が解決しようとする課題］
上述した従来の半導体スタチックメモリはビットＭＤＧ
、ＤＧをプルアップしておくＭＯＳ）ランジスタＱＰＩ
Ｔ Ｑｐ２が常時オンしているため、読み出し時にビッ
ト線の電荷をメモリセルが引き抜くのを妨害し、ひいて
はアクセスを遅らせるという欠点がある。
、ＤＧをプルアップしておくＭＯＳ）ランジスタＱＰＩ
Ｔ Ｑｐ２が常時オンしているため、読み出し時にビッ
ト線の電荷をメモリセルが引き抜くのを妨害し、ひいて
はアクセスを遅らせるという欠点がある。
本発明はかかる欠点に鑑み、ビット線をプルアップして
お（ＭＯ３Ｉ−ランジスタを常時オンさせないで、必要
時のみオンさせる様に制御することにより、ビット線の
電荷の引き抜き速度を早めた半導体スタチックメモリを
提供することを解決すべき課題とする。
お（ＭＯ３Ｉ−ランジスタを常時オンさせないで、必要
時のみオンさせる様に制御することにより、ビット線の
電荷の引き抜き速度を早めた半導体スタチックメモリを
提供することを解決すべき課題とする。
［課かを解決するための手段］
本発明の半導体スタチックメモリは、ビット線をプルア
ップして場＜ ＭＯＳ ）ランジスタをワード線が活性
化されてビット線にメモリセル情報が出てくるまでの期
間だけオフさせる制御手段を有する。
ップして場＜ ＭＯＳ ）ランジスタをワード線が活性
化されてビット線にメモリセル情報が出てくるまでの期
間だけオフさせる制御手段を有する。
［作 用］
メモリセル情報の読み出し時、ビット線間の電位の変化
に対し、プルアップ用のＭＯＳトランジスタはオフされ
ているので、何ら働きをしない。
に対し、プルアップ用のＭＯＳトランジスタはオフされ
ているので、何ら働きをしない。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の半導体スタチックメモリの第１の実施
例を示す回路Ｍ、第２図は第１図の実施例の動作を示す
波形図である。
例を示す回路Ｍ、第２図は第１図の実施例の動作を示す
波形図である。
本実施例が第５図の従来例と異なるのは、ビット線ＤＧ
、ＤＧのプルアップ用のＰ型ＭＯＳ）ランジスタＱｐ＋
、Ｑｐａのゲート入力が接地電位でなくパルス人力信号
φ（以下、ロードパルス信号φと称する）となっている
点である。
、ＤＧのプルアップ用のＰ型ＭＯＳ）ランジスタＱｐ＋
、Ｑｐａのゲート入力が接地電位でなくパルス人力信号
φ（以下、ロードパルス信号φと称する）となっている
点である。
次に第１図の実施例の動作について第２図を参照して説
明する。
明する。
前のサイクルで差電位の生じたビット線ＤＧ。
ＤＧはプリチャージ信号ＥＱによりプリチャージかつイ
コライズされる。ワード線ＷＬの活性化及びプリチャー
ジ信号ＥＱが非活性になる（立上る）前にロードパルス
信号φが立上がりプルアップ用のＰ型ＭＯＳトランジス
タＱｐＨＱＰ２をオフさせる。ワード線ＷＬが活性化さ
れメモリセルが保持している論理レベル”Ｌ”、”Ｈ″
に基づいて、ビット線ＤＧ、ＤＧに差電位を生じさせる
期間はＰ型ＭＯ３）−ランジスタＱｐＨＱＰ２をオフす
ることになる０図中の点線が従来のプルアップ用の２５
！ＭＯＳトランジスタＱ ｐ ｔ ＊ Ｑ ｐ ＊か常
時オンしているときのビット線の動作波形であり、実線
か本発明を適用したときのビット線の動作波形である。
コライズされる。ワード線ＷＬの活性化及びプリチャー
ジ信号ＥＱが非活性になる（立上る）前にロードパルス
信号φが立上がりプルアップ用のＰ型ＭＯＳトランジス
タＱｐＨＱＰ２をオフさせる。ワード線ＷＬが活性化さ
れメモリセルが保持している論理レベル”Ｌ”、”Ｈ″
に基づいて、ビット線ＤＧ、ＤＧに差電位を生じさせる
期間はＰ型ＭＯ３）−ランジスタＱｐＨＱＰ２をオフす
ることになる０図中の点線が従来のプルアップ用の２５
！ＭＯＳトランジスタＱ ｐ ｔ ＊ Ｑ ｐ ＊か常
時オンしているときのビット線の動作波形であり、実線
か本発明を適用したときのビット線の動作波形である。
明らかにプルアップ用のＰ型ＭＯＳトランジスタＱ Ｆ
ｉｌ Ｑｐ２がオフしているのでメモリセルがビット線
の電位を引き抜きやすくなりビット線の降下速度（第２
図ではビット線ＤＧの降下速度）が早くなっていること
がわかる。
ｉｌ Ｑｐ２がオフしているのでメモリセルがビット線
の電位を引き抜きやすくなりビット線の降下速度（第２
図ではビット線ＤＧの降下速度）が早くなっていること
がわかる。
ロートパルス信号Φはビット線からの情報が次段のセン
スアンプに伝達されたらプルアップ用のＰ型ＭＯＳトラ
ンジスタをオンさせる。
スアンプに伝達されたらプルアップ用のＰ型ＭＯＳトラ
ンジスタをオンさせる。
第３図は本発明の第２の実施例を示す回路図、第４図は
第３図の実施例の動作を示す波形図である。
第３図の実施例の動作を示す波形図である。
第３図の実施例か第１図のものと異なるのはプルアップ
用及びプリチャージ用のトランジスタがＮ型ＭＯＳ）−
ランジスタＱ Ｎ？Ｉ Ｑ、４ａ＋〜、Ｑ□１で構成さ
れている点たけである。したがって第１図とは逆相のロ
ードパルス信号φ及びプリチャージ信号ＥＱが入力され
ている。
用及びプリチャージ用のトランジスタがＮ型ＭＯＳ）−
ランジスタＱ Ｎ？Ｉ Ｑ、４ａ＋〜、Ｑ□１で構成さ
れている点たけである。したがって第１図とは逆相のロ
ードパルス信号φ及びプリチャージ信号ＥＱが入力され
ている。
次に第３図の実施例について第４図を参照して説明する
。
。
プルアップ用及びプリチャージ用のトランジスタかＮ型
ＭＯＳ）−ランジスタて構成されるためプリチャージ電
位はＶ ｃｃ Ｖ ｔ（Ｖ ｒはＮ型ＭＯＳトランジ
スタのしきい値電圧）となる、第１図の実施例と同様に
ワード線ＷＬが活性化されメモリセルでビット線ＤＧ、
ＤＧに差電位を生じさせる期間はロードパルス信号φは
非活性となるのでプルアップ用のＮ型ＭＯＳトランジス
タＱ Ｎ？Ｉ ＱＮ６はオフされることになる。
ＭＯＳ）−ランジスタて構成されるためプリチャージ電
位はＶ ｃｃ Ｖ ｔ（Ｖ ｒはＮ型ＭＯＳトランジ
スタのしきい値電圧）となる、第１図の実施例と同様に
ワード線ＷＬが活性化されメモリセルでビット線ＤＧ、
ＤＧに差電位を生じさせる期間はロードパルス信号φは
非活性となるのでプルアップ用のＮ型ＭＯＳトランジス
タＱ Ｎ？Ｉ ＱＮ６はオフされることになる。
したがってビット線ＤＧはＶｃｃ−Ｖアからプルアップ
用のＮ型ＭＯＳ）−ランジスタＱ Ｎ？の妨害を受ける
ことなく降下する。ロードパルス信号φが活性化される
とプルアップ用Ｎｆｆ１Ｍ０３）−ランジスタＱ Ｎ？
ｌ ＱＮ８はオンするのでビット線ＤＧ。
用のＮ型ＭＯＳ）−ランジスタＱ Ｎ？の妨害を受ける
ことなく降下する。ロードパルス信号φが活性化される
とプルアップ用Ｎｆｆ１Ｍ０３）−ランジスタＱ Ｎ？
ｌ ＱＮ８はオンするのでビット線ＤＧ。
ＤＧは所定の電位より低下することはない。
［発明の効果］
以上説明したように本発明は、ビット線のプルアップ用
のＭＯＳトランジスタをワード線が活性化される時間帯
の前後の期間オフさせるためビット線の降下速度を速め
ることができ、半導体スタチックメモリの読み出し速度
の高速化がはかれるという効果がある。
のＭＯＳトランジスタをワード線が活性化される時間帯
の前後の期間オフさせるためビット線の降下速度を速め
ることができ、半導体スタチックメモリの読み出し速度
の高速化がはかれるという効果がある。
本発明ではビット線のプルアップ用のトランジスタを例
にして説明したが、プルアップが必要であればデータバ
ス線に本発明を適用できることも明らかである。
にして説明したが、プルアップが必要であればデータバ
ス線に本発明を適用できることも明らかである。
第１図は本発明の半導体スタチックメモリの第１の実施
例を示す回路図、第２図は第１図の実施例をの動作を示
す波形図、第３図は本発明の第２の実施例を示す回路図
、第４図は第３図の実施例の動作を示す波形図、７ｊｌ
Ｊ５図は従来例を示す回路図、第６図は第５図の従来例
の動作を示す波型図である。 ＱＰｌ、 ＱＰ２１〜．Ｑ ｐｓ＝ Ｐ型ＭＯＳトラン
ジスタ、Ｑ Ｎｌｌ ＱＮ２１〜＋ ＱＨ＋＋ ”・Ｎ
型ＭＯＳトランジスタ、ＷＬ−・・ワード線、 ＤＧ
、ＤＧ・・・ビット線、ＤＢ、ＤＢ−・・データバス線
、Ｙ・・・選択線、ＥＱ、ＥＱ−・・プリチャージ信号
、φ、φ・・・ロードパルス信号。 特許出願人 日本電気フィシ−マイコン株式会社代 理
人 弁理士 内 原 行第１図 第２図 第 図 第 図 第 図 第 図
例を示す回路図、第２図は第１図の実施例をの動作を示
す波形図、第３図は本発明の第２の実施例を示す回路図
、第４図は第３図の実施例の動作を示す波形図、７ｊｌ
Ｊ５図は従来例を示す回路図、第６図は第５図の従来例
の動作を示す波型図である。 ＱＰｌ、 ＱＰ２１〜．Ｑ ｐｓ＝ Ｐ型ＭＯＳトラン
ジスタ、Ｑ Ｎｌｌ ＱＮ２１〜＋ ＱＨ＋＋ ”・Ｎ
型ＭＯＳトランジスタ、ＷＬ−・・ワード線、 ＤＧ
、ＤＧ・・・ビット線、ＤＢ、ＤＢ−・・データバス線
、Ｙ・・・選択線、ＥＱ、ＥＱ−・・プリチャージ信号
、φ、φ・・・ロードパルス信号。 特許出願人 日本電気フィシ−マイコン株式会社代 理
人 弁理士 内 原 行第１図 第２図 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、読み出し時にビット線の電位を所定のレベルより低
下させない様にビット線をプルアップしておくＭＯＳト
ランジスタを有する半導体スタチックメモリにおいて、 該ＭＯＳトランジスタをワード線が活性化されてビット
線にメモリセル情報が出てくるまでの期間だけオフさせ
る制御手段を有することを特徴とする半導体スタチック
メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016773A JPH02198097A (ja) | 1989-01-25 | 1989-01-25 | 半導体スタチックメモリ |
| DE1990618105 DE69018105T2 (de) | 1989-01-25 | 1990-01-25 | Statische Speicherschaltung mit verbesserter Bitleitungs-Vorladeschaltung. |
| EP19900101486 EP0380091B1 (en) | 1989-01-25 | 1990-01-25 | Static memory circuit provided with improved bit line precharging circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016773A JPH02198097A (ja) | 1989-01-25 | 1989-01-25 | 半導体スタチックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198097A true JPH02198097A (ja) | 1990-08-06 |
Family
ID=11925528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016773A Pending JPH02198097A (ja) | 1989-01-25 | 1989-01-25 | 半導体スタチックメモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0380091B1 (ja) |
| JP (1) | JPH02198097A (ja) |
| DE (1) | DE69018105T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252194A (ja) * | 1989-03-25 | 1990-10-09 | Sony Corp | 半導体メモリ装置 |
| US5036492A (en) * | 1990-02-15 | 1991-07-30 | Advanced Micro Devices, Inc. | CMOS precharge and equalization circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59178685A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | 半導体記憶回路 |
| US4639898A (en) * | 1984-12-21 | 1987-01-27 | Rca Corporation | Bit-line pull-up circuit |
| US4774691A (en) * | 1985-11-13 | 1988-09-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPS63144488A (ja) * | 1986-12-06 | 1988-06-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1989
- 1989-01-25 JP JP1016773A patent/JPH02198097A/ja active Pending
-
1990
- 1990-01-25 EP EP19900101486 patent/EP0380091B1/en not_active Expired - Lifetime
- 1990-01-25 DE DE1990618105 patent/DE69018105T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69018105T2 (de) | 1995-11-23 |
| EP0380091B1 (en) | 1995-03-29 |
| EP0380091A1 (en) | 1990-08-01 |
| DE69018105D1 (de) | 1995-05-04 |
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