DE3850970T2 - Doppelstufiger bipolarer Abtastverstärker für BICMOS SRAMS mit einem "common base"-Verstärker in der Endstufe. - Google Patents

Description

• Die vorliegende Erfindung betrifft Leseverstärker in bipolarer Technologie für SRAMs (static random access memory - statische Speicher mit wahlfreiem Zugriff) und im besonderen einen doppelstufigen Leseverstärker mit einer in Basisschaltung aufgebauten Endstufe, der zum Auslesen von Speicherzellen geeignet ist, die aus MOSFETs (metall oxide semiconductor field effect transistor
• - Metaloxidhalbleiter-Feldeffekttransistor) entweder vom N-Typ (NMOS) oder vom komplementären Typ (CMOS) aufgebaut sind.
• Herstellungstechnologien für CMOS-Bauelemente weisen viele kompatible Prozeßschritte auf, die zu den Herstellungstechnologien bipolarer Bauelemente kompatibel sind. Kürzlich sind neue Technologien entwickelt worden, um sowohl bipolare als auch CMOS- Bauelemente auf demselben Chip zu implementieren und um dann aus den entsprechenden Vorteilen jeder Technologie Nutzen ziehen zu können, was zu der sogenannten BICMOS-Technologie geführt hat.
• In der BICMOS-Technologie erlaubt die Kombination von hoch verdichteten CMOS-Speicherzellen mit doppelstufigen Leseverstärkern, die bipolare Transistoren mit einer hohen Stromverstärkung enthalten, daß ein exzellenter Kompromiß zwischen Bauelementedichte und hohen Geschwindigkeiten für hochleistungsfähige und von den Kosten her wettbewerbsfähige Speicher erzielt werden kann.
• Die Verwendung von SRAM-Zellen in CMOS-Technologie bietet bezüglich der Bauelementedichte viele Vorteile, was zu hochintegrierten Speicherchips führt. Es ergeben sich aber auch Vorteile bezüglich der Ausbeute bei der Herstellung.
• Zusätzlich zu ihrer hohen Geschwindigkeit besitzen bipolare Bauelemente im Vergleich zu CMOS-Bauelementen eine Anzahl echter Vorteile, wenn sie in bestimmten Anwendungen eingesetzt werden, wie beispielsweise in Leseverstärkern für SRAMs. Im besonderen werden bipolare Bauelemente wegen ihrer hervorragenden Leistungsparameter beim Treiben kapazitiver Lasten geschätzt, was auf ihrer hohen Stromverstärkung beruht. Als ein Ergebnis dessen gestatten bipolare Bauelemente ein schnelleres Laden und Entladen kapazitiver Lasten während Übergangsvorgängen, was sich dann in einer wesentlichen Verkürzung von Verzögerungen niederschlägt. Bipolare Bauelemente erfordern ebenfalls kleinere Übergänge in den Signaländerungen als CMOS-Bauelemente. Jedoch wird die breite Verwendung von bipolaren Bauelementen durch ihre große Verlustleistung begrenzt.
• Andererseits haben doppelstufige Leseverstärker bestimmte Vorteile gegenüber einstufigen Leseverstärkern bei der Abfrage von CMOS SRAMs, besonders hinsichtlich der Geschwindigkeit und der Lesegenauigkeit. Zusätzlich erlauben sie beim Schaltkreisentwurf eine größere Flexibilität.
• In den japanischen Patent Abstracts Vol. 6 Nr. 255 (Seite 162) (1133) vom 14. Dezember 1982 (ebenfalls in JP-A-57150186) wird ein doppelstufiger Leseverstärker beschrieben. Die erste Stufe besteht aus einem niedrig verstärkenden, einstufigen, emittergekoppelten Differenzverstärker und die zweite Stufe besteht ebenfalls aus einem doppelstufigen Verstärker der einen Verstärker in Basisschaltung und einen emittergekoppelten Verstärker umfaßt. Weil die erste Stufe des gesamten Leseverstärkers eine niedrige Verstärkung besitzt, besteht nicht die Möglichkeit einen Bus zwischen erster und zweiter Stufe anzuschließen.
• Ein anderes typisches Beispiel eines komplett bipolaren doppelstufigen Leseverstärkers wird in den Proceedings von ISSCC88 auf den Seiten 186 bis 187 in einem Artikel von R. A. Kertis et al. mit dem Titel "A 12 ns 256 K BiCMOS SRAM" beschrieben. Dieses Dokument wird im folgenden als Referenz 1 (Ref. 1) bezeichnet.
• Wir wenden uns spezieller dessen Fig. 5 zu. Dort wird ein doppelstufiger Leseverstärker in bipolarer Technologie beschrieben, der offensichtlich darauf zielt, einen Betrieb mit hohen Geschwindigkeiten zu erreichen. Jede Spalte der Speicherelementmatrix wird durch einen Spalten-Leseverstärker (erste Stufe) ausgelesen. Das Differenzeingangssignal V, das sich über den Bitleitungen der ausgewählten Spalte der Speicherelementmatrix aufbaut, wird an die Eingangsanschlüsse dieser ersten Stufe des Leseverstärkers angelegt, die vom Typ her ein einstufiger Differenzverstärker ist. Dieses Differenzeingangssignal repräsentiert die binären Daten, die in der ausgewählten Speicherzelle gespeichert sind. Alle Paare (d. h. 128 Paare) der Ausgangsanschlüsse der ersten Stufe liefern Differenzausgangssignale, die parallel auf Datenleitungen geführt werden, um die zweite oder Endstufe des Leseverstärkers zu treiben. Die Endstufe ist vom Typ her ebenfalls ein einstufiger Differenzverstärker. Ausgelesen wird somit durch zwei aufeinanderfolgende Verstärkungen, erstens im Spalten-Leseverstärker, dann in der Endstufe. Das Differenzausgangssignal, das durch die erste Stufe erzeugt wird, wird an die Basiselektroden von zwei Transistoren angelegt, die, in Emitterfolger-Anordnung verschaltet, dann den emittergekoppelten Differenzverstärker der Endstufe treiben. Jeder dieser Transistoren ist mit einer PN-Diode über dem Kollektor-Basis-Übergang versehen (man erhält diese Dioden durch Kurzschließen des Kollektor- Basis-Übergangs der Transistoren Q1 und Q2). Die Transistoren Q1 und Q2 sind die Lasten der ersten Stufe. Diese Anordnung repräsentiert ebenfalls den Versuch, Sättigungserscheinungen in den besagten Emitterfolgern zu verhindern, indem die Spannungssignaländerungen an den Kollektoren von Q1 und Q2 verringert werden. Die Ausgangsanschlüsse der Endstufe sind mit einem standardmäßigen Ausgangspuffer verbunden. Es ist von Bedeutung darauf hinzuweisen, daß die erste und zweite Stufe des Leseverstärkers intern als einstufige Differenzverstärker-Anordnungen verschaltet sind.
• Die Schaltung, die in Ref. 1 offenbart wurde, besitzt eine Reihe von Unannehmlichkeiten, die im folgenden aufgelistet werden.
• - Es besteht eine große Empfindlichkeit gegenüber der Anschaltung der Datenleitungen. Die Spannungen auf diesen Leitungen dürfen sich nur um einen minimalen Wert verschieben, der kompatibel zu einer zuverlässigen und gültigen Auswertung ist.
• - Durch die erste Stufe, die nur eine einzelne Differenzverstärkerstufe umfaßt, wird nur eine vernachlässigbare Spannungsverstärkung erzeugt, weil die Verstärkung des Differenzsignals aus der kleinen Differenz zwischen den Basis- Emitter-Spannungen VBE der Transistoren Q1 und Q2 herrührt, die in etwa unter 60 mV betragen. Sollte die Verstärkung vergrößert werden, entsteht beim Fehlen von Schottky-Dioden parallel zu den Kollektor-Basis-Übergängen der besagten Transistoren das potentielle Risiko, daß die bipolaren Transistoren beider Stufen in Sättigung gehen. Dem Fachmann ist bekannt, daß leider nur Schottky-Dioden (Schottky Barrier Diodes SBDs) eine geeignete Durchlaßspannung VF (forward voltage) im Bereich von 0,6 V aufweisen, wodurch eine Sättigung der Transistoren wirksam verhindert werden kann, wenn diese SBDs richtig mit dem Kollektor-Basis-Übergang verbunden werden. Leider erfordert die Herstellung dieser SBDs komplexe Prozeßschritte mit unter hohen Temperaturen abzuscheidenden Metallen, wie beispielsweise Titan. Die Implementierung dieser Schritte verringert die Produktionsausbeute, was in Folge dazu führt, daß die Kosten des hergestellten Produkts signifikant steigen.
• - Der Strom, der durch die Spaltendecodierschaltung (in Figur 5 der sogenannte Gruppendecoder) für die erste Stufe geliefert und dann über die Transistoren Q1 und Q2 für die zweite Stufe bereitgestellt wird, wird von einem NFET abgeleitet. Diese Implementierung ist keine besonders gute Anpassung an die Basis-Emitter-Spannungen VBE der bipolaren Transistoren Q1 und Q2.
• Deshalb ist es eine Hauptaufgabe der vorliegenden Erfindung, einen komplett bipolaren doppelstufigen Leseverstärker für ein Computerspeichersystem bereitzustellen, wobei dieser Leseverstärker einen Verstärker in Basisschaltung in der End- oder zweiten Stufe enthält, um die Empfindlichkeit gegenüber dem Anschluß zusätzlicher Speicherspalten an die Datenleitungen zu minimieren.
• Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen komplett bipolaren doppelstufigen Leseverstärker für ein Computerspeichersystem bereitzustellen, wobei dieser Leseverstärker einen doppelstufigen Differenzverstärker in der ersten Stufe enthält, um eine maximale Verstärkung des Differenzeingangssignals zu erreichen, das sich über den Bitleitungen aufbaut.
• Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen komplett bipolaren doppelstufigen Leseverstärker für ein Computerspeichersystem bereitzustellen, wobei die erste und zweite Stufe dieses Leseverstärker Antisättigungsmittel umfassen, um eine hohe Geschwindigkeit der LESE-Operationen ohne Verwendung von SBDs zu erreichen.
• Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, einen komplett bipolaren doppelstufigen Leseverstärker für ein Computerspeichersystem bereitzustellen, wobei dieser Leseverstärker Spaltendecodiermittel umfaßt, die aus zwei bipolaren Transistoren bestehen, um schnelle Spalten-DECODIER-Operationen zu ermöglichen.
• Diese und weitere Aufgaben der vorliegenden Erfindung werden durch einen doppelstufigen Leseverstärker erfüllt, wie er in Anspruch 1 definiert wird.
• Kombiniert mit der Implementierung eines Verstärkers in Basisschaltung in den zweiten Leseverstärkermitteln, sind sowohl die ersten als auch die zweiten Leseverstärkermittel mit Antisättigungsmitteln versehen, um einen sehr schnellen Betrieb zu garantieren, wenn eine Speicherzelle gelesen wird, so daß die Daten ohne nachteilige Verzögerungen von der Speicherzelle zum Ausgangspuffer übertragen werden. Die Antisättigungsmittel arbeiten ohne Verwendung von SBDs.
• Die neuen Merkmale, die für die vorliegende Erfindung charakteristisch sein sollten, werden in den anhängenden Ansprüchen dargelegt. Die vorliegende Erfindung selbst sowie andere Aufgaben und Vorteile derselben können jedoch unter Bezugnahme auf die folgende detaillierte Beschreibung einer illustrierten bevorzugten Ausführungsform am besten verstanden werden, die in Verbindung mit den begleitenden Zeichnungen zu lesen ist, wobei:
• Fig. 1 die schematische Darstellung der Organisation eines Computerspeichersystems zeigt, die den doppelstufigen Leseverstärker gemäß einer Ausführungsform der vorliegenden Erfindung enthält.
• Die Fig. 2 beziehungsweise 3 illustrieren typische Spannungs- und Stromsignale in der ersten Stufe des Leseverstärkers während einer LESE-Operation.
• Fig. 4 illustriert typische Signalverläufe im Datenpfad des doppelstufigen Leseverstärkers während einer LESE-Operation.
• Fig. 1 zeigt in grundsätzlicher Form die typische Organisation eines fortschrittlichen Computerspeichersystems, das die Nummer 1 trägt und den doppelstufigen Leseverstärker der vorliegenden Erfindung enthält. Bezüglich der Speicherzellenspalte 1, die zu Illustrationszwecken ausgewählt wurde, besteht die Schaltungsanordnung aus drei elementaren Schaltungsblöcken: eine Regenerierschaltung, eine Speicherelementmatrix (nur eine Speicherzelle ist dargestellt) und eine Spalten-Leseverstärkerstufe, entsprechend gekennzeichnet mit 2.1, 3.1 und 4.1. Die Ausgangsanschlüsse des Spalten-Leseverstärkers 4.1 sind mit einem ersten Datenausgabebus verbunden, der aus den Datenleitungen DLC1 und DLT1, gemäß der gewohnten Terminologie, besteht. Die Endstufe des Leseverstärkers, die für alle Spalten dieselbe ist, wird durch einen zusätzlichen Schaltungsblock, in Fig. 1 als 4' bezeichnet, repräsentiert. Grundsätzlich umfaßt der doppelstufige Leseverstärker 4 der vorliegenden Erfindung eine ersten Stufe, die aus einer Spalten-Leseverstärkerstufe, d. h. 4.1, besteht und eine zweite Stufe 4', die aus der Endstufe des Leseverstärkers besteht. Beide Stufen sind als Kaskade verschaltet, wobei der erste Datenausgabebus dazwischen liegt. Die Endstufe 4' ist über einen zweiten Datenausgabebus, bestehend aus den Datenleitungen DLC2 und DLT2, mit einem Ausgangspuffer 5 verbunden, d. h. einem D-Flip-Flop zum Zwischenspeichern der Daten. Es soll erkannt werden, daß auch noch zusätzliche Spalten an den ersten Datenausgabebus gekoppelt werden können, so daß eine Leseverstärker- Endstufe mehr als eine Speicherzellenspalte bedienen kann. Die Anzahl n der Spalten kann in Abhängigkeit von der verwendeten Technologie, von der Speichergröße sowie von der Speicherorganisation variieren. Hier können bis zu n=32 Spalten in einfacher Weise mit dem dargestellten Datenausgabebus, bestehend aus den Datenleitungen DLT1 und DLC1, verbunden werden. Diese Anzahl n, die die Anschaltungsmöglichkeiten der Schaltung repräsentiert, wird durch die Geschwindigkeit der Endstufe des Leseverstärker begrenzt. Alle diese, die Schaltung ausmachenden Blöcke werden jetzt detailliert beschrieben werden.
Schaltungsbeschreibung Die Regenerierschaltung
• Die Regenerierschaltung 2.1 besteht im wesentlichen aus zwei NPN-Transistoren TBLL und TBLR, deren Kollektorelektroden mit einer ersten Versorgungsspannung, einer positiven Spannung VH, verbunden sind. Die Konstantstromquellen ILL und ILR werden verwendet, um eine ungenügende Steuerung der Spannung auf den Bitleitungen zu verhindern, was durch begrenzendes Kopplungsrauschen und durch Pipeline-Effekte der Basis-Emitter-Strecken verursacht werden kann. Die Stromquellen ILL und ILR ziehen gesteuerte Leckströme (5,0 uA), die über degenerierte NFET-Elemente (nicht dargestellt) abgeleitet werden, welche zwischen die entsprechenden Bitleitungen BLL und BLR und eine zweite Versorgungsspannung, die Masse GND, geschaltet sind. Die Stromquellen ILL und ILR sind mit den Bitleitungen an den Knoten A und B verbunden. Als ein Ergebnis dieser Anordnung fungieren die Transistoren TBLL und TBLR als zwei Emitterfolger, die die linke und rechte Bitleitung BLL beziehungsweise BLR gleichzeitig wirksam auf den Wert VH-VBE regenerieren. Transistor TEQ ist ein PFET- Transistor und wird für den Ausgleich der Spannungen auf den Bitleitungen verwendet. Dank dieses Transistors arbeitet die erste Stufe des Leseverstärker sehr nahe bei einem Null-Differenzeingangssignal, wenn ein LESE-Signal erscheint. Der Transistor TEQ spielt für die Geschwindigkeitserhöhung der Speicherarbeit eine Schlüsselrolle. Der Transistor TEQ wird durch das Signal RBL auf der Bitregenerierleitung gesteuert, das über einen CMOS-Inverter 6 an seine Gate-Elektrode angelegt wird. Dieses RBL-Signal steuert auch die Transistoren TBLL und TBLR, weil es an deren Basiselektroden angelegt wird.
Die Speicherzelle
• Die Speicherelementmatrix 3.1 umfaßt eine Anzahl von sechs Transistor-Speicherzellen (nur eine Zelle ist dargestellt). Das Speicherelement, d. h. MCi, das zwischen der ersten und zweiten Versorgungsspannung, VH und GND, vorgespannt ist, umfaßt vier Transistoren. Die Speicherzellen sind mit den Bitleitungen BLL und BLR über ein Paar NFETs verbunden, die in Transmissionsgatter- oder Transfergate-Anordnung verschaltet sind und als Gattermittel arbeiten. Diese Speicherzellen sind Standard, und es ist bekannt, daß sie einen geringen Ruhestrom erlauben, wenn sie in CMOS-Technologie gefertigt werden. Die Gateelektroden dieser FETs sind für LESE- und SCHREIB-Operationen mit der entsprechenden Wortleitung, d. h. WLi, verbunden. Die Bitleitungen BLL und BLR werden als Eingangs- (LESE) oder Ausgangs- (SCHREIB) Datenpfad für die Datenübertragung in die oder aus der Speicherelementmatrix verwendet.
• Solche Bitleitungen besitzen aufgrund des Zusammenwirkens aller Diffusionsgebiete, wie beispielsweise Sources und Drains der oben erwähnten Übertragungselemente sowie aufgrund langer Metalldrähte, durch die diese Bitleitungen physisch gebildet werden, merkliche kapazitive Komponenten. Die daraus resultierenden Kapazitäten einer Spalte werden in Fig. 1 durch die Kondensatoren C1 beziehungsweise C2 für BLL und BLR illustriert.
Der doppelstufige Leseverstärker
• Grundsätzlich hat die erste Stufe, die mit 4.1 bezeichnet ist, die Doppelfunktion als Spalten-Leseverstärker und Spaltenauswahleinheit.
• Die Aufgabe der ersten Stufe ist es, das kleine Differenzeingangssignal zu verstärken, das sich über den Bitleitungen aufbaut, wenn der Inhalt eines Speicherelements der Spalte, d. h. MCi in Spalte 1, gelesen wird. Eine der n ersten Stufen, d. h. 4.1, wird ausgewählt, wenn sie durch die Spaltendecodierschaltung 7 aktiviert wird. Das Spaltendecodiersignal (Column Decode
• - CD) wird an Anschluß 8 angelegt und treibt gleichzeitig zwei standardmäßige Emitterfolger-Stromquellen, die aus zwei NPN- Transistoren T1 und T2 bestehen, jeder mit einem Widerstand R1 beziehungsweise R2 als Last. Die entsprechenden Ströme sind mit IB1 und IB2 bezeichnet. Jede dieser Stromquellen speist ein Paar NPN-Transistoren T3/T4 beziehungsweise T5/T6, um dadurch die gewünschte Spannungsverstärkung des Bitleitungs-Differenzeingangssignals für sehr hohe Geschwindigkeiten und einen zuverlässigen Betrieb zu erhalten.
• Beide Paare T3/T4 und T5/T6 sind in emittergekoppelter Differenzverstärkeranordnung verschaltet. Die Emitterelektroden der Transistoren T3 und T4 sind miteinander verbunden, um einen gemeinsamen Knoten zu bilden, der mit einer Konstantstromquelle, bezeichnet als IB3, verbunden ist. Die Kollektoren der Transistoren T3 und T4 haben als Last die Widerstände R3 beziehungsweise R4, die mit der positiven Versorgungsspannung VH über eine spezielle Schaltung 9, bestehend aus zwei in Reihe geschalteten Dioden D1 und D2, verbunden sind. Die Rolle dieser Dioden, die als Pegelverschiebungselemente Teil der vorliegenden Erfindung sind, wird später erklärt werden. Die Emitterelektroden der Transistoren T5 und T6 sind miteinander verbunden und an eine Stromquelle, bezeichnet als IB4, gekoppelt. Die Stromquellen IB3 und IB4 sind physisch ebenfalls aus degenerierten NFET-Transistoren aufgebaut. Sie werden verwendet, um zu verhindern, daß das Potential an den gemeinsamen Emittern von T3, T4 und T5, T6 nach oben gezogen wird, wenn der Spaltendecoder 7 für eine längere Zeit inaktiv ist, was zu einer möglichen Verschlechterung der Leistungsparameter führen könnte, wenn eine gegebene Spalte Speicherzellen über eine längere Zeit nicht aktiviert worden ist. Das Differenzeingangssignal V, das sich über den Bitleitungen aufbaut, wird folglich durch zwei hintereinander liegende Differenzverstärker verstärkt, die aus den Transistoren T3 beziehungsweise T4 und T5 beziehungsweise T6 bestehen. Die Kollektorelektroden der Transistoren T5 und T6 sind mit dem ersten Datenausgabebus verbunden, der aus den Datenleitungen DLC1 beziehungsweise DLT1 besteht und über die Anschlüsse 10.1 beziehungsweise 10.2 und die Knoten C beziehungsweise D angeschlossen ist. Die Datenleitungen DLC1 und DLT1 stellen aufgrund der Verbindungen mit einer Vielzahl Speicherzellenspalten ebenfalls erhebliche parasitäre Kapazitäten dar. Diese Kapazitäten werden durch die Kondensatoren C3 beziehungsweise C4 repräsentiert. Die erste Stufe 4.1 enthält weiterhin zwei Emitterfolger-Eingangsschaltungen 11.1 und 11.2. Diese Eingangsschaltungen 11.1 und 11.2 sind auf der einen Seite über die Eingangsanschlüsse 12.1 und 12.2 an die Bitleitungen BLL und BLR und auf der anderen Seite an die ersten Differenzverstärkerstufen, bestehend aus den Transistoren T3 und T4, gekoppelt. Diese Eingangsschaltungen, die aus den Transistoren T7 beziehungsweise T8 und den Widerständen R5 beziehungsweise R6 bestehen, sind ebenfalls Teil der vorliegenden Erfindung. Sie tragen nicht zur Spannungsverstärkung bei, sind aber sowohl für die Konvertierung der Spannungspegel als auch für das Antisättigungskonfiguration nützlich.
• Die zweite Stufe trägt die Nummer 4' und besteht im wesentlichen aus einem Verstärker in Basisschaltung, bestehend aus den NPN- Transistoren T9 und T10. Die Basiselektroden der Transistoren T9 und T10 sind über den Anschluß 14 mit einem Referenzspannungsgenerator 13 verbunden, der eine Referenzspannung VREF mit einem speziellen Wert liefert, was später erläutert werden wird. Das Differenzausgangssignal V1, das durch die erste Stufe 4.1 erzeugt wird, erscheint über den Datenleitungen DLT1 und DLC1 und wird über die Eingangsanschlüsse 15.1 und 15.2 in die zweite Stufe 4' eingegeben. Anschließend wird es an die Emitterelektroden der Transistoren T9 und T10 angelegt. Diese Emitter sind ebenfalls mit entsprechenden Konstantstromquellen IB5 und IB6 verbunden. Die Kollektorelektroden der Transistoren T9 und T10 sind über die Widerstände R7 und R8 mit der positiven Versorgungsspannung VH verbunden. Die Antisättigungsschaltungen 16.1 und 16.2, jede bestehend aus zwei in Reihe liegenden Dioden D3, D4 beziehungsweise D5, D6 sind zu den entsprechenden Widerständen R7 und R8 parallelgeschaltet. Das Ausgangssignal der Leseverstärkerschaltung ist auf einem zweiten Datenausgabebus verfügbar, der aus den Datenausgabeleitungen DLC2 und DLT2 besteht und über die Ausgangsanschlüsse 17.1 und 17.2 verläuft. Dieses Ausgangssignal wird zum Zwischenspeichern der Daten an einen Ausgangspuffer 5, d. h. ein D-Flip-Flop, weitergegeben. Das Datenausgangssignal (Data Out) DO ist an dem Ausgangsanschluß 18 der Schaltung verfügbar.
• Das Erzielen einer maximalen Spannungsverstärkung, ohne daß widrige Sättigungseffekte auftreten, die beim Fehlen von SBDs hervorgerufen werden können, zum Zweck eines sehr schnellen Betriebes bedeutet ein sehr enges Zusammenwirken zwischen der ersten und der zweiten Stufe des Leseverstärkers 4. Die speziellen Mittel, die zum Verhindern von Sättigungserscheinungen eingesetzt werden und die dazu beitragen, die Empfindlichkeit gegenüber zusätzlichen Verbindungen zu minimieren werden unten detaillierter beschrieben werden.
Schaltungsbetrieb
• Wie im vorhergehenden herausgearbeitet wurde, umfaßt die erste Stufe vom Grundsatz her zwei Differenzverstärkerstufen, deren Spannungsverstärkung G, durch Auswahl geeigneter Werte für die Widerstände R1 bis R8 und die Stromquellen IB1 bis IB6 für einen schnellen Betrieb maximiert wurde. Die erste Stufe wird gegen Sättigungserscheinungen automatisch geschützt, trotz der Tatsache, daß in der hier verwendeten Technologie keine SBDs bereitgestellt werden können. Es muß darauf hingewiesen werden, daß - die Geschwindigkeit (d. h. Verstärkung) solcher Art Leseverstärker gegenüber den Sättigungsproblemen abgewogen werden muß, weil es nicht möglich ist vorauszusagen, wie groß die Differenzeingangsspannung V sein wird, die während einer LESE-Operation über den Bitleitungen erzeugt wird, denn diese Spannung ist stark veränderlich. Es ist folglich notwendig, daß das erste Differenzausgangssignal und die Verstärkung aufeinander abgestimmt werden müssen, damit nicht sehr kleine parasitäre Offsetspannungen am Differenzeingang eine Sättigung der Ausgangsspannung hervorrufen.
• Sättigungserscheinungen in der ersten Differenzverstärkerstufe, bestehend aus den Transistoren T3 und T4, werden durch Einstellung der Spannung über den Widerständen R3 und R4 auf einen Wert kleiner VCB(sat) (Kollektor-Basis-Spannung im Sättigungszustand) vermieden. Im schlimmsten Fall wird die Kollektorelektrode des Transistors T3 auf ein Potential VH - 2 VBE - R3 IB1 gezogen, während seine Basis auf VH - 2 VBE gehalten wird, eine VBE entspricht der Emitterfolger-Eingangsschaltung 11.1 und die andere dem Transistor TBLL.
• Die zweite Differenzverstärkerstufe, bestehend aus den Transistoren T5 und T6 wird mit Hilfe des Referenzspannungsgenerators 13, dessen Ausgang mit den Basiselektroden der Transistoren T9 und T10 der Endstufe verbunden ist, daran gehindert in Sättigung zu gehen. VREF ist so bemessen, daß sie gleich VH - 1,5 VBE ist. Damit hält dieser Referenzspannungsgenerator die Datenleitungen DLC1 und DLT1 auf VH - 2,5 VBE. Aufgrund der Wirkung der Dioden D1 und D2, wird die Maximalspannung, die an die Basis von T5 oder T6 angelegt werden kann auf VH - 2 VBE begrenzt. Im Ergebnis dessen stehen immer 0,5 VBE über den Kollektor-Basis-Übergängen der Transistoren T5 und T6, die mit den Datenleitungen DLC1 und DLT1 verbunden sind, was bedeutet, daß diese Transistoren immer von dem Sättigungszustand weit entfernt gehalten werden.
• Die Rolle der zweiten oder Endstufe besteht darin, die Kopplungskapazität aus Sicht der ersten Stufe (Kopplung von 32 Spalten in der vorliegenden Ausführungsform) stark herabzusetzen. Soweit die Transistoren T9 und T10 betrachtet werden, wird aus Fig. 1 ersichtlich, daß unter worst-case-Bedingungen die maximale Spannung, die an die gemeinsame Basis von T9 und T10 angelegt wird, VREF ist, anders ausgedrückt VH - 1,5 VBE. Andererseits ist die minimale Spannung an den Kollektorelektroden, wenn diese Transistoren EIN (leitend) sind, gleich VH - 2 VBE, wie oben erklärt worden ist. Im Ergebnis dessen, werden auch hier 0,5 VBE verwendet, um die Sättigung der Transistoren T9 und T10 zu verhindern. Die Ausgangssignaländerung der Endstufe wird folglich auf 2 VBE unter VH begrenzt. Die Endstufe liefert ferner ein Signal mit großem Änderungsbereich, das in der Lage ist, jede Art von BICMOS-Schaltungen zu treiben, die mit dem Ausgangsanschluß 18 der Schaltung verbunden werden. Es besteht kein Zweifel daran, daß diese Schaltung auch kleinere Signaländerungen liefern kann und es damit möglich ist, wenn nötig eine volle ECL-Kompatibilität zu erhalten. Zum Beispiel ist es immer möglich, die Antisättigungsschaltungen 16.1 und 16.2 zu unterdrücken und die Werte der Lastwiderstände R7 und R8 an den Kollektoren der Transistoren T9 und T10 zu reduzieren.
• Die Endstufe auf Grundlage eines Verstärkers in Basisschaltung kann auf verschiedene Art und Weise implementiert werden, ohne daß dadurch das Gebiet der vorliegenden Erfindung verlassen wird, im speziellen beispielsweise unter Verwendung von Darlington-Verstärkern. Der Fachmann hat dazu einen veränderten Wert für VREF anzusetzen, um die Antisättigungskonfiguration aufrechtzuerhalten.
• Die Fig. 2 bis 4 zeigen Signalverläufe, die für den Fachmann nützlich sein können, wenn er den Leseverstärker der vorliegenden Erfindung realisieren soll.
• Fig. 2 zeigt typische Differenzspannungen in der ersten Stufe des doppelstufigen Leseverstärkers der vorliegenden Erfindung während einer LESE-Operation. Kurve 19 zeigt eine erste Differenzspannung über den Basiselektroden der Transistoren T3 und T4, anders ausgedrückt VB(T3) - VB(T4). Diese Spannung ist ungefähr gleich dem Differenzeingangssignal V, das sich über den Bitleitungen BLL und BLR aufbaut, weil die Emitterfolgerschaltungen 11.1 und 11.2 keine Spannungsverstärkung haben. Kurve 20 zeigt eine zweite Differenzspannung zwischen den Basiselektroden der Transistoren T5 und T6, anders ausgedrückt VB(T6) - VB(T5), die sich aus der ersten Differenzspannung nach Verstärkung in der ersten Differenzverstärkerstufe (T3, T4) ergibt. Der Zeitpunkt t0 = 1,40 ns entspricht dem Beginn der LESE-Operation. Fig. 3 zeigt die gleichen Aspekte bezüglich des Betriebs der ersten Stufe, sofern Stromverläufe betrachtet werden. Kurve 21 zeigt die Emitter-Stromdifferenz zwischen den Transistoren T3 und T4, d. h. IE(T3) - IE(T4), während Kurve 22 die Emitter- Stromdifferenz zwischen den Transistoren T5 und T6 zeigt, d. h. IE(T6) - IE(T5). Fig. 4 zeigt typische Signalverläufe in der zweiten Stufe des doppelstufigen Leseverstärkers der vorliegenden Erfindung während einer LESE-Operation. Die Kurven 23A beziehungsweise 23B zeigen die Potentialänderungen auf den Datenleitungen DLT1 und DLC1. In dem nahezu ebenen Verlauf der Kurven 23A und 23B zeigt sich, daß das erste Differenzausgangssignal auf den Datenleitungen, das oben mit V1 bezeichnet wurde, während der gesamten LESE-Operation fast konstant ist (gleich VH - 2,5 VBE), wodurch der Einfluß weiterer Verbindungen minimiert wird. Die Kapazitäten C3 und C4 (was sie auch immer für einen Wert haben), die mit den Datenleitungen DLT1 und DLC1 verbunden sind, beeinflussen deren Potential nur wenig. Die Kurven 24A beziehungsweise 24B zeigen den Potentialverlauf auf den Datenausgabeleitungen DLT2 und DLC2. Zuletzt zeigen die Kurven 25A und 25B die Potentiale an den Basiselektroden der Transistoren T5 beziehungsweise T6. Die LESE-Operation kann zum Zeitpunkt t1 = 2 ns als zuverlässig und gültig angesehen werden, somit nach einer Verzögerung von t1 - t0 = 0,6 ns nachdem sie ausgelöst wurde. Das demonstriert eindeutig das hohe Leistungsniveau, das mit dem doppelstufigen Leseverstärker der vorliegenden Erfindung erreicht wird, wenn alle bipolaren Bauelemente außerhalb der Sättigung bleiben.
• Als ein Ergebnis dieser speziellen Implementierung ist die Schaltung im Vergleich zu Lösungen des Standes der Technik, wie sie in Ref.1 beschrieben werden, weniger empfindlich gegenüber zusätzlichen Verbindungen über die Datenleitungen DLC1 und DLT1. Bei der vorliegenden Lösung sind die Spannungen auf diesen Datenleitungen ziemlich konstant. Bei der Standard-BICMOS-Technologie ist 1,6 kΩ ein typischer Wert für die Widerstände R3, R4, R5 und R6, während 0,6 kΩ ein typischer Wert für die Widerstände Rl und R2 ist. Der Wert für die Ströme IB3 und IB4 beträgt 1,5 uA, der Wert für IB5 und IB6 30 uA.
• Der doppelstufige Leseverstärker der vorliegenden Erfindung kann für jede Anwendung eingesetzt werden, bei der CMOS SRAM-Zellen enthalten sind und wo hohe Geschwindigkeiten (weniger als 5 ns) und hohe Dichten (mehr als 256k) gefordert werden. Die Vorteile des doppelstufigen Leseverstärkers der vorliegenden Erfindung sind im folgenden kurz aufgelistet:
• - Es werden sehr hohe Geschwindigkeiten erreicht, weil eine sehr hoher Spannungsverstärkung des Differenzeingangssignals V, was auf den Bitleitungen erzeugt wird, erfolgt, wenn eine Speicherzelle gelesen wird, ohne daß jedoch SBDs erforderlich sind.
• - Sättigungserscheinungen werden dadurch verhindert, daß die Spannung über den Kollektor-Basis-Übergängen aller Transistoren bei 0,5 VBE begrenzt wird.
• - Es gibt nur eine minimale Übergangsempfindlichkeit gegenüber Veränderungen der ersten Versorgungsspannung VH, weil das Potential jedes Knotens verschoben wird, wenn sich der Wert der Versorgungsspannung VH verschiebt.
• - Es wird eine Ausgangssignaländerung von 2 VBE unter VH am Ausgang des Leseverstärkers erzeugt, mit der es möglich ist, jede BICMOS-Schaltung korrekt zu treiben.
• - Die Geschwindigkeit bleibt dank einer speziellen Konstruktion der Regenerierschaltung auch über lange Perioden der Inaktivität erhalten.
• - Die Verstärkung der ersten Stufe (wo das Signalspektrum gering ist) ist dadurch einstellbar, daß für einen optimalen Betrieb geeignete Werte für die Widerstände und Konstantstromquellen ausgewählt werden können und
• - es ist ein Betrieb in weiten Temperatur- und Versorgungsspannungsbereichen möglich, ohne daß die Leistungsfähigkeit sinkt.

Claims (12)

1. Doppelstufiger Leseverstärker (4) für ein derartiges Computerspeichersystem, das eine Vielzahl (n) Speicherelementspalten enthält, von denen jede eine Regenerierschaltung (2.1) und eine Speicherelementmatrix (3.1) aufweist, der doppelstufige Leseverstärker umfaßt erste Leseverstärkermittel (4.1), die zwischen ein Paar Bitleitungen (BLL, BLR) geschaltet sind, die ersten Leseverstärkermittel fungieren als die erste Stufe des doppelstufigen Leseverstärkers und sind vom Typ her Differenzverstärkermittel, sie besitzen erste Eingangsanschlüsse (12.1, 12.2), angepaßt für den Empfang des Differenzeingangssignals (V), das sich zwischen den Bitleitungen aufbaut und erste Ausgangsanschlüsse (10.1, 10.2), angepaßt für die Übertragung eines ersten Differenzausgangssignals (V1) über ein erstes Paar Datenleitungen (DLC1, DLT1) in Abhängigkeit von dem Differenzeingangssignal (V), der Leseverstärker umfaßt desweiteren zweite Leseverstärkermittel (4'), die als die zweite Stufe fungieren, sie besitzen zweite Eingangsanschlüsse (15.1, 15.2), angepaßt für den Empfang des ersten Differenzausgangssignals (VI) von dem ersten Paar Datenleitungen (DLC1, DLT1) und zweite Ausgangsanschlüsse (17.1, 17.2), angepaßt für die Übertragung eines zweiten Differenzausgangssignals (V2) über ein zweites Paar Datenleitungen (DLC2, DLT2) zu einem Ausgabepuffer (5) in Abhängigkeit von dem Differenzausgangssignal (V1), die zweiten Leseverstärkermittel (4') sind vom Typ her Verstärker in Basisschaltung, die mit einer Referenzspannung (VREF) verbunden sind, welche einen vorgegebenen Wert besitzt, dieser doppelstufige Leseverstärker ist dadurch gekennzeichnet, daß er weiterhin einen Referenzspannungsgenerator (13) umfaßt, der die Referenzspannung liefert sowie dadurch, daß die ersten Leseverstärkermittel (4.1) zum Erzielen einer maximalen Verstärkung zwei in Reihe geschaltete Differenzverstärker umfassen, so daß das erste Differenzausgangssignal (V1), das auf dem ersten Paar Datenleitungen (DLC1, DLT1) erscheint, im wesentlichen unabhängig von der Anzahl (n) der Speicherelementspalten ist, die mit diesem ersten Paar Datenleitungen verbunden sind.

2. Doppelstufiger Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Verstärkermittel in Basisschaltung zwei NPN-Transistoren (T9, T10) umfassen, die in Basisschaltung betrieben werden und deren Basiselektroden mit dem Referenzspannungsgenerator (13) verbunden sind, jede der Emitterelektroden mit dem entsprechenden Eingangsanschluß (15.1, 15.2) verbunden ist und die Kollektorelektroden über entsprechende Lastwiderstände (R7, R8) mit einer ersten Versorgungsspannung (VH) verbunden sind.

3. Doppelstufiger Leseverstärker nach Anspruch 2, dadurch gekennzeichnet, daß die Verstärkermittel in Basisschaltung weiterhin erste und zweite Antisättigungsmittel (16.1; 16.2) parallel zu den Lastwiderstände (R7, R8) enthalten.

4. Doppelstufiger Leseverstärker nach Anspruch 3, dadurch gekennzeichnet, daß jedes der Antisättigungsmittel aus zwei in Reihe liegenden Transistoren (D3, D4; D5, D6) besteht, die in einer Diodenkonfiguration verschaltet sind, wobei ihre Kollektor-Basis-Übergänge kurzgeschlossen sind.

5. Doppelstufiger Leseverstärker nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß jede der Emitterelektroden der NPN-Transistoren (T9, T10) mit einer entsprechenden Konstantstromquelle (IB5, IB6) verbunden ist.

6. Doppelstufiger Leseverstärker nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß VREF = VH - 1,5 VBE.

7. Doppelstufiger Leseverstärker nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die ersten Leseverstärkermittel (4.1) erste und zweite Differenzverstärker enthalten, die in Reihe geschaltet sind und zwei Verstärkungsstufen bilden, um eine hohe Spannungsverstärkung zu gewährleisten und jede ein Paar NPN-Transistoren (T3, T4; T5, T6) umfaßt, die in einer emittergekoppelten Differenzverstärkeranordnung verschaltet sind, die Emitter miteinander verbunden sind, um jeweils ein Paar gemeinsame Emitter zu bilden, wobei jedes Paar dann mit einer entsprechenden Konstantstromquelle (IB3; IB4) verbunden ist, die Kollektoren der Transistoren (T5, T6), die die zweite Differenzverstärkerstufe bilden sind mit den ersten Ausgangsanschlüssen (10.1, 10.2) der ersten Leseverstärkermittel verbunden.

8. Doppelstufiger Leseverstärker nach Anspruch 7, dadurch gekennzeichnet, daß er weiterhin Spaltendecodiermittel (7) enthält, die aus zwei NPN-Transistoren (T1, T2) und zwei Widerständen (R1, R2) bestehen, die in Emitterfolgerschaltung angeordnet sind und deren Basiselektroden gemeinsam mit einem Anschluß 8 verbunden sind, über den ein Spaltendecodiersignal (CD) empfangen wird und die Kollektorelektroden der Transistoren (T1, T2) jeweils mit einem Paar der besagten gemeinsamen Emitter verbunden sind.

9. Doppelstufiger Leseverstärker nach Anspruch 8, dadurch gekennzeichnet, daß er weiterhin Eingangsschaltungsmittel (11.1; 11.2) umfaßt, die zwischen die ersten Eingangsanschlüsse (12.1; 12.2) und die Basiselektroden des Transistorpaares (T3; T4) des ersten Differenzverstärkers geschaltet sind.

10. Doppelstufiger Leseverstärker nach Anspruch 9, dadurch gekennzeichnet, daß die Eingangsschaltungsmittel Emitterfolger sind, bestehend aus einem Transistor (T7; T8) und einem Widerstand (R5; R6).

11. Doppelstufiger Leseverstärker nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die Kollektorelektroden des Transistorpaares (T3, T4) des ersten Differenzverstärkers mit einer ersten Versorgungsspannung (VH) über entsprechende Lastwiderstände (R3, R4) und dritte Antisättigungsmittel (9) verbunden sind, wobei letztgenannte aus zwei Transistoren bestehen, die in einer Diodenanordnung (D1, D2) in Reihe geschaltet sind.

12. Speichersystem, umfassend den doppelstufigen Leseverstärker gemäß einem der obigen Ansprüche und eine Regenerierschaltung (2.1), die aus zwei NPN-Transistoren (TBLL, TBLR) besteht, deren Basiselektroden miteinander verbunden sind und an eine Bitregenerierleitung (RBL) geschaltet werden, deren Kollektorelektroden mit einer ersten Versorgungsspannung (VH) verbunden sind und deren Emitterelektroden mit den entsprechenden Bitleitungen (BLL, BLR) und entsprechenden Konstantstromquellen (ILL, ILR) als Stromsenken verschaltet werden.