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JP2939027B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2939027B2
JP2939027B2 JP3286351A JP28635191A JP2939027B2 JP 2939027 B2 JP2939027 B2 JP 2939027B2 JP 3286351 A JP3286351 A JP 3286351A JP 28635191 A JP28635191 A JP 28635191A JP 2939027 B2 JP2939027 B2 JP 2939027B2
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啓 浜出
茂 森
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

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  • Databases & Information Systems (AREA)
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  • Computer Hardware Design (AREA)
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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、高速読出動作を実現することのできる半導体
記憶装置の構成に関する。より特定的には、この発明は
データ読出線とデータ書込線とが別々に設けられたＩＯ
分離型半導体記憶装置の改良に関する。
【０００２】
【従来の技術】近年、半導体記憶装置を高速動作させる
ために様々な構造が提案されている。このような高速動
作化の試みの１つに、読出データを伝達する読出データ
線と書込データを伝達する書込データ線とを別々に設け
た構造がある。このような半導体記憶装置はＩＯ分離型
半導体記憶装置と呼ばれる。ＩＯ分離型半導体記憶装置
においては、データ読出時においては、ラッチ型センス
アンプの動作前に読出専用の増幅手段を駆動して選択メ
モリセルのデータを読出データ線へ伝達する。これによ
り、ワード線選択後すぐにデータを読出すことが可能と
なる。
【０００３】図７は従来のＩＯ分離型半導体記憶装置の
メモリセルアレイおよび関連の周辺回路の構成を示す図
である。この図７に示すＩＯ分離型半導体記憶装置の構
成は、たとえば、特開平１−１６９７９８号公報に示さ
れている。図７においては、メモリセルアレイの１列の
メモリセルに関連する１対のビット線ＢＬ，／ＢＬの構
造が代表的に例示される。
【０００４】図７において、ビット線ＢＬとビット線／
ＢＬとは折返しビット線構造を構成する。ワード線ＷＬ
とビット線ＢＬとの交差部に対応する位置にメモリセル
１が設けられる。メモリセル１は、情報を記憶する容量
Ｃ０と、ワード線ＷＬ上の信号電位に応答してオン状態
となり、この容量Ｃ０をビット線ＢＬに接続する転送ゲ
ートＱ０を備える。
【０００５】ビット線対ＢＬ，／ＢＬに対しては、信号
線４１上に与えられるセンスアンプ駆動信号に応答して
動作し、ビット線対ＢＬ，／ＢＬのうち低電位のビット
線の電位を接地電位レベルへ放電するＮ型センスアンプ
２と、信号線５１上に与えられるセンスアンプ駆動信号
に応答して動作し、ビット線対ＢＬ，／ＢＬのうち高電
位のビット線の電位を電源電位Ｖｃｃレベルへ昇圧する
Ｐ型センスアンプ３と、ビット線対ＢＬ，／ＢＬの電位
を所定電位にプリチャージしかつイコライズするための
プリチャージ／イコライズ回路６が設けられる。
【０００６】Ｎ型センスアンプ２は交差結合されたｎチ
ャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トラ
ンジスタ）Ｑ１およびＱ２を含む。トランジスタＱ１は
そのソースが信号線４１に接続され、そのゲートがビッ
ト線ＢＬに接続され、そのドレインがビット線／ＢＬに
接続される。トランジスタＱ２はそのソースが信号線４
１に接続され、そのゲートがビット線／ＢＬに接続さ
れ、そのドレインがビット線ＢＬに接続される。
【０００７】Ｐ型センスアンプ３は交差結合されたｐチ
ャネルＭＯＳトランジスタＱ３およびＱ４を含む。トラ
ンジスタＱ３はそのソースが信号線５１に接続され、そ
のゲートがビット線ＢＬに接続され、そのドレインがビ
ット線／ＢＬに接続される。トランジスタＱ４はそのソ
ースが信号線５１に接続され、そのゲートがビット線／
ＢＬに接続され、そのドレインがビット線ＢＬに接続さ
れる。
【０００８】プリチャージ／イコライズ回路６は、イコ
ライズ信号ＥＱに応答してビット線ＢＬとビット線／Ｂ
Ｌとを電気的に短絡するイコライズトランジスタＱ７
と、イコライズ信号ＥＱに応答してビット線ＢＬ，／Ｂ
Ｌへそれぞれ所定のプリチャージ電位ＶＢＬを伝達する
プリチャージトランジスタＱ８およびＱ９を含む。トラ
ンジスタＱ７，Ｑ８およびＱ９はそれぞれｎチャネルＭ
ＯＳトランジスタにより構成される。
【０００９】Ｎ型センスアンプ２を駆動するためのセン
スアンプ駆動信号は、センスアンプ活性化信号Ｓ０に応
答して信号線４１を接地電位に接続するｎチャネルＭＯ
ＳトランジスタＱ５からなるＮ型センスアンプ活性化回
路４により発生される。Ｐ型センスアンプ３を駆動する
ためのセンスアンプ駆動信号は、相補センスアンプ活性
化信号／Ｓ０に応答して信号線５１を電源電位Ｖｃｃへ
接続するｐチャネルＭＯＳトランジスタＱ６からなるＰ
型センスアンプ活性化回路５により発生される。
【００１０】ビット線対ＢＬ，／ＢＬに対してさらに、
データの書込みおよび読出しを行なうために、図示しな
いコラムデコーダから出力される列選択信号Ｙｉに応答
して導通状態となるｎチャネルＭＯＳトランジスタＱ１
０，Ｑ１１と、書込指示信号Ｗに応答してオン状態とな
るｎチャネルＭＯＳトランジスタＱ１２およびＱ１３
と、データ読出時に列選択信号Ｙｉに応答して活性化さ
れ、ビット線ＢＬ，／ＢＬの電位を差動的に増幅するカ
レントミラー型センスアンプ７が設けられる。
【００１１】トランジスタＱ１０〜Ｑ１３はデータ書込
時において列選択信号Ｙｉにより選択されたときこのビ
ット線ＢＬおよび／ＢＬを書込データを伝達する書込専
用データ線ＷＩおよび／ＷＩへそれぞれ接続する。
【００１２】カレントミラー型センスアンプ７は読出デ
ータを伝達する読出専用データ線対ＲＩ，／ＲＩを内部
ノードとし、この読出専用データ線対ＲＩ，／ＲＩへ電
流を供給する負荷回路７ａと、ビット線対ＢＬ，／ＢＬ
に設けられ、このビット線対ＢＬ，／ＢＬの電位を差動
的に増幅して読出専用データ線対ＲＩ，／ＲＩへ伝達す
る駆動回路７ｂを含む。
【００１３】負荷回路７ａは、電源電位Ｖｃｃと読出専
用データ線ＲＩとの間に設けられるｐチャネルＭＯＳト
ランジスタＱ１４と、電源電位Ｖｃｃと読出専用データ
線／ＲＩとの間に設けられるｐチャネルＭＯＳトランジ
スタＱ１５を含む。読出専用データ線／ＲＩのノードＮ
Ｏ２の電位はトランジスタＱ１４およびＱ１５のゲート
へフィードバックされる。読出専用データ線ＲＩのノー
ドＮＯ１からたとえばプリアンプなどの次段回路へ読出
データが伝達される。この負荷回路７ａはカレントミラ
ー回路を構成しており、読出専用データ線ＲＩおよび／
ＲＩへ同一量の電流を供給する。
【００１４】駆動回路７ｂは、ビット線ＢＬにそのゲー
トが接続されるｎチャネルＭＯＳトランジスタＱ１６
と、そのゲートがビット線／ＢＬに接続されるｎチャネ
ルＭＯＳトランジスタＱ１７と、列選択信号Ｙｉに応答
してトランジスタＱ１６およびＱ１７のそれぞれの一方
導通端子を接地電位へ接続するｎチャネルＭＯＳトラン
ジスタＱ１８およびＱ１９を含む。トランジスタＱ１６
およびＱ１７の他方導通端子はそれぞれ読出専用データ
線／ＲＩおよびＲＩへ接続される。図７において破線の
ブロックで示す各ビット線対に対して、このビット線Ｂ
Ｌ，／ＢＬに対して示したものと同様の構成が設けられ
ており、各ビット線対に設けられた駆動回路７ｂは共通
に読出専用データ線対ＲＩ，／ＲＩへ結合される。
【００１５】この図７に示す構成においては、データ読
出しとデータ書込みとが別々の経路を介して行なわれ
る。すなわち、データ書込みは、書込専用データ線対Ｗ
Ｉ，／ＷＩとトランジスタＱ１０〜Ｑ１３を介して行な
われ、一方、データ読出は駆動回路７ｂ、読出専用デー
タ線対ＲＩ，／ＲＩおよび負荷回路７を介して行なわれ
る。次に、この図７に示す半導体記憶装置の動作をその
動作波形図である図８を参照して説明する。図８におい
て図７に示すものと同じ符号は対応の信号の波形を示し
ている。
【００１６】まず読出動作について説明する。ここで
は、一例として、メモリセル１が情報“１”を記憶して
いる場合の動作について説明する。最初、書込指示信号
Ｗはローレベルにあり、トランジスタＱ１２およびＱ１
３はオフ状態にあり、書込専用データ線対ＷＩ，／ＷＩ
は各ビット線対と切離されている。
【００１７】時刻Ｔ１以前においては、イコライズ信号
ＥＱがハイレベルにあり、プリチャージ／イコライズ回
路のトランジスタＱ７−Ｑ９はすべてオン状態にある。
これにより、ビット線ＢＬおよび／ＢＬはそれぞれ所定
のプリチャージ電位ＶＢＬにプリチャージされかつイコ
ライズされている。
【００１８】一方において、読出専用データ線対ＲＩ，
／ＲＩもそれぞれ負荷回路７ａにより所定の安定電位
（Ｖｃｃ−｜Ｖｔｈｐ｜）で安定状態にある。ここで、
Ｖｃｃは動作電源電位を示し、Ｖｔｈｐはトランジスタ
Ｑ１４およびＱ１５のしきい値電圧を示す。
【００１９】時刻Ｔ１において、イコライズ信号ＥＱが
ハイレベルからローレベルに低下すると、プリチャージ
／イコライズ回路６に含まれるトランジスタＱ７〜Ｑ９
がすべてオフ状態となり、各ビット線ＢＬおよび／ＢＬ
はともにプリチャージ電位でフローティング状態とな
る。
【００２０】時刻Ｔ２において、外部から与えられるア
ドレス信号に応答して、図示しないワード線選択回路
（ロウデコーダ等）により１本のワード線ＷＬが選択さ
れる。この選択ワード線ＷＬの電位がローレベルからハ
イレベルへ移行すると、メモリセル１の転送ゲートトラ
ンジスタＱ０がオン状態となる。今、メモリセル１が情
報“１”を記憶しているため、図８において実線で示す
ようにビット線ＢＬの電位がわずかに上昇する。他方の
ビット線／ＢＬにはメモリセルは接続されていないため
プリチャージ電位を保持する。
【００２１】時刻Ｔ３において、外部アドレス信号に従
ってコラムデコーダ（図示せず）等により列選択信号が
行なわれ、列選択信号Ｙｉがローレベルからハイレベル
へ立上がる。この列選択信号Ｙｉに応答してトランジス
タＱ１８およびＱ１９がオン状態となる。これにより、
トランジスタＱ１４〜Ｑ１９からなるカレントミラー型
増幅器７が活性化される。すなわち、時刻Ｔ２において
ワード線ＷＬの電位がローレベルからハイレベルにな
り、ビット線ＢＬ上の信号電位がわずかに上昇すると、
時刻Ｔ３においてカレントミラー型増幅器７が活性化さ
れる。
【００２２】ビット線ＢＬの電位はビット線／ＢＬの電
位よりも少し高く、これによりトランジスタＱ１６のコ
ンダクタンスはトランジスタＱ１７のコンダクタンスよ
りも大きくなる。負荷回路７ａのトランジスタＱ１４お
よびＱ１５は読出専用データ線ＲＩ，／ＲＩへ同一量の
電流を供給している。トランジスタＱ１６およびＱ１８
からなる放電経路はトランジスタＱ１７およびＱ１９か
らなる放電経路よりも高速で電流を接地電位へ流す。こ
れにより、読出専用データ線／ＲＩの電位が読出専用デ
ータ線ＲＩの電位よりも高速で立下がる。すなわち、こ
のカレントミラー型増幅器７により、ビット線ＢＬとビ
ット線／ＢＬとの間の微少電位差が高速で増幅され読出
専用データ線／ＲＩおよびＲＩへ伝達される。この読出
専用データ線ＲＩおよび／ＲＩの電位はノードＮＯ１を
介して次段のプリアンプなどの増幅器の入力等へ伝達さ
れる。
【００２３】この後、時刻Ｔ４において、センスアンプ
活性化信号Ｓ０，／Ｓ０がそれぞれ活性状態のハイレベ
ルおよびローレベルへ移行し、トランジスタＱ５および
Ｑ６をオン状態とする。これにより信号線４１および５
１にＮ型センスアンプ駆動信号およびＰ型センスアンプ
駆動信号が発生され、Ｎ型センスアンプ２およびＰ型セ
ンスアンプ３が活性化される。
【００２４】このセンスアンプ２および３のセンス動作
により、ビット線ＢＬおよび／ＢＬ上の信号電位差がさ
らに増幅される。すなわち、ビット線ＢＬの電位が電源
電位Ｖｃｃレベルまで昇圧され、一方、ビット線／ＢＬ
の電位が接地電位レベルのローレベルへ低下される。デ
ータ読出時においては、このセンスアンプ２および３に
よる増幅動作は、読出情報をメモリセル１へ再書込みす
るリストア動作のために実行される。
【００２５】時刻Ｔ６において、選択されたワード線Ｗ
Ｌの電位および列選択信号Ｙｉがハイレベルからローレ
ベルへ移行すると、トランジスタＱ１８およびＱ１９が
オフ状態となり、カレントミラー型増幅器７が不活性状
態となる。これにより、読出専用データ線ＲＩおよび／
ＲＩはそれぞれトランジスタＱ１４およびＱ１５を介し
て充電され、所定の安定電位（Ｖｃｃ−｜Ｖｔｈｐ｜）
に復帰する。
【００２６】時刻Ｔ７において、センスアンプ活性化信
号Ｓ０および／Ｓ０がともに不活性状態へ移行し、さら
にイコライズ信号ＥＱがハイレベルへ立上がると、ビッ
ト線ＢＬおよび／ＢＬのプリチャージおよびイコライズ
が実行され、１つのメモリサイクルが終了する。
【００２７】選択されたメモリセル１が情報“０”を有
している場合においては、この選択メモリセル１の記憶
情報“０”がビット線ＢＬへ伝達される。この場合は、
図８において一点鎖線で示す電位変化がビット線ＢＬに
おいて生じ、読出専用データ線ＲＩの電位がローレベ
ル、読出専用データ線／ＲＩの電位がハイレベルとな
る。
【００２８】次にデータ書込動作について簡単に説明す
る。この場合、データ書込回路（図示せず）から外部書
込データに従って生成された相補内部データ（たとえば
ＤＩＮ，／ＤＩＮ）が書込専用データ線対ＷＩ，／ＷＩ
へ伝達される。この書込動作においては、書込指示信号
Ｗはハイレベルであるため、トランジスタＱ１２および
Ｑ１３はオン状態である。
【００２９】時刻Ｔ５において図示しないコラムデコー
ダによる列選択動作に従って列選択信号Ｙｉが発生さ
れ、選択されたビット線対が書込専用データ線対ＷＩ，
／ＷＩへ接続される。この時刻Ｔ５以前においてはセン
スアンプ２および３によるセンス動作は完了しており、
選択されたビット線対の電位は書込専用データ線ＷＩお
よび／ＷＩへ伝達された内部書込データに対応する電位
となる。
【００３０】ここで、図８に示す波形図においては、デ
ータ書込時において列選択信号Ｙｉが時刻Ｔ５において
ハイレベルへ移行するように示されている。このような
データ書込時とデータ読出時における列選択信号Ｙｉの
活性状態への移行タイミングのシフトは、書込指示信号
Ｗとコラムアドレスストローブ信号／ＣＡＳ（外部アド
レス信号を列アドレスとして取込むタイミングを与える
信号）との組合わせにより実現される。すなわち書込指
示信号Ｗがデータ書込動作を示しているときにはこのコ
ラムアドレスストローブ信号／ＣＡＳの活性状態への移
行が所定時間遅延され、これにより列選択動作がデータ
書込時において所定時間遅延される。
【００３１】
【発明が解決しようとする課題】上述のように、読出専
用データ線と書込専用データ線とを別々に設けることに
より、データ読出時においてワード線選択直後にデータ
を読出すことができ、データ読出動作を高速化すること
ができる。
【００３２】しかしながら、読出専用データ線はカレン
トミラー型増幅器の内部ノードを構成しており、各ビッ
ト線対に対して設けられた駆動回路７ｂが共通に接続さ
れる。したがって、読出専用データ線には数多くのゲー
ト容量（ビット線容量を含む）が接続されることにな
り、カレントミラー型増幅器の負荷容量が大きくなる。
読出データは図７のノードＮＯ１から出力されるが、こ
の読出データは読出専用データ線を放電することにより
得られる。したがって、上述のように読出専用データ線
に付随するゲート容量が大きくなると、高速で読出専用
データ線を放電することができなくなる。このため、列
選択信号が活性化された後、読出専用データ線に十分な
電位振幅（ハイレベルデータとローレベルデータの間の
振幅）が生じるまでの遅延時間が大きくなり、高速でデ
ータを読出すことが困難になるという問題が生じる。
【００３３】また、この読出専用データ線に付随するゲ
ート容量が負荷回路（カレントミラー回路）からの電流
により充放電される。したがって、このゲート容量が大
きくなると、カレントミラー型増幅器の消費電流が大き
くなるという問題も生じる。
【００３４】それゆえ、この発明の目的は、より高速で
データを読出すことができるとともによりデータ読出用
増幅器の消費電流を低減することのできる半導体記憶装
置を提供することである。
【００３５】
【００３６】
【課題を解決するための手段】 この発明に係る 半導体記
憶装置は、メモリセルアレイを、各々が複数の列を含む
列グループに分割し、かつデータ線を各グループに対応
して設けられる副データ線と、副データ線が共通に結合
される主データ線とからなる階層構造とするとともに、
各副データ線と主データ線との間に、グループ選択信号
に応答して、選択されたグループに対応する副データ線
と主データ線とを両者の容量を分離しつつ電気的に接続
する手段を設けたものである。各副データ線には、対応
の列グループの選択メモリセルのデータが、列選択信号
に応答して活性化される増幅手段により差動増幅されて
伝達される。
【００３７】
【００３８】
【００３９】
【作用】 この発明 に係る半導体記憶装置においては、主
データ線には１つの列グループの副データ線が接続され
るとともに、これらの両者の容量が接続手段により接続
時においても分離されるため、出力ノードに生じる負荷
容量が低減され、より応答速度が速くなる。また、この
接続手段の容量分離機能により、副データ線の充放電電
位が制限を受け、データ線における充放電電流が低減さ
れる。また、この充放電は１つの選択グループに設けら
れた副データ線に対して実行されるだけであり、より充
放電電流が低減される。
【００４０】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。以下の説明において、図７に示す従来
の半導体記憶装置と同一または相当部分には同一の参照
番号を付し、その詳細説明は省略する。
【００４１】図１は、この発明の一実施例である半導体
記憶装置の主要部の構成を概略的に示す図である。この
図１において、１対のビット線ＢＬ，／ＢＬが代表的に
示される。
【００４２】図１において、この読出増幅手段としての
カレントミラー型増幅器７は、読出専用データ線ＲＩ，
／ＲＩへ電流を供給するための電流負荷回路８と、各ビ
ット線対に設けられ、対応のビット線の電位を増幅する
駆動回路９とを含む。この電流供給用負荷回路８は、選
択メモリセルのデータを次段のプリアンプなどの増幅器
等へ伝達するための出力ノードＮＯ１を含む。カレント
ミラー型増幅器の駆動回路９は各ビット線対に設けられ
ており、この読出専用データ線ＲＩ，／ＲＩの第２の部
分１０（ノードＮＯＡ，ＮＯＢ）に共通に結合される。
読出専用データ線ＲＩ，／ＲＩの第１の部分は負荷回路
８に含まれる。
【００４３】この発明による半導体記憶装置はさらに、
読出専用データ線ＲＩ，／ＲＩの第１および第２の部分
の間に両者を容量的に分離しかつ電気的に接続する容量
分離手段を備える。この容量分離手段は、読出専用デー
タ線ＲＩに接続される負荷トランジスタＱ１４と駆動ト
ランジスタＱ１７との間に設けられるｎチャネルＭＯＳ
トランジスタＱ２０と、読出専用データ線／ＲＩに接続
される負荷トランジスタＱ１５と駆動トランジスタＱ１
６との間に設けられるｎチャネルＭＯＳトランジスタＱ
２１とを含む。トランジスタＱ２０およびＱ２１のゲー
トへはたとえばＶｃｃ／２またはＶｃｃ／２−Ｖｔｈで
ある基準電位Ｖｒｅｆ（定電圧）が与えられる。
【００４４】このトランジスタＱ２０およびＱ２１を設
けることにより、読出専用データ線対ＲＩ，／ＲＩは第
１および第２の部分に分割される。以下の説明では、こ
の第１および第２の部分をそれぞれノードで代表する。
データ線ＲＩは、この読出専用データ線ＲＩに接続され
たトランジスタＱ２０から負荷トランジスタＱ１４との
間におけるノードＮＯ１と、トランジスタＱ２０からト
ランジスタＱ１７側のノードＮＯＡの２つのノードを備
える。
【００４５】同様に、読出専用データ線／ＲＩも、この
読出専用データ線／ＲＩに接続されたトランジスタＱ２
１より負荷トランジスタＱ１５側のノードＮＯ２と、こ
のトランジスタＱ２１から駆動トランジスタＱ１６側の
ノードＮＯＢとの２つのノードに分割される。
【００４６】トランジスタＱ２０およびＱ２１はそれぞ
れ読出専用データ線ＲＩおよび／ＲＩのノードＮＯ１お
よびＮＯ２に極めて近い位置に設けられる。すなわち、
このトランジスタＱ２０およびＱ２１を設けることによ
り形成されたノードＮＯ１およびＮＯ２は、このカレン
トミラー型増幅器７を構成する負荷回路８に含まれる負
荷トランジスタＱ１４およびＱ１５の極めて近い位置に
設けられる。
【００４７】言換えると、読出専用データ線ＲＩにおい
てはこのトランジスタＱ２０と負荷トランジスタＱ１４
との間の配線長はできるだけ短くされ、同様に、読出専
用データ線／ＲＩにおいても、このトランジスタＱ２１
と負荷トランジスタＱ１５との間の配線長はできるだけ
短くされる。ノードＮＯ１は信号出力ノードを与え、次
段の増幅器の入力等へ接続される。次に、この図１に示
す半導体記憶装置の動作についてその読出時の動作を示
す信号波形図である図２を参照して説明する。図２にお
いて、図１に示す符号と同一の符号は対応する部分の信
号電位の変化を示す。
【００４８】図２においては、メモリセル１が情報
“１”を記憶しており、このメモリセル１の記憶情報が
読出す場合に現われる信号波形が示される。
【００４９】読出動作開始から時刻Ｔ３に至るまでの動
作は、図７および図８に示す従来の半導体記憶装置の動
作と同様である。
【００５０】時刻Ｔ３以前までは、ノードＮＯ１および
ＮＯ２の電位は電源電位Ｖｃｃよりも負荷トランジスタ
Ｑ１４およびＱ１５のしきい値電圧Ｖｔｈｐの絶対値だ
け低い電圧Ｖｃｃ−｜Ｖｔｈｐ｜で安定している。
【００５１】またノードＮＯＡおよびＮＯＢの電位は、
トランジスタＱ２０およびＱ２１のゲート電圧Ｖｒｅｆ
よりも、これらのトランジスタＱ２０およびＱ２１のし
きい値電圧Ｖｔｈｎだけ低い電位Ｖｒｅｆ−Ｖｔｈｎで
安定している。
【００５２】時刻Ｔ３において、外部アドレス信号に応
答して、図示しないコラムデコーダから列選択信号Ｙｉ
が発生される。この列選択信号Ｙｉがローレベルからハ
イレベルへ立上がると、トランジスタＱ１８およびＱ１
９がオン状態となり、トランジスタＱ１４〜Ｑ１９から
なるカレントミラー型増幅器７が活性化される。すなわ
ち、ビット線ＢＬおよび／ＢＬ上に現われた微少電位差
を増幅するべく、読出専用データ線／ＲＩ上の各ノード
ＮＯＢおよびＮＯ２の電位が接地電位に向かって放電さ
れる。このとき、ノードＮＯＢの電位は、従来の半導体
記憶装置と同様読出専用データ線／ＲＩに接続されるゲ
ート容量が大きいため、このゲート容量の充電電荷によ
る遅延のためその放電速度は緩やかである。
【００５３】一方、ノードＮＯ２は、トランジスタＱ２
１が設けられていることにより、ノードＮＯＢに接続さ
れているゲート容量から分離されており、これらのゲー
ト容量の充電電荷による応答速度の遅延を回避すること
が可能となる。すなわち、ノードＮＯ２の立下がりが急
峻なものとなる。特に、ノードＮＯ２の電位はＶｃｃ−
｜Ｖｔｈｐ｜であり、ノードＮＯＢのプリチャージ電位
はＶｒｅｆ−Ｖｔｈｎであり、ノードＮＯ２の電位はノ
ードＮＯＢの電位よりも大きいため、高速でノードＮＯ
２の電位はノードＮＯＢの電位に向かって立下がる。こ
のノードＮＯ２の電位は負荷トランジスタＱ１４のゲー
トへフィードバックされている。
【００５４】ノードＮＯ１は次段の増幅器の入力等に接
続されている。選択メモリセル１の記憶情報が“１”の
場合、ノードＮＯ１の電位はＶｃｃ−｜Ｖｔｈｐ｜で高
速に安定化する。一方、選択メモリセルが情報“０”を
記憶している場合、ノードＮＯ１の電位が高速で立下が
る。このため、ノードＮＯ１の応答速度が高速化される
ため、より高速で次段の増幅器の入力等へ十分な振幅
（ハイ，ロー判定基準に対して）のデータを伝達するこ
とが可能となり、高速でデータを読出すことに対して極
めて有効である。
【００５５】時刻Ｔ３′において、ノードＮＯ２の電位
はノードＮＯＢの電位と等電位となる。この場合、トラ
ンジスタＱ２１を介してノードＮＯ２の放電速度はこの
ノードＮＯＢの放電速度に律速され、ノードＮＯ２はノ
ードＮＯＢと同じ速度で電位降下する。ノードＮＯ２お
よびＮＯＢの電位は所定のある中間電位ＶＬまで低下す
る。このローレベルを与える中間電位ＶＬの電位は、負
荷トランジスタＱ１５の電流供給能力と、トランジスタ
Ｑ１６およびＱ１８からなる放電経路の放電能力とによ
り決定される。
【００５６】ここで、ノードＮＯ２の電位とノードＮＯ
Ｂの電位が等しくなる時刻Ｔ３′、すなわち、ノードＮ
Ｏ２とノードＮＯＢの電位降下速度が等しくなる時刻Ｔ
３′においては、ノードＮＯ１とノードＮＯ２との間に
既に十分な電位差が生じている。この電位差は次段の増
幅器の増幅動作が高速かつ確実に行なわれるのに十分な
電位差である。
【００５７】時刻Ｔ４以降の動作は図８に示す従来の半
導体記憶装置の動作波形図に示されるものと同様であ
る。
【００５８】このトランジスタＱ２０およびＱ２１の動
作をより詳細に説明する。図３は図２に示す時刻Ｔ３付
近の信号波形の拡大図であり、図３（Ａ）に本発明の半
導体記憶装置における出力ノードの電位変化を、図３
（Ｂ）に従来の半導体記憶装置の出力ノードの電位変化
を示す。以下の説明において、動作電源電位をＶｃｃ、
負荷トランジスタＱ１４およびＱ１５に相当するｐチャ
ネルＭＯＳトランジスタのしきい値電圧をＶｔｈｐ、容
量分離用のトランジスタＱ２０およびＱ２１に相当する
ｎチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈ
ｎ、およびトランジスタＱ２０およびＱ２１のゲートへ
与えられる電圧をＶｒｅｆとする。
【００５９】時刻Ｔ３以前においては、ノードＮＯ２お
よびＮＯＢはそれぞれ所定の安定電位すなわち、ノード
ＮＯ２がＶｃｃ−｜Ｖｔｈｐ｜、ノードＮＯＢが電位Ｖ
ｒｅｆ−Ｖｔｈｎで安定している。
【００６０】時刻Ｔ３においてカレントミラー型増幅器
７が活性化されると、この図３（Ａ）に示すように、本
実施例の半導体記憶装置におけるノードＮＯ２およびノ
ードＮＯＢの電位は接地電位へ降下する。
【００６１】同様に、図３（Ｂ）に示す従来の半導体記
憶装置におけるノードＲＩ（すなわちＮＯ２＝ＮＯＢ；
読出専用データ線）も接地電位へ電位が降下する。この
とき、本実施例の半導体記憶装置におけるノードＮＯ２
は、前述の理由により、その立下がりが高速で行なわれ
ており、時刻Ｔ３′においてノードＮＯ２の電位降下は
ΔＶである。
【００６２】一方、図３（Ｂ）に示す従来の半導体記憶
装置においては、その大きなゲート容量のため時刻Ｔ
３′において電位差はΔｖしか生じていない。従来の半
導体記憶装置においてそのノード／ＲＩに電位差Δｖが
生じるのを時刻Ｔ３′から時間ΔＴ経過した時刻Ｔ３″
においてである。すなわち、本発明の実施例による半導
体記憶装置においては従来装置に比べて時間ΔＴだけ応
答速度が改善される。このノードＮＯ２に生じる電圧降
下ΔＶは次段の増幅器の増幅感度が十分良好な感度を確
保できる電位差である（すなわち、データ“１”および
“０”を誤動作することなく確実に増幅することができ
る電位差）。
【００６３】時刻Ｔ３′において本実施例の半導体記憶
装置においてノードＮＯ２の電位とノードＮＯＢの電位
が等しくなった後は、このノードＮＯ２の電位降下はノ
ードＮＯＢの電位降下速度に律速され、以下両ノードは
同一の電圧降下速度で所定の中間電位ＶＬまで低下す
る。
【００６４】また図３（Ａ）に示す本実施例におけるノ
ードＮＯＢの電位振幅Ｖ０は、図３（Ｂ）に示す読出専
用データ線／ＲＩの電位振幅Ｖ１に比べて小さい。
【００６５】本実施例におけるノードＮＯＡおよびＮＯ
Ｂには、従来装置の読出専用データ線ＲＩおよび／ＲＩ
と同様多くのゲート容量が接続されている。本実施例に
おいて、トランジスタＱ２０およびＱ２１を設けること
により、この読出専用データ線のハイレベル（プリチャ
ージレベル）をＶｃｃ−｜Ｖｔｈｐ｜からＶｒｅｆ−Ｖ
ｔｈｎまで低下させることができる。すなわち、この読
出専用データ線の第２の部分（ノードＮＯＡおよびＮＯ
Ｂ）における論理振幅をＶ１からＶ０に制限することが
可能となる。この論理振幅を制限することにより、ノー
ドＮＯＡおよびＮＯＢに付随するゲート容量の充放電電
流（プリチャージ時における充電およびデータ読出時に
おける放電）を減少させることができ、低消費電流で動
作をするカレントミラー型増幅器を得ることができる。
【００６６】図４はこの発明の他の実施例である半導体
記憶装置の要部の構成を概略的に示す図である。この図
４において図１に示す半導体記憶装置の構成と対応する
部分には同一の参照番号を付している。
【００６７】図４において、メモリセルアレイは各々が
複数の列を含む列グループすなわちブロック＃１、ブロ
ック＃２、…ブロック＃ｎに分割される。各列グループ
に対して副読出データ線対ＲＤｋ，／ＲＤｋ（ｋ＝１，
２，…ｎ）が設けられる。この読出専用副データ線対Ｒ
Ｄｋ，／ＲＤｋはそれぞれブロック選択信号（列グルー
プ選択信号ＢＳｋ）に応答して対応の読出専用副データ
線対ＲＤｋ，／ＲＤｋを読出専用主データ線対ＲＩ，／
ＲＩへ接続するグループ選択接続回路３０−ｋが設けら
れる。この接続回路３０−ｋはそれぞれ読出専用副デー
タ線ＲＤｋと読出専用主データ線ＲＩとの間に設けられ
るｎチャネルＭＯＳトランジスタ（Ｑ２０，Ｑ２２，
…，Ｑ２４）と、副データ線／ＲＤｋと主データ線／Ｒ
Ｉとの間に設けられるｎチャネルＭＯＳトランジスタ
（Ｑ２１，Ｑ２３，…Ｑ２５）を含む。
【００６８】ブロック選択信号ＢＳｋのハイレベルはあ
る中間電位Ｖｒｅｆであり、そのローレベルは接地電位
の０Ｖレベルである。ブロック選択信号ＢＳｋの電位振
幅がＶｒｅｆ〜０Ｖであるため、この接続回路３０−１
〜３０−ｎに含まれるトランジスタは図１に示す容量分
離用のトランジスタＱ２０およびＱ２１と同様の機能を
実現する。
【００６９】上述の構成では、読出専用データ線が、第
１の部分を構成する読出専用主データ線対ＲＩ，／ＲＩ
と、第２の部分を構成する読出専用副データ線対ＲＤ
ｋ，／ＲＤｋとに分割される。この場合、主データ線対
ＲＩ，／ＲＩには選択された１つの列グループに接続さ
れる副データ線対のみが接続されるため、カレントミラ
ー型増幅器（負荷回路８および駆動回路９からなる）は
より低消費電流で動作することができる。このときまた
副データ線対には１つの列ブロックのゲート容量のみが
付随するため、従来の装置に比べてより高速で副データ
線対を充放電することができ、高速動作をも実現するこ
とができる。
【００７０】上述のように、読出専用主データ線対Ｒ
Ｉ，／ＲＩと読出専用副データ線対ＲＤｋ，／ＲＤｋと
の間にブロック選択スイッチとしても機能する論理振幅
制限用のトランジスタからなる接続回路を設けることに
より、より高速かつ低消費電流で動作するカレントミラ
ー型増幅器を実現することができる。
【００７１】図５は、図４に示す半導体記憶装置の代表
的な動作を示す信号波形図である。図５において図４に
示す信号と同一の符号が付された波形は対応の信号波形
を示している。以下図４および図５を参照して簡単にこ
の図４に示す半導体記憶装置の動作について説明する。
【００７２】時刻Ｔ１以前から時刻Ｔ３までの動作は図
１および図２に示す半導体記憶装置のものと同様であ
る。
【００７３】時刻Ｔ３においてたとえばブロック＃１が
選択されたとする。このブロック＃１に設けられた接続
回路３０−１に含まれるトランジスタＱ２０およびＱ２
１のゲートにブロック選択信号ＢＳ１が与えられる。す
なわち、トランジスタＱ２０およびＱ２１のゲートへ基
準電圧Ｖｒｅｆが印加される。
【００７４】同時に、時刻Ｔ３において列選択信号Ｙｉ
が駆動回路のトランジスタＱ１８およびＱ１９のゲート
へ与えられる。したがって、時刻Ｔ３においてカレント
ミラー型増幅器７が直ちに活性化され、ビット線ＢＬお
よび／ＢＬに生じた電位差が増幅される。
【００７５】このとき、図１に示す半導体記憶装置と同
様、読出専用副データ線対ＲＤ１，／ＲＤ１（他のブロ
ックが選択された場合においては対応の読出専用副デー
タ線対）においては、選択接続回路３０−１に含まれる
トランジスタＱ２０，Ｑ２１により、読出専用データ線
が２つのノードすなわち読出専用主データ線対部分（ノ
ードＮＯ１，ＮＯ２の部分）と読出専用副データ線対部
分（ノードＮＯＡおよびＮＯＢの部分）とに分割され
る。これにより、ノードＮＯ１またはＮＯ２はその電位
がＶｃｃ−｜Ｖｔｈｐ｜のハイレベルから所定の中間電
位ＶＬへ高速で低下する。一方ノードＮＯＡおよびＮＯ
Ｂの電位はプリチャージ電位Ｖｒｅｆ−Ｖｔｈｎから中
間電位ＶＬとその電位振幅が制限される。これにより、
図１に示す半導体記憶装置と同様、次段に対するデータ
出力の応答速度が高速化されかつ低消費電流による読出
動作が実現される。
【００７６】時刻Ｔ６において、列選択信号Ｙｉがハイ
レベルからローレベルへ降下し、カレントミラー型増幅
器（負荷回路８および駆動回路９）が非活性化するとと
もに、ブロック選択信号ＢＳ１がハイレベル（Ｖｒｅ
ｆ）からローレベルへ降下する。これによりブロック＃
１が非選択状態となる。この図５に示す信号波形図にお
いてはブロック選択信号ＢＳ１は列選択信号Ｙｉと同期
して発生されている。この場合、駆動回路９を非活性状
態とした後、読出専用副データ線ＲＤ１，／ＲＤ１を確
実に所定電位にプリチャージするためにブロック選択信
号ＢＳ１の降下タイミングはこの列選択信号Ｙｉの降下
タイミングよりも遅らされてもよい。
【００７７】またこれに代えて、各副読出データ線対に
は図１に示す容量分離用のトランジスタと同様の基準電
位Ｖｒｅｆをプリチャージ／イコライズ信号として受け
るプリチャージ／イコライズ手段が設けられていてもよ
い。
【００７８】この時刻Ｔ６以降の動作は図１および図２
に示す半導体記憶装置のものと同様である。
【００７９】ブロック選択信号ＢＳｋの発生のために
は、メモリセルアレイの列グループへの分割数に応じた
数の列アドレスの下位ビットが利用される。
【００８０】またこの図１および図４に示す半導体記憶
装置の構成においてはデータの入出力が１ビット単位で
実行されている。このメモリセルアレイを複数プレーン
設ければ、複数ビットのデータ入出力を実行することが
できる。
【００８１】図６は、この発明のさらに他の実施例であ
る半導体記憶装置の要部の構成を示す図である。この図
６に示す構成はカレントミラー型増幅器７の負荷回路８
の変更例を示す。図１および図４に示すカレントミラー
型増幅器の負荷回路８においては、一方の負荷トランジ
スタのゲートと一方導通端子とが接続されている。この
構成の場合、出力ノードＮＯ１とノードＮＯ２に付随す
るゲート容量が異なる。すなわち、出力ノードＮＯ１に
は、トランジスタＱ１４のゲート容量が付随し、一方ノ
ードＮＯ２においては、トランジスタＱ１５のゲート容
量のみならずトランジスタＱ１４のゲート容量も付随す
る。このためノードＮＯ１とノードＮＯ２のハイレベル
／ローレベルへの変化特性を同一とすることが難しくな
る。このため、図１および図４に示す構成においては読
出データは一方のノードＮＯ１から取出されている。デ
ータを確実に読出すためには、相補内部データを発生す
るのが望ましい。図６に示す構成はこの相補内部データ
を確実に生成するための構成を与える。
【００８２】図６（Ａ）においてカレントミラー型増幅
器７の負荷回路８は、ノードＮＯ１と電源電位Ｖｃｃと
の間に並列に接続されるｐチャネルＭＯＳトランジスタ
Ｑ１およびＱ５２と、ノードＮＯ２と電源電位Ｖｃｃの
間に並列に接続されるｐチャネルＭＯＳトランジスタＱ
５３およびＱ５４を含む。トランジスタＱ５４のゲート
はノードＮＯ１へ接続されかつトランジスタＱ５４のゲ
ートへ接続される。トランジスタＱ５３のゲートはトラ
ンジスタＱ５２のゲートとノードＮＯ２に接続される。
この場合、負荷回路は８は対称的な構造を備えており、
ノードＮＯ１およびＮＯ２に付随する寄生容量は同一と
なり、相補内部データを確実に生成することができる。
次にその動作について説明する。
【００８３】図６（Ｂ）は図６（Ａ）に示す負荷回路を
別の表わし方をしたものである。この図６（Ｂ）におい
ては、トランジスタＱ５３およびＱ５４の位置が入換え
られており、トランジスタＱ５２とトランジスタＱ５４
が交差結合されたフリップ・フロップ型ラッチ回路を構
成しているのがよく理解できる。トランジスタＱ５１お
よびＱ５３はそれぞれダイオードとして機能し、ノード
ＮＯ１およびＮＯ２の電位をＶｃｃ−｜Ｖｔｈｐ｜に設
定する。以下、図６（Ｂ）を参照してこの負荷回路８の
動作について説明する。
【００８４】今、ビット線ＢＬに情報“１”、すなわち
電位“Ｈ”が伝達された場合について説明する。ビット
線ＢＬに情報“１”が読出されて列選択信号Ｙｉがロー
レベルからハイレベルに立上がることにより、トランジ
スタＱ３０がオン状態となり、カレントミラー型増幅器
が活性化される。ビット線ＢＬに情報“１”が読出され
ることにより、このビット線ＢＬの電位をそのゲートに
受けるトランジスタＱ１６は、ビット線／ＢＬの電位を
そのゲートに受けるトランジスタＱ１７よりも少し強く
オン状態となる（そのコンダクタンスが大きくなる）。
これにより、トランジスタＱ３０を介しての接地電位へ
の電位低下は、ノードＮＯ１に比べノードＮＯ２の方が
大きくなる。すなわち、ノードＮＯ２の電位はノードＮ
Ｏ１に比べより高速で降下する。これに応答して、ノッ
チＮＯ２の電位をそのゲートに受けるｐチャネルＭＯＳ
トランジスタＱ５２が、ノードＮＯ１の電位をそのゲー
トに受けるトランジスタＱ５４に比べ強くオン状態とな
る。このとき、ノードＮＯ１は、ノードＮＯ２に比べよ
り強く電源電位Ｖｃｃへプルアップされる。このように
して、ノードＮＯ１およびＮＯ２の電位は、ノードＮＯ
１の電位＞ノードＮＯ２の電位となる。このノードＮＯ
１およびＮＯ２の電位はそれぞれトランジスタＱ５４お
よびＱ５２のゲートへ与えられる。これによりノードＮ
Ｏ１およびＮＯ２の電位変化に対するフィードバックが
生じ、トランジスタＱ５４はオフ状態、トランジスタＱ
５２はオン状態へ移行する。以上の動作により、ノード
ＮＯ１の電位はハイレベル、ノードＮＯ２の電位がロー
レベルとなり、ビット線ＢＬとビット線／ＢＬの間の微
少電位が高速にノードＮＯ１およびＮＯ２において増幅
される。このノードＮＯ１およびＮＯ２の電位は内部読
出データとして次段へ伝達される。
【００８５】トランジスタＱ５２におよびＱ５４はラッ
チ回路を構成しており、このノードＮＯ１およびＮＯ２
の電位をラッチしている。このとき、列選択信号Ｙｉが
ローレベルへ立下がり、カレントミラー型増幅器の増幅
動作が終了すると、ノードＮＯ１およびＮＯ２の電位の
イコライズが行なわれる。この場合、トランジスタＱ５
１およびＱ５３が設けられていなければトランジスタＱ
５２およびＱ５４のラッチ動作によりノードＮＯ１およ
びＮＯ２の電位は読出電位に応じた電位のままであり、
所定のプリチャージ電位へ復帰することができない。
【００８６】このトランジスタＱ５２およびＱ５４によ
るラッチ動作を解消するためにダイオード接続されたト
ランジスタＱ５１およびＱ５３が設けられる。すなわ
ち、トランジスタＱ５１にはトランジスタＱ５２と反対
の動作をさせ、またトランジスタＱ５３にはトランジス
タＱ５４と反対の動作をさせる。すなわち、たとえばノ
ードＮＯ１の電位が上昇したとき、トランジスタＱ５２
はオン状態、一方トランジスタＱ５１はオフ状態とな
る。また、トランジスタＱ５４がオフ状態、トランジス
タＱ５３がオン状態となる。これにより、このラッチ回
路の実現する増幅回路の利得を故意に低下させる。すな
わち、ノードＮＯ１およびＮＯ２の電位振幅をフルスィ
ング（Ｖｃｃ−｜Ｖｔｈｐ｜からＶＬの間の変化）をさ
せない。
【００８７】この場合、トランジスタＱ５１およびトラ
ンジスタＱ５３の電流供給能力をトランジスタＱ５２お
よびＱ５４のそれぞれよりも小さくすることにより、こ
のカレントミラー型増幅器の増幅動作に対する悪影響は
生じることはない。また、このトランジスタＱ５１およ
びＱ５３の作用により、トランジスタＱ５２およびＱ５
４のラッチ能力が低減されている。すなわち、トランジ
スタＱ５２がオフ状態となり、ノードＮＯ１の電位が低
下した場合トランジスタＱ５１がオン状態となり、この
ノードＮＯ１の電位を上昇させる。したがってノードＮ
Ｏ１のローレベルはトランジスタＱ５１の電流供給能力
と対応の放電用のトランジスタＱ１７およびＱ３０の放
電能力との関係によって定められる電位に設定される。
【００８８】列選択信号Ｙｉがハイレベルへ移行し、こ
の負荷回路８における放電経路が遮断された場合、ノー
ドＮＯ１およびＮＯ２はそれぞれトランジスタＱ５１お
よびＱ５３により充電される。このノードＮＯ１および
ＮＯ２の電位変動はトランジスタＱ５１ないしＱ５４に
より補償され、ノードＮＯ１およびＮＯ２の電位は確実
に所定のプリチャージ電位Ｖｃｃ−｜Ｖｔｈｐ｜にイコ
ライズされる。
【００８９】またこの図６に示す負荷回路の構成の場
合、ノードＮＯ１およびＮＯ２に付随する寄生容量は、
トランジスタＱ１〜Ｑ４が対称的に配置されているた
め、同一となり、ノードＮＯ１およびＮＯ２における電
位変化特性を同一とすることができる。これにより相補
な内部読出データを出力することが可能となる。
【００９０】なお図１、図４および図６に示す構成にお
いては駆動回路は、ビット線電位をそのゲートに受ける
トランジスタがノードＮＯＡ，ＮＯＢに接続されてお
り、列選択信号を受けるトランジスタにより接地電位接
続されている。この場合列選択信号に応じて動作するト
ランジスタがノードＮＯＡおよびＮＯＢに接続され、こ
のトランジスタと接地電位との間にビット線電位を増幅
するトランジスタが設けられる構成が用いられてもよ
い。
【００９１】また、カレントミラー型増幅回路のトラン
ジスタの導電型は反対にされてもよい。
【００９２】
【発明の効果】以上のように、この発明に従えば、デー
タ線を主データ線と副データ線との分割構造とし、主デ
ータ線と副データ線との間の容量を分離する容量分離手
段を設けることにより、主データ線に付随する寄生容量
を大幅に低減することができ、半導体記憶装置における
データ読出速度を大幅に改善することが可能となる。
【００９３】
【００９４】
【００９５】メモリセルアレイを列グループに分割し、
各列グループに対して副データ線を設け、差動増幅回路
出力を対応の副データ線上に伝達し、選択列グループに
対して設けられた副データ線のみを主データ線に接続
し、この主データ線と副データ線との接続を、電気的に
接続しかつ容量分離を行なうように構成することによ
り、この主データ線に付随するゲート容量を大幅に低減
することができ、高速かつ低消費電流で動作する半導体
記憶装置を実現することができる。また、この接続手段
による容量分離により、副データ線の論理振幅を小さく
することができ、この副データ線のゲート容量の充放電
容量を低減することができ、より低消費電流とすること
ができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体記憶装置の主
要部の構成を示す図である。
【図２】図１に示す半導体記憶装置の代表的な回路動作
を示す信号波形図である。
【図３】この発明による半導体記憶装置の効果を示すた
めの動作波形図である。
【図４】この発明の他の実施例である半導体記憶装置の
主要部の構成を示す図である。
【図５】図４に示す半導体記憶装置の代表的な回路動作
を示す信号波形図である。
【図６】この発明のさらに他の実施例である半導体記憶
装置の主要部の構成を示す図であり、カレントミラー型
増幅器の負荷回路の変更例を示す図である。
【図７】従来の半導体記憶装置の主要部の構成を示す図
である。
【図８】図７に示す半導体記憶装置の代表的な回路動作
を示す信号波形図である。
【符号の説明】
１ メモリセル ２ Ｎ型センスアンプ ３ Ｐ型センスアンプ ６ プリチャージ／イコライズ回路 ７ カレントミラー型増幅器（読出用増幅手段） ８ カレントミラー型増幅器の負荷回路 ９ カレントミラー型増幅器の駆動回路 Ｑ２０ 読出専用データ線を第１の部分と第２の部分に
分割するためのトランジスタ Ｑ２１ 読出専用データ線を第１の部分と第２の部分に
分離するためのトランジスタ ３０−１〜３０−ｎ 接続回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−116083（ＪＰ，Ａ) 特開 平２−101697（ＪＰ，Ａ) 特開 平２−244491（ＪＰ，Ａ) 特開 昭60−132416（ＪＰ，Ａ) 特開 平１−185896（ＪＰ，Ａ) 特開 平３−283191（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 行および列からなるマトリクス状に配列
    される複数のメモリセルを含み、かつ各々が複数の列を
    有する複数のグループに分割されるメモリセルアレイ
    と、 前記メモリセルアレイの各列に対応して設けられ、各々
    に対応の列のメモリセルが接続される複数のビット線対
    と、 前記メモリセルアレイの各前記グループに対して設けら
    れ、データ読出時に、選択されたメモリセルのデータが
    伝達する複数の副データ線と、 前記複数の副データ線に共通に設けられる主データ線
    と、 グループ選択信号に応答して、選択された列グループに
    対応して設けられた副データ線を前記主データ線へ接続
    する接続手段とを備え、前記接続手段は、該接続時前記
    主データ線と前記選択された列グループに対応して設け
    られた副データ線とを容量的に分離する容量分離手段を
    含み、さらにデータ読出時に、列選択信号に応答して活
    性化され、この列選択信号が指定する列に対応して設け
    られたビット線対の電位を差動的に増幅して対応の副デ
    ータ線へ伝達する増幅手段を備える、半導体記憶装置。
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