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JPH0469894A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0469894A
JPH0469894A JP2181888A JP18188890A JPH0469894A JP H0469894 A JPH0469894 A JP H0469894A JP 2181888 A JP2181888 A JP 2181888A JP 18188890 A JP18188890 A JP 18188890A JP H0469894 A JPH0469894 A JP H0469894A
Authority
JP
Japan
Prior art keywords
transistor
output
input
complementary
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2181888A
Other languages
English (en)
Inventor
Takahiro Yamamoto
恭弘 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP2181888A priority Critical patent/JPH0469894A/ja
Priority to US07/727,598 priority patent/US5297080A/en
Publication of JPH0469894A publication Critical patent/JPH0469894A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置の記憶セルから読み出されたセル情報を
検出して増幅するセンスアンプに関し、出力信号を中間
レベルとしないようにすることを目的とし、 相補入力電流信号に基づいて相補電圧信号を出力する一
対の入力トランジスタと、その入力トランジスタが出力
する相補電圧信号に基づいて相補電圧信号を出力する出
力トランジスタとで構成されるセンスアンプであって、
入力トランジスタと出力トランジスタとの間には入力ト
ランジスタから出力される相補電圧信号の基準電圧に対
するＨレベルからＬレベルへの移行をとらえた場合に限
り出力トランジスタへの相補電圧出力信号を反転させる
ラッチ回路を介在させて構成する。
〔産業上の利用分野〕
この発明は半導体記憶装置の記憶セルから読み出された
セル情報を検出して増幅するセンスアンプに関するもの
である。
近年の半導体記憶装置では益々大容量かつ高速化が進ん
でいるため、記憶セルのセル情報を検出して増幅するセ
ンスアンプも大容量の記憶セル群内から選択された所定
の記憶セルからセル情報を正確にかつ高速に読み出すこ
とが要請されている。
〔従来の技術〕
従来のＳＲＡＭのセル情報読出し動作を第５図に従って
説明すると、ワード線ＷＬＩ、ＷＬ２が選択されると同
時にトランジスタＴｒ３．　　Ｔｒ４．　Ｔ「５のベー
スにＨレベルのコラム選択信号Ｃ８が入力されると、ビ
ット線ＢＬ、ＢＬが選択されることにより記憶セル１が
活性化されて被選択状態となる。この状態では記憶セル
１からビット線ＢＬ。
ＢＬに相補電圧信号データが読み出され、その相補電圧
信号データに基づいてプリセンスアンプ２を構成するト
ランジスタＴ　ｒｌ、　Ｔ　ｒ２が動作スる。
そして、例えばビット線ＢＬにＨレベル、ビット線ＢＬ
にＬレベルのセル情報が読み出されると、センスアンプ
３から読出し電流信号線ＲＤを介して引き込まれるトラ
ンジスタＴｒｉのコレクタ電流は同じ（センスアンプ３
から読出し信号線ＲＤを介して引き込まれるトランジス
タＴｒ２のコレクタ電流より大きくなる。
このような読出し動作時においては、センスアンプ３の
入力トランジスタＴ　ｒ６ｔ　Ｔ　ｒ７のベースには基
準信号Ｖｒｅｆｌが入力されて両トランジスタＴ’ｒ６
．　Ｔｒ７が活性化され、このような状態で上記のよう
にトランジスタＴ　ｒｌ、　Ｔ　ｒ２が動作すると、ト
ランジスタＴｒ６のコレクタ電流はトランジスタＴｒ７
のコレクタ電流より大きくなり、抵抗Ｒ１，Ｒ２に流れ
るコレクタ電流に基づく電圧降下によりトランジスタＴ
ｒ８のベース電位はトランジスタＴ「９のベース電位よ
り低下する。この結果、両トランジスタＴ　ｒ８．　Ｔ
　ｒ９のベース電位が同トランジスタＴ　ｒ８．　Ｔ　
ｒ９で増幅されて相補出力信号ＯＵＴ。
ＯＵＴが出力される。なお、トランジスタＴ　ｒ８゜Ｔ
ｒ９のエミッタに接続されるダイオードＤＩ、Ｄ２はそ
の順方向電圧降下により出力信号ＯＵＴ。
σＵＴの電圧レベルを調整している。
〔発明が解決しようとする課題〕
上記のような読出し動作において読出し速度を向上させ
るためにデコーダによるビット線の選択速度を引き上げ
ると、前記のように一対のビット線ＢＬ、Ｂ工以外のビ
ット線が同時に選択されて二重選択状態となったり、あ
るいはいずれのビット線も選択されない非選択状態が発
生することがある。このような場合には読出し電流信号
線ＲＤ。
■を介してプリセンスアンプ２に引き込まれる電流がほ
とんど同一となる。この結果、出力信号ＯＵＴ、ＯＵＴ
がともに中間レベルとなって後段のＥＣＬ回路を誤動作
させたり、あるいは出力電圧信号ＯＵＴ、ＯＵＴにグリ
ッチが発生して読出し速度を低下させるという問題点が
ある。
この発明の目的は、入力信号が中間レベルとなっても出
力信号を中間レベルとすることのないセンスアンプを提
供するにある。
〔課題を解決するための手段〕
第１図は本発明の原理説明図である。すなわち、相補入
力電流信号に基づいて相補電圧信号を出力する一対の入
力トランジスタＴ　ｒ６．　Ｔ　ｒ７と、その入力トラ
ンジスタＴ　ｒ６．　Ｔ　ｒ７が出力する相補電圧信号
に基づいて相補電圧信号を出力する出力トランジスタＴ
　ｒ８．　Ｔ　ｒ９とで構成されるセンスアンプで、入
力トランジスタＴ　ｒ６．　Ｔ　ｒ７と出力トランジス
タＴ　ｒ８．　Ｔ　ｒ９との間には入力トランジスタか
ら出力される相補電圧信号の基準電圧Ｖｒｅｆ２に対す
るＨレベルからＬレベルへの移行をとらえた場合に限り
出力トランジスタへの相補出力電圧信号を反転させるラ
ッチ回路５を介在させている。
また、第２図に示すようにラッチ回路５は入力電圧信号
の基準電圧Ｖ　ｒｅｆ２に対するＨレベルからＬレベル
への移行をとらえて出力トランジスタＴｒ８．　　Ｔｒ
９への出力信号を反転させるフリップフロップ回路で構
成している。
〔作用〕
入力電圧信号がいずれも基準電圧Ｖ　ｒｅｆ２より高く
なるような中間レベルとなっても出力電圧信号は適正な
相補電圧信号にラッチされて中間レベルとなることはな
く、出力電圧信号は一方の入力電圧信号が基準電圧Ｖｒ
ｅｆ２より低くなった場合に限り反転する。
〔実施例〕
以下、この発明を具体化した一実施例を第２図に従って
説明する。なお、前記従来例と同一構成部分は同一番号
を付してその説明を省略する。
この実施例のセンスアンプ４は前記従来例の入力トラン
ジスタＴ　ｒ６．　Ｔ　ｒ７と出力トランジスタＴｒ８
．　　Ｔｒ９の間にＲＳフリップフロップ回路で構成さ
れるラッチ回路５が介在されている。
すなわち、トランジスタＴｒ６．　Ｔｒ７のエミッタに
は前記従来例と同様に読出し電流信号線ＲＤ。
■が接続されてプリセンスアンプ２から相補電流信号デ
ータが入力される。そして、トランジスタＴｒ６のコレ
クタはトランジスタＴｒｌｌのベースに接続され、その
コレクタは電源Ｖｃｃに接続されるとともにエミッタは
定電流回路■５を介して電源ＶＥＨに接続されている。
また、トランジスタＴｒ７のコレクタはトランジスタＴ
ｒ１２のベースに接続され、そのコレクタは電源Ｖｃｃ
に接続されるとともにエミッタは定電流回路■６を介し
て電源ＶＥＢに接続されている。
トランジスタＴ　ｒＬｌのエミッタはトランジスタＴ　
ｒｌ３のベースに接続され、そのトランジスタＴｒ１３
のコレクタは抵抗Ｒ３を介して電源Ｖｃｃに接続される
とともに、前記出力トランジスタＴｒ８のベースに接続
されている。また、トランジスタＴｒ１５のエミッタは
トランジスタＴ　ｒｌ４のコレクタに接続され、そのト
ランジスタＴｒ１４のベースは出力端子に接続されて出
力電圧信号ＯＵＴが入力され、エミッタは定電流回路Ｉ
７を介して電源ＶＥＨに接続されている。
トランジスタＴ「１２のエミッタはトランジスタＴｒ１
．５のベースに接続され、そのトランジスタＴｒ１５の
コレクタは抵抗Ｒ４を介して電源Ｖｃｃに接続されると
ともに、前記出力トランジスタＴｒ９のベースに接続さ
れている。また、トランジスタＴ「１３のエミッタはト
ランジスタＴ　ｒｌ６のコレクタに接続され、そのトラ
ンジスタＴｒ１６のベースは出力端子に接続されて出力
電圧信号ＯＵＴが人力され、エミッタは定電流回路■５
を介して電源ＶＥＨに接続されている。
前記トランジスタＴｒ８のベースにはトランジスタＴｒ
１．７のコレクタが接続され、そのトランジスタＴｒ１
．７のベースには第二の基準電圧Ｖ　ｒｅｆ２が入力さ
れ、エミッタは前記トランジスタＴｒ１．６のコレクタ
に接続されている。前記トランジスタＴｒ９のベースに
はトランジスタＴｒ１８のコレクタが接続され、そのト
ランジスタＴｒ１８のベースには第二の基準電圧Ｖｒｅ
ｆ２が入力され、エミッタは前記トランジスタＴ　ｒｌ
４のコレクタに接続されている。
このような構成によりトランジスタ’ｌ”　ｒｌ、３　
、　　Ｔｒ１５は一方のベース電位が第二の基準電圧Ｖ
ｒｅｆ２より低くなると同時に他方のベース電位が第二
の基準電圧Ｖｒｅｆ２より高くなるとオンされ、トラン
ジスタＴ　ｒｌ８は同Ｔ　ｒｌ３がオフされるとオンさ
れ、トランジスタＴ　ｒｌ７は同Ｔｒ１５がオフされる
とオンされるようになっている。また、トランジスタＴ
ｒ１４　、　Ｔｒ１６は一方がオンすると他方がオフす
るようになっている。
さて、このように構成されたセンスアンプ４では相補す
る入力電流信号線ＲＤに同ＲＤより電流が増大し、同Ｒ
Ｄに同ＲＤより電流が減少した入力電流信号が入力され
るとトランジスタＴｒ６．　Ｔｒ７を介してトランジス
タＴ　ｒｌｌのベース電位は低下し、トランジスタＴ　
ｒｌ２のベース電位は上昇する。すると、トランジスタ
Ｔ「１３のベース電位は第二の基準電圧Ｖ　ｒｅｆ２よ
り低下して同トランジスタＴ　ｒｌ３はオフされるとと
もにトランジスタＴｒｉ８がオンされ、トランジスタＴ
　ｒ１５のベース電位は第二の基準電圧Ｖ　ｒｅｆ２よ
り上昇して同トランジスタＴｒ１５はオンされてトラン
ジスタＴｒ１７はオフされる。これに基づいて出力トラ
ンジスタＴｒ８はベース電位が上昇してオンされるとと
もに、出力トランジスタＴｒ９はベース電位が低下して
オフされて出力電圧信号ＯＵＴがＬレベル、同σ■１が
Ｈレベルとなり、この出力電圧信号ＯＵＴ、ＯＵ’Ｔに
基づいてトランジスタＴｒ１４がオフされるとともにト
ランジスタＴ　ｒ１６がオンされて上記の状態が維持さ
れる。
一方、相補する入力電流信号線ＲＤに同Ｆｔ５より電流
が減少し、同「石に同ＲＤより電流が増大した入力電流
信号が入力されるとトランジスタＴｒ６．　　Ｔｒ７を
介してトランジスタＴｒｌｌのベース電位は上昇し、ト
ランジスタＴ　ｒ１２のベース電位は低下する。すると
、トランジスタＴｒ１３のベース電位は第二の基準電圧
Ｖｒｅｆ２より上昇して同トランジスタＴｒ１３がオン
されるとともにトランジスタＴｒ１８がオフされ、トラ
ンジスタＴｒ１５のベース電位は第二の基準電圧Ｖｒｅ
ｆ２より低下して同トランジスタＴ　ｒ１５がオフされ
るとともにトランジスタＴｒ１７がオンされる。これに
基づいて出力トランジスタＴｒ８はベース電位が低下し
てオフされるとともに、出力トランジスタＴｒ９はベー
ス電位が上昇してオンされて出力電圧信号ＯＵＴがＨレ
ベル、同ＯＵＴがＬレベルとなり、この出力電圧信号Ｏ
ＵＴ、ＯＵＴに基づいてトランジスタＴｒｉ４がオンさ
れるとともにトランジスタＴｒ１６がオフされて上記の
状態が維持される。
上記のような状態から他の記憶セルが選択されて非反転
信号データが読み出される際に二重選択あるいは非選択
状態が発生した場合を説明する。
二重選択あるいは非選択状態の発生により入力型゛流信
号線ＲＤ、ＲＤから入力される入力電流信号が瞬間的に
中間レベルとなると、第３図に示すようにトランジスタ
Ｔ「１３のベース電位Ａが若干低下すると同時にトラン
ジスタＴ　ｒ１５のベース電位Ｂはそのピークが第二の
基準電圧Ｖ　ｒｅｆ２を越えるレベルまで上昇する。と
ころが、トランジスタＴ「１３はそのベース電位Ａが第
二の基準電圧Ｖ　ｒｅｆ２より高く維持されて依然とし
てオンし続けるため、トランジスタＴｒ１．８はオフ状
態に維持されて出力トランジスタＴ　ｒ８．　　Ｔ　ｒ
９の状態は変わらず、トランジスタＴ　ｒ１４はオン状
態、同Ｔｒ１６はオフ状態に維持されてトランジスタＴ
　ｒ１５はオンされない。
従って、入力信号が中間レベルとなってもそのノイズに
影響されることなく出力電圧信号ＯＵＴはＨレベル、同
ＯＵＴはＬレベルにラッチされて出力される。
一方、上記の状態から他の記憶セルが選択されて反転信
号データが読み出される際に二重選択あるいは非選択状
態が発生した場合を説明する。反転信号データが入力電
流信号線ＲＤ、百Ｔに読み出されると、第４図に示すよ
うにトランジスタＴｒ１３のベース電位Ａは低下し、ト
ランジスタＴｒ１５のベース電位Ｂは上昇する。そして
、トランジスタＴｒ１５のベース電位Ｂが第二の基準電
圧Ｖｒｅｆ２を越えた状態でトランジスタＴ　ｒ１３の
ベース電位Ａが第二の基準電圧Ｖ　ｒｅｆ２より低下す
ると、トランジスタＴ「１３はオフしてトランジスタＴ
ｒ１８がオンされるため、出力トランジスタＴｒ９はオ
フされる。また、トランジスタＴ　ｒ１３のオフ動作に
基づいて出力トランジスタＴｒ８がオンされ、これに基
づいてトランジスタＴｒ１５　、　　Ｔｒ１６がオンさ
れてこの状態が維持される。
上記のようなトランジスタＴｒ１３　、　Ｔｒ１５のベ
ース電位Ａ、Ｂが反転にともなって二重選択の発生によ
り入力電流信号線ＲＤ、ＲＤから入力される入力電流信
号が瞬間的に中間電流レベルとなると、第４図に示すよ
うに一旦は第二の基準電圧Ｖｒｅｆ２以下まで低下した
トランジスタＴｒ１３のベース電位Ａが再度上昇するが
、この時トランジスタＴ　ｒ１５のベース電位Ｂは第二
の基準電圧Ｖ　ｒｅｆ２以下まで低下することはないの
で、トランジスタＴｒ１５は依然としてオンし続け、ト
ランジスタＴｒｉ７はオフ状態に維持されて出力トラン
ジスタＴ　ｒ８゜Ｔｒ９の状態は変わらず、トランジス
タＴ　ｒ１４はオフ状態、同Ｔｒ１．６はオン状態に維
持されてトランジスタＴ　ｒ１３はオンされない。従っ
て、入力信号が中間レベルとなってもそのノイズに影響
されることなく出力電圧信号ＯＵＴはＬレベル、同ＯＵ
下はＨレベルにラッチされて出力される。
以上のようにこのセンスアンプ４では記憶セルの二重選
択あるいは非選択状態の発生によって入力電流信号線Ｒ
Ｄ、ＲＤにともに中間レベルの電流信号が入力されると
、トランジスタＴｒ１．３．Ｔｒ１５のベース電位Ａ、
Ｂはともに第二の基準電圧Ｖ　ｒｅｆ２より高くなるが
、同トランジスタＴｒ１．３゜Ｔ　ｒ１５を含むラッチ
回路５の動作により同トランジスタＴｒ１３　、　Ｔｒ
１５のベース電位Ａ、Ｂのいずれか一方が第二の基準電
圧Ｖ　ｒｅｆ２より低くなった場合に限って出力信号Ｏ
ＵＴ、ＯＵＴが反転する。
従って、このセンスアンプ４は入力電流信号に中間レベ
ルが入力されても出力電圧信号ＯＵＴ。
ＯＵＴが中間レベルとなることが防止され、この結果出
力電圧信号でのグリッチの発生による動作速度の低下を
防止することができる。また、出力信号ＯＵＴ、ＯＵＴ
がプリセンスアンプ２のリンギング出力に影響されるこ
ともない。
〔発明の効果〕
以上詳述したように、この発明は入力レベルが中間レベ
ルとなっても出力信号を中間レベルとすることのないセ
ンスアンプを提供することができる優れた効果を発揮す
る。
【図面の簡単な説明】
第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す回路図、第３図及び第
４図は一実施例の動作を示す波形図、 第５図は従来例を示す回路図である。 図中、 ５はラッチ回路、 Ｔ　ｒ６．　Ｔ　ｒ７は入力トランジスタ、Ｔ　ｒ８．
　　Ｔ　ｒ９は出力トランジスタ、Ｖ　ｒｅｆ２は基準
電源である。 本発明の原理説明図 第３図 第４図 一実施例の動作を示す波形図

Claims (1)

  1. 【特許請求の範囲】 １、相補入力電流信号に基づいて相補電圧信号を出力す
    る一対の入力トランジスタ（Ｔｒ６、Ｔｒ７）と、その
    入力トランジスタ（Ｔｒ６、Ｔｒ７）が出力する相補電
    圧信号に基づいて相補電圧信号を出力する出力トランジ
    スタ（Ｔｒ８、Ｔｒ９）とで構成されるセンスアンプで
    あって、 入力トランジスタ（Ｔｒ６、Ｔｒ７）と出力トランジス
    タ（Ｔｒ８、Ｔｒ９）との間には入力トランジスタから
    出力される相補電圧信号の基準電圧（Ｖｒｅｆ２）に対
    するＨレベルからＬレベルへの移行をとらえた場合に限
    り出力トランジスタへの相補電圧出力信号を反転させる
    ラッチ回路（５）を介在させたことを特徴とする半導体
    記憶装置。 ２、ラッチ回路（２）は入力電圧信号の基準電圧（Ｖｒ
    ｅｆ２）に対するＨレベルからＬレベルへの移行をとら
    えて出力トランジスタ（Ｔｒ８、Ｔｒ９）への出力電圧
    信号を反転させるフリップフロップ回路で構成したこと
    を特徴とする請求項１記載の半導体記憶装置。
JP2181888A 1990-07-09 1990-07-09 半導体記憶装置 Pending JPH0469894A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2181888A JPH0469894A (ja) 1990-07-09 1990-07-09 半導体記憶装置
US07/727,598 US5297080A (en) 1990-07-09 1991-07-09 Sense amplifier in semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2181888A JPH0469894A (ja) 1990-07-09 1990-07-09 半導体記憶装置

Publications (1)

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JPH0469894A true JPH0469894A (ja) 1992-03-05

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ID=16108635

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JP2181888A Pending JPH0469894A (ja) 1990-07-09 1990-07-09 半導体記憶装置

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JP (1) JPH0469894A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0654168B1 (en) * 1992-08-10 2001-10-31 Monolithic System Technology, Inc. Fault-tolerant hierarchical bus system
JPH08212787A (ja) * 1995-02-09 1996-08-20 Nec Corp 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604533A (en) * 1982-12-28 1986-08-05 Tokyo Shibaura Denki Kabushiki Kaisha Sense amplifier
US4553053A (en) * 1983-10-03 1985-11-12 Honeywell Information Systems Inc. Sense amplifier
US4668881A (en) * 1983-12-01 1987-05-26 Rca Corporation Sense circuit with presetting means
JPH0652632B2 (ja) * 1985-01-23 1994-07-06 株式会社日立製作所 ダイナミツク型ｒａｍ
EP0365730B1 (en) * 1988-10-28 1994-08-03 International Business Machines Corporation Double stage bipolar sense amplifier for BICMOS SRAMS with a common base amplifier in the final stage
JPH03104090A (ja) * 1989-09-18 1991-05-01 Fujitsu Ltd 半導体記憶装置
US4991141A (en) * 1990-02-08 1991-02-05 Texas Instruments Incorporated Sense amplifier and method for sensing the outputs of static random access memory cells
JP2519580B2 (ja) * 1990-06-19 1996-07-31 三菱電機株式会社 半導体集積回路
US5151879A (en) * 1990-12-27 1992-09-29 Motorola, Inc. Sense amplifier with latch

Also Published As

Publication number Publication date
US5297080A (en) 1994-03-22

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