JPS6267791A - Ｅｃｌメモリにおける書込み・読出し制御回路 - Google Patents
Ｅｃｌメモリにおける書込み・読出し制御回路Info
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- JPS6267791A JPS6267791A JP61219068A JP21906886A JPS6267791A JP S6267791 A JPS6267791 A JP S6267791A JP 61219068 A JP61219068 A JP 61219068A JP 21906886 A JP21906886 A JP 21906886A JP S6267791 A JPS6267791 A JP S6267791A
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- 239000011159 matrix material Substances 0.000 claims description 5
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- 238000000034 method Methods 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マトリックス状に配置されたメモリセルを備
え、それぞれ一つの列に所属するメモリセルが共通に一
対のビット線に接続されていて、更にデータ入力信号の
ためのデータ入力端と、ビット線と該ビット線を閉じる
読出抵抗との間にコレクタ・エミッタ区間を挿入された
書込み・読出のための第１の制御入力端とを備え２つの
出力端と、第１の書込み・読出し制御回路に関する。
え、それぞれ一つの列に所属するメモリセルが共通に一
対のビット線に接続されていて、更にデータ入力信号の
ためのデータ入力端と、ビット線と該ビット線を閉じる
読出抵抗との間にコレクタ・エミッタ区間を挿入された
書込み・読出のための第１の制御入力端とを備え２つの
出力端と、第１の書込み・読出し制御回路に関する。
関する。
各列に例えば１６またはそれの倍数のメモリセルが配置
されている上述の如き様式のＥＣＬメモリにおいては、
ビット線上の書込み・読出し電流がセル電流よりも大き
い。これは、メモリの読出しモードにおいて、アドレス
指定されたメモリセルの両交差結合されたトランジスタ
の一方が飽和状態へ陥るという結果をもたらす。引き続
く書込みアクセス時にセル内容を変更しようとする場合
には、その飽和したトランジスタは反転充電され、なけ
ればならない。これは書込み時間を長引かせる結果とな
る。
されている上述の如き様式のＥＣＬメモリにおいては、
ビット線上の書込み・読出し電流がセル電流よりも大き
い。これは、メモリの読出しモードにおいて、アドレス
指定されたメモリセルの両交差結合されたトランジスタ
の一方が飽和状態へ陥るという結果をもたらす。引き続
く書込みアクセス時にセル内容を変更しようとする場合
には、その飽和したトランジスタは反転充電され、なけ
ればならない。これは書込み時間を長引かせる結果とな
る。
この飽和の欠点を限界に保つために、製造プロセスは基
礎トランジスタ電流増幅度の非常に狭い許容誤差の１標
で特別に正確に制御されなければならない。
礎トランジスタ電流増幅度の非常に狭い許容誤差の１標
で特別に正確に制御されなければならない。
本発明の目的は、上述の飽和の障害作用を回路技術的手
段によって、即ち書込み・読出し制御回路の適当な構成
によって除去することにある。
段によって、即ち書込み・読出し制御回路の適当な構成
によって除去することにある。
上記目的は、本発明によれば、第２の書込み・読出し制
御信号（社）により制御するための第２の制御入力端ダ
が設けられ、出力端における出力信号μは制御信号乙／
およびデータ入力信号−に応じて高レベル２進信号値Ｈ
または低レベル２進信号値しまたは中間値Ｍをとり、し
かも、Ｗ＝Ｈ，Ｒ＝Ｌ、Ｄ＝Ｈ→Ａ＝Ｌ、Ｂ＝ＨＷ＝Ｈ
，Ｒ＝Ｌ、Ｄ＝Ｌ →Ａ＝Ｈ，Ｂ＝ＬＷ＝Ｌ、Ｒ＝Ｈ
→Ａ＃Ｂ＃Ｍ Ｗ＝Ｌ、 Ｒ＝Ｌ → Ａ＝Ｂ＝Ｈ が得られ、書込みアクセスから読出しアクセスへの交替
時に第２の制御信号〆の高レベル２進信号値Ｈから低レ
ベル２進信号値りへの移行が第１の制御信号ばの高レベ
ル２進信号値りから低レベル２進信号値Ｈへの移行より
も早く行われることによって達成される。
御信号（社）により制御するための第２の制御入力端ダ
が設けられ、出力端における出力信号μは制御信号乙／
およびデータ入力信号−に応じて高レベル２進信号値Ｈ
または低レベル２進信号値しまたは中間値Ｍをとり、し
かも、Ｗ＝Ｈ，Ｒ＝Ｌ、Ｄ＝Ｈ→Ａ＝Ｌ、Ｂ＝ＨＷ＝Ｈ
，Ｒ＝Ｌ、Ｄ＝Ｌ →Ａ＝Ｈ，Ｂ＝ＬＷ＝Ｌ、Ｒ＝Ｈ
→Ａ＃Ｂ＃Ｍ Ｗ＝Ｌ、 Ｒ＝Ｌ → Ａ＝Ｂ＝Ｈ が得られ、書込みアクセスから読出しアクセスへの交替
時に第２の制御信号〆の高レベル２進信号値Ｈから低レ
ベル２進信号値りへの移行が第１の制御信号ばの高レベ
ル２進信号値りから低レベル２進信号値Ｈへの移行より
も早く行われることによって達成される。
以下、図面を参照しながら本発明を実施例について更に
詳細に説明する。
詳細に説明する。
第１図はメモリセルマトリックスの一列を示し、第２図
は本発明による書込み・読出し制御回路の有利な実施例
を示し、第３図はタイムチャートを示す。
は本発明による書込み・読出し制御回路の有利な実施例
を示し、第３図はタイムチャートを示す。
第１図に示されたメモリセルマトリックスの列は、溝か
に多い個数１例えば１６．３２またはそれ以上のメモリ
セルを代表する２つのメモリセルＺｌ。
に多い個数１例えば１６．３２またはそれ以上のメモリ
セルを代表する２つのメモリセルＺｌ。
Ｚｎを有する。メモリセルＺ１と同様に各セルも２つの
トランジスタｒ１およびＴ２からなり、両トランジスタ
は一方のトラ・ンジスタのコレクタと他方のトランジス
タのベースとの相互接続によって交差結合されている。
トランジスタｒ１およびＴ２からなり、両トランジスタ
は一方のトラ・ンジスタのコレクタと他方のトランジス
タのベースとの相互接続によって交差結合されている。
両トランジスタＴ１およびＴ２の第１エミツタの接続に
は一定のセル電流Ｉ２が供給される。第２のエミッタは
第１のビット線ＢＬＩもしくは第２のビット線Ｂｌ、２
に接続されている。トランジスタＴＩおよびＴ２のコレ
クタはコレクタ抵抗Ｒ１およびマ２を介してワード選択
線（ワード線） Ｗｌもしくは訃に接続されている。ワ
ード線は一般に多数の列における互いに対応するメモリ
セルに対して共通に設けられている。しばしばコレクタ
抵抗にダイオードが順方向に並列接続されている。
は一定のセル電流Ｉ２が供給される。第２のエミッタは
第１のビット線ＢＬＩもしくは第２のビット線Ｂｌ、２
に接続されている。トランジスタＴＩおよびＴ２のコレ
クタはコレクタ抵抗Ｒ１およびマ２を介してワード選択
線（ワード線） Ｗｌもしくは訃に接続されている。ワ
ード線は一般に多数の列における互いに対応するメモリ
セルに対して共通に設けられている。しばしばコレクタ
抵抗にダイオードが順方向に並列接続されている。
ワード線は、図示されていないワード選択デコーダによ
って１つのみのワード線が高い電位を有するのに対して
残りのすべてのワード線が低い電位にあるように制御さ
れる。
って１つのみのワード線が高い電位を有するのに対して
残りのすべてのワード線が低い電位にあるように制御さ
れる。
ビット線ＢＬＩ、ＢＬ２は定電流源ＩＱＩ、ＩＱ２に接
続され、他端では読出抵抗ＲＬＩ 、 ＲＬ２に接続さ
れている。これらの読出抵抗には選択されたメモリセル
の内容の読出し時に種々の電圧降下が現れ、これらの電
圧降下は読出増幅器ＬＶによって評価される。読出増幅
器ＬＶの接続点とメモリセルの接続との間にはビット線
ＢＬＩ 、 ＢＬＺ中にトランジスタＴ３、Ｔ４のエミ
フータ・コレクタ区間が挿入されている。トランジスタ
Ｔ３． Ｔ４は書込み・読出し制御に役立ち、これらの
トランジスタのベースに対応する接続点ＡもしくはＢを
介して制御される。接続点ＡまたはＢにおける高レベル
２進信号値をＨ１低レベル２進信号値をり、Ｈ，Ｌ間の
中間レベルにある信号値をＭとした場合に、書込みアク
セス時には書き込むべきデータビットの２進値に応じて
、 Ｄ＝Ｈ→ Ａ＝Ｌ、 Ｂ＝Ｈ もしくは Ｄ＝Ｌ →Ａ＝Ｈ，Ｂ＝Ｌ となる。読出しアクセスについては、 Ａ＃Ｂ＃Ｍ が当てはまる。
続され、他端では読出抵抗ＲＬＩ 、 ＲＬ２に接続さ
れている。これらの読出抵抗には選択されたメモリセル
の内容の読出し時に種々の電圧降下が現れ、これらの電
圧降下は読出増幅器ＬＶによって評価される。読出増幅
器ＬＶの接続点とメモリセルの接続との間にはビット線
ＢＬＩ 、 ＢＬＺ中にトランジスタＴ３、Ｔ４のエミ
フータ・コレクタ区間が挿入されている。トランジスタ
Ｔ３． Ｔ４は書込み・読出し制御に役立ち、これらの
トランジスタのベースに対応する接続点ＡもしくはＢを
介して制御される。接続点ＡまたはＢにおける高レベル
２進信号値をＨ１低レベル２進信号値をり、Ｈ，Ｌ間の
中間レベルにある信号値をＭとした場合に、書込みアク
セス時には書き込むべきデータビットの２進値に応じて
、 Ｄ＝Ｈ→ Ａ＝Ｌ、 Ｂ＝Ｈ もしくは Ｄ＝Ｌ →Ａ＝Ｈ，Ｂ＝Ｌ となる。読出しアクセスについては、 Ａ＃Ｂ＃Ｍ が当てはまる。
本発明によれば、読出し過程の完了と次の書込みアクセ
スとの間の移行段階で別の信号状態Ａ＝Ｂ＝Ｈが生じさ
せられる。この信号状態は、はｙ′アドレス切換時点で
開始して、アドレス主旨窓されたメモリセルへのデータ
ビットの入力開始にともなって、即ち状態Ａ＝Ｂ＝Ｈが
Ａ＝Ｌ、Ｂ＝ＨまたはＡ＝Ｈ，Ｂ＝Ｌへ丁度移行するに
ともなってはじめて終了することが好ましい。
スとの間の移行段階で別の信号状態Ａ＝Ｂ＝Ｈが生じさ
せられる。この信号状態は、はｙ′アドレス切換時点で
開始して、アドレス主旨窓されたメモリセルへのデータ
ビットの入力開始にともなって、即ち状態Ａ＝Ｂ＝Ｈが
Ａ＝Ｌ、Ｂ＝ＨまたはＡ＝Ｈ，Ｂ＝Ｌへ丁度移行するに
ともなってはじめて終了することが好ましい。
公知のメモリ制御では個々の２進の制御信号Ｗが、パ書
込み″または″読出し″の機能の確定に十分であったの
に対して、本発明では各書込み過程の前に付加的な中立
状態Ａ＝Ｂ＝Ｈを生じさせるために、信号Ｒが必要であ
る。
込み″または″読出し″の機能の確定に十分であったの
に対して、本発明では各書込み過程の前に付加的な中立
状態Ａ＝Ｂ＝Ｈを生じさせるために、信号Ｒが必要であ
る。
制御信号Ｗ、Ｒおよび書込みデータＤに対するビット線
中に挿入されたトランジスタＴ３およびＴ４の制御のた
めの信号ＡおよびＢの依存性を、もう一度分かり易く次
の表に示す。書込みデータＤの列における符号Ｘは任意
の２進値を表す。
中に挿入されたトランジスタＴ３およびＴ４の制御のた
めの信号ＡおよびＢの依存性を、もう一度分かり易く次
の表に示す。書込みデータＤの列における符号Ｘは任意
の２進値を表す。
第２図は上述のトランジスタＴ３およびＴ４の制御のた
めの信号を導出するための回路装置を示す。
めの信号を導出するための回路装置を示す。
この回路装置は、トランジスタＴ１１および定電流源Ｉ
ＱＩＩからなるエミッタホロワを介して制御信号Ｗによ
って制御される第１の差動増幅器を有し、この差動増幅
器はエミッタを接続されたトランジスタＴ１２およびＴ
１３からなり、定電流源１口１２により給電される。ト
ランジスタＴ１２のベースはトランジスタＴ１１のエミ
ッタに接続されている。トランジスタＴ１３のベースは
第１の比較電位ｖ、、。、ｌに置かれている。
ＱＩＩからなるエミッタホロワを介して制御信号Ｗによ
って制御される第１の差動増幅器を有し、この差動増幅
器はエミッタを接続されたトランジスタＴ１２およびＴ
１３からなり、定電流源１口１２により給電される。ト
ランジスタＴ１２のベースはトランジスタＴ１１のエミ
ッタに接続されている。トランジスタＴ１３のベースは
第１の比較電位ｖ、、。、ｌに置かれている。
直接に制御されるトランジスタＴ１２のコレクタには第
２の差動増幅器を構成するトランジスタＴ１４およびＴ
１５のエミッタが接続されている。第２の差動増幅器は
トランジスタＴ１４のベースに印加されるデータ入力信
号りにより制御される。トランジスタＴ１５のベースは
第２の比較電位Ｖ、、。、２に保持される。
２の差動増幅器を構成するトランジスタＴ１４およびＴ
１５のエミッタが接続されている。第２の差動増幅器は
トランジスタＴ１４のベースに印加されるデータ入力信
号りにより制御される。トランジスタＴ１５のベースは
第２の比較電位Ｖ、、。、２に保持される。
エミッタ結合されたトランジスタＴ１６、ＴＩ７、Ｔ１
８からなる第３の差動増幅器は第１の差動増幅器の間接
に制御されるトランジスタＴ１３のコレクタ回路に配置
されている。トランジスタＴ１６のベースは既に述べた
第２の比較電位Ｖ ｒ＠１ｔに置かれている。トランジ
スタＴ１７およびＴ１８は共通に第２の制御信号Ｒによ
って制御される。
８からなる第３の差動増幅器は第１の差動増幅器の間接
に制御されるトランジスタＴ１３のコレクタ回路に配置
されている。トランジスタＴ１６のベースは既に述べた
第２の比較電位Ｖ ｒ＠１ｔに置かれている。トランジ
スタＴ１７およびＴ１８は共通に第２の制御信号Ｒによ
って制御される。
トランジスタＴ１４およびＴ１７のコレクタは一括され
て基準電位ＶＣＣにつながっている第１の動作抵抗ＡＲ
Ｉと接続されている。この接続点は信号Ａのための出力
端をなす。トランジスタＴ１５およびＴ１８のコレクタ
と基準電位ｖＣｃにつながっている第２の動作抵抗ＡＲ
２との接続点は信号Ｂのための出力端をなす。
て基準電位ＶＣＣにつながっている第１の動作抵抗ＡＲ
Ｉと接続されている。この接続点は信号Ａのための出力
端をなす。トランジスタＴ１５およびＴ１８のコレクタ
と基準電位ｖＣｃにつながっている第２の動作抵抗ＡＲ
２との接続点は信号Ｂのための出力端をなす。
第２図による回路装置の動作は図面から容易に分かる。
Ｗ＝Ｈについては、信号ＡおよびＢはデータ入力信号り
にのみ依存する。第１の差動増幅器におけるトランジス
タＴ１３が無電流であるために、制御信号Ｒは何らの影
響も及ぼさない（書込み）。
にのみ依存する。第１の差動増幅器におけるトランジス
タＴ１３が無電流であるために、制御信号Ｒは何らの影
響も及ぼさない（書込み）。
これに対して、Ｗ＝Ｌの場合の信号ＡおよびＢはトラン
ジスタＴ１２の無電流のために制御信号Ｒにのみ依存す
る。Ｒ＝Ｈならば、定電流源１旧２から供給される電流
は両動作抵抗ＡＲＩ、 ＡＲ２へ等しく分流され、通常
値の半分だけの電圧降下を各動作抵抗に生じさせる（読
出し）。Ｒ＝Ｌの場合には全電流が定電流源ＩＱ１２か
らトランジスタＴ１３およびＴ１６を介して流れ、それ
により動作抵抗ＡＲＩおよびＡＲ２のいずれにも電圧降
下が生じない（中立状態）。
ジスタＴ１２の無電流のために制御信号Ｒにのみ依存す
る。Ｒ＝Ｈならば、定電流源１旧２から供給される電流
は両動作抵抗ＡＲＩ、 ＡＲ２へ等しく分流され、通常
値の半分だけの電圧降下を各動作抵抗に生じさせる（読
出し）。Ｒ＝Ｌの場合には全電流が定電流源ＩＱ１２か
らトランジスタＴ１３およびＴ１６を介して流れ、それ
により動作抵抗ＡＲＩおよびＡＲ２のいずれにも電圧降
下が生じない（中立状態）。
第３図のタイムチャートにおいて、一段目ａ）にはメモ
リアドレスＡＤＲの印加が象徴的に示されている。平行
な水平な線を有する４つのセクションはメモリのアドレ
ス入力端におけるアドレスが有効である時間範囲を特徴
付けている。斜めに走る交差する線を有する中間の区間
ではアドレス交替が行われる。理解を容易にするために
個々の場所に読出しアクセスＲＥが行われるか書込みア
クセスＷＲが行われるかが記入されている。
リアドレスＡＤＲの印加が象徴的に示されている。平行
な水平な線を有する４つのセクションはメモリのアドレ
ス入力端におけるアドレスが有効である時間範囲を特徴
付けている。斜めに走る交差する線を有する中間の区間
ではアドレス交替が行われる。理解を容易にするために
個々の場所に読出しアクセスＲＥが行われるか書込みア
クセスＷＲが行われるかが記入されている。
二段目ｂ）には第１の制御信号Ｗの経過が示されている
。図から分かるように、読出しアクセスにはＷ＝Ｌが当
てはまる。書込みアクセス時にのみ限られた時間だけＷ
＝Ｈとなる。
。図から分かるように、読出しアクセスにはＷ＝Ｌが当
てはまる。書込みアクセス時にのみ限られた時間だけＷ
＝Ｈとなる。
三段目Ｃ）における第２の制御信号Ｒの経過は読出しア
クセスについてはＲ＝Ｈ１書込みアクセスについてばＲ
＝Ｌを示し、その点に関する限り従来のＲ＝Ｗに対応す
る。しかし、本発明の場合には、第２の制御信号ＲのＨ
からＬへの移行が上述の関係とは違って第１の制御１言
号ＷのＬからＨ＾、の移行よりも溝かに早く行われ、そ
の場合に最ら も早い可能な時点は蝉雰の如く先行の読出し過程の社了
後にはじめて存在する。しかし上述の信号移行の時間間
隔はアドレス指定されたメモリセルにおける結合された
両トランジスタの最初に述べた飽和状態を解除するため
に十分でなければならない。
クセスについてはＲ＝Ｈ１書込みアクセスについてばＲ
＝Ｌを示し、その点に関する限り従来のＲ＝Ｗに対応す
る。しかし、本発明の場合には、第２の制御信号ＲのＨ
からＬへの移行が上述の関係とは違って第１の制御１言
号ＷのＬからＨ＾、の移行よりも溝かに早く行われ、そ
の場合に最ら も早い可能な時点は蝉雰の如く先行の読出し過程の社了
後にはじめて存在する。しかし上述の信号移行の時間間
隔はアドレス指定されたメモリセルにおける結合された
両トランジスタの最初に述べた飽和状態を解除するため
に十分でなければならない。
第２の制御信号ＲのＬからＨへの移行は第１の制御信号
ＷのＨからＬへの移行と同時に行ってもよいし、あるい
は遅れて行ってもよい。これは第３図に破線により示さ
れている。
ＷのＨからＬへの移行と同時に行ってもよいし、あるい
は遅れて行ってもよい。これは第３図に破線により示さ
れている。
以上のように、本発明によれば、第２の書込み・読出し
制御信号Ｒにより制御するための第２の制御入力端を設
け、出力信号Ａ、Ｂが制御信号Ｗ。
制御信号Ｒにより制御するための第２の制御入力端を設
け、出力信号Ａ、Ｂが制御信号Ｗ。
Ｒおよびデータ入力信号りに応じて、
Ｗ＝Ｈ，Ｒ＝Ｌ、Ｄ冨Ｈ→ Ａ＝、Ｌ、 Ｂ＝ＨＷ＝
Ｈ，Ｒ＝Ｌ、Ｄ＝Ｌ →Ａ＝Ｈ，Ｂ＝ＬＷ＝Ｌ、 Ｒ
＝Ｈ−→ Ａ＃Ｂ＃ＭＷ ＝Ｌ、Ｒ＝Ｌ →Ａ＝Ｂ＝Ｈと なるようにし、書込みアクセスから読出しアクセスへの
交替時に第２の制御信号ＲのＨからＬへの移行が第１の
制御信号ＷのＬからＨへの移行よりも早く行わせるとい
う回路技術的手段によってトランジスタ飽和による書込
み時間の長引きという障害を回避することができる。
Ｈ，Ｒ＝Ｌ、Ｄ＝Ｌ →Ａ＝Ｈ，Ｂ＝ＬＷ＝Ｌ、 Ｒ
＝Ｈ−→ Ａ＃Ｂ＃ＭＷ ＝Ｌ、Ｒ＝Ｌ →Ａ＝Ｂ＝Ｈと なるようにし、書込みアクセスから読出しアクセスへの
交替時に第２の制御信号ＲのＨからＬへの移行が第１の
制御信号ＷのＬからＨへの移行よりも早く行わせるとい
う回路技術的手段によってトランジスタ飽和による書込
み時間の長引きという障害を回避することができる。
第１図はメモリセルマトリックスの一列を示す回路図、
第２図は本発明による書込み・読出し制御回路の有利な
実施例を示す回路図、第３図は動作説明のためのタイム
チャートである。 Ａ−・第１の出力信号、Ｂ−・−第２の出力信号、Ｄ−
・−データ入力信号、ｗ−・第１の読出し・書込み制御
信号、Ｒ−・・第２の読出し・書込み制御信号、Ｚｌ。 Ｚｒｒ−−メモリセル、ＲＬＩ、 ＲＬ２−読出抵抗、
ＢＬＩ、 ＢＬ２・−ビット線、圓１．誓ｎ−ワード選
択線、ＬＶ−読出増幅器、ＴＩ、Ｔ２− トランジスタ
、Ｔ３、Ｔ４・・−書込み・読出し制御部トランジスタ
、Ｔ１１− トランジスタ、Ｔ１２． Ｔ１３・−・
第１の差動増幅器のトンジスタ、Ｔ１４゜Ｔ１５−・−
第２の差動増幅器のトランジスタ、Ｔ１６、Ｔ１７゜Ｔ
１８−第３の差動増幅器のトランジスタ、Ｖ Ｅ Ｅ’
−第１の基準電位、Ｖ （（＝・第２の基準電位、■、
□−・・第１の比較信号、Ｖ ＰｍｆＺ・−第２の比較
信号。 ＩＧ １ ｖＥＥ ＶＥＥ
第２図は本発明による書込み・読出し制御回路の有利な
実施例を示す回路図、第３図は動作説明のためのタイム
チャートである。 Ａ−・第１の出力信号、Ｂ−・−第２の出力信号、Ｄ−
・−データ入力信号、ｗ−・第１の読出し・書込み制御
信号、Ｒ−・・第２の読出し・書込み制御信号、Ｚｌ。 Ｚｒｒ−−メモリセル、ＲＬＩ、 ＲＬ２−読出抵抗、
ＢＬＩ、 ＢＬ２・−ビット線、圓１．誓ｎ−ワード選
択線、ＬＶ−読出増幅器、ＴＩ、Ｔ２− トランジスタ
、Ｔ３、Ｔ４・・−書込み・読出し制御部トランジスタ
、Ｔ１１− トランジスタ、Ｔ１２． Ｔ１３・−・
第１の差動増幅器のトンジスタ、Ｔ１４゜Ｔ１５−・−
第２の差動増幅器のトランジスタ、Ｔ１６、Ｔ１７゜Ｔ
１８−第３の差動増幅器のトランジスタ、Ｖ Ｅ Ｅ’
−第１の基準電位、Ｖ （（＝・第２の基準電位、■、
□−・・第１の比較信号、Ｖ ＰｍｆＺ・−第２の比較
信号。 ＩＧ １ ｖＥＥ ＶＥＥ
Claims (1)
- 【特許請求の範囲】 １）マトリックス状に配置されたメモリセルを備えてい
て、それぞれ一つの列に所属するメモリセルが共通に一
対のビット線に接続されていて、更にデータ入力信号（
Ｄ）のためのデータ入力端と、前記ビット線と該ビット
線を閉じる読出抵抗との間にコレクタ・エミッタ区間を
挿入された書込み・読出しトランジスタのベースに接続
されている２つの出力端と、第１の書込み・読出し制御
信号（Ｗ）による制御のための第１の制御入力端とを備
えているようなＥＣＬメモリにおける書込み・読出し制
御回路において、 第２の書込み・読出し制御信号（Ｒ）による制御ための
第２の制御入力端が設けられ、前記出力端における出力
信号（Ａ、Ｂ）は制御信号（Ｗ、Ｒ）およびデータ入力
信号（Ｄ）に応じて高レベル２進信号値Ｈまたは低レベ
ル２進信号値Ｌまたは中間値Ｍをとり、しかも、 Ｗ＝Ｈ、Ｒ＝Ｌ、Ｄ＝Ｈ→Ａ＝Ｌ、Ｂ＝Ｈ Ｗ＝Ｈ、Ｒ＝Ｌ、Ｄ＝Ｌ→Ａ＝Ｈ、Ｂ＝Ｌ Ｗ＝Ｌ、Ｒ＝Ｈ→Ａ≒Ｂ≒Ｍ Ｗ＝Ｌ、Ｒ＝Ｌ→Ａ＝Ｂ＝Ｈ が得られ、書込みアクセスから読出しアクセスへの交替
時に第２の制御信号（Ｒ）の高レベル２進信号値Ｈから
低レベル２進信号値Ｌへの移行が第１の制御信号（Ｗ）
の低レベル２進信号値Ｌから高レベル２進信号値Ｈへの
移行よりも早く行われることを特徴とするＥＣＬメモリ
における書込み・読出し制御回路。 ２）第１および第２のトランジスタ（Ｔ１２、Ｔ１３）
からなる第１の差動増幅器と、第３および第４のトラン
ジスタ（Ｔ１４、Ｔ１５）からなる第２の差動増幅器と
、第４、第５および第６のトランジスタ（Ｔ１６、Ｔ１
７、Ｔ１８）からなる第３の差動増幅器とを備え、第１
の差動増幅器における第１および第２のトランジスタ（
Ｔ１２、Ｔ１３）は、エミッタを結合されて定電流源（
ＩＱ２）により給電され、第１のトランジスタ（Ｔ１２
）のベースはエミッタホロワとして駆動され第１の制御
信号（Ｗ）によって制御されるトランジスタ（Ｔ１１）
のエミッタに接続されていて、第２のトランジスタ（Ｔ
１３）のベースは第１の比較電位（Ｖ＿ｒ＿ｅ＿ｆ＿１
）にあり、 第２の差動増幅器における第３および第４のトランジス
タ（Ｔ１４、Ｔ１５）はエミッタを共通に第１の差動増
幅器における第１のトランジスタ（Ｔ１２）のコレクタ
に接続されていて、且つコレクタを前記出力端（Ａ、Ｂ
）に接続されていると共にそれぞれ１つの動作抵抗（Ａ
Ｒ１、ＡＲ２）を介して基準電位（Ｖ＿ｃ＿ｃ）と接続
されていて、第３のトランジスタ（Ｔ１４）のベースに
はデータ入力信号（Ｄ）が印加され、第４のトランジス
タ（Ｔ１５）のベースは第２の比較電位（Ｖ＿ｒ＿ｅ＿
ｆ＿２）に保たれ、 第３の差動増幅器における第５、第６および第７のトラ
ンジスタはエミッタを共通に第１の差動増幅器における
第２のトランジスタ（Ｔ１３）のコレクタに接続されて
いて、第５のトランジスタ（Ｔ１６）はコレクタを基準
電位（Ｖ＿ｃ＿ｃ）に接続されていて、エミッタを第２
の比較電位（Ｖ＿ｒ＿ｅ＿ｆ＿２）に置かれ、第６およ
び第７のトランジスタ（Ｔ１７、Ｔ１８）のコレクタは
それぞれ前記出力端（Ａ、Ｂ）の一つに接続され、第６
および第７のトランジスタ（Ｔ１７、Ｔ１８）のベース
には第２の制御信号（Ｒ）が印加される、ことを特徴と
する特許請求の範囲第１項に記載のＥＣＬメモリにおけ
る書込み・読出し制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3533453 | 1985-09-19 | ||
| DE3533453.3 | 1985-09-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267791A true JPS6267791A (ja) | 1987-03-27 |
Family
ID=6281403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219068A Pending JPS6267791A (ja) | 1985-09-19 | 1986-09-17 | Ｅｃｌメモリにおける書込み・読出し制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4761766A (ja) |
| EP (1) | EP0216264A1 (ja) |
| JP (1) | JPS6267791A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0390507B1 (en) * | 1989-03-30 | 1996-01-10 | Synergy Semiconductor Corporation | Bit line discharge and sense circuit |
| US5200924A (en) * | 1989-03-30 | 1993-04-06 | Synergy Semiconductor Corporation | Bit line discharge and sense circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3529294A (en) * | 1967-10-02 | 1970-09-15 | Rca Corp | Information switching and storage circuitry |
| JPS55142485A (en) * | 1979-04-25 | 1980-11-07 | Hitachi Ltd | Bipolar memory circuit |
| DE3070152D1 (en) * | 1979-07-26 | 1985-03-28 | Fujitsu Ltd | Semiconductor memory device including integrated injection logic memory cells |
| US4272811A (en) * | 1979-10-15 | 1981-06-09 | Advanced Micro Devices, Inc. | Write and read control circuit for semiconductor memories |
-
1986
- 1986-09-11 EP EP86112571A patent/EP0216264A1/de not_active Withdrawn
- 1986-09-12 US US06/906,211 patent/US4761766A/en not_active Expired - Fee Related
- 1986-09-17 JP JP61219068A patent/JPS6267791A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0216264A1 (de) | 1987-04-01 |
| US4761766A (en) | 1988-08-02 |
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