JPH08212787A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08212787A JPH08212787A JP7021462A JP2146295A JPH08212787A JP H08212787 A JPH08212787 A JP H08212787A JP 7021462 A JP7021462 A JP 7021462A JP 2146295 A JP2146295 A JP 2146295A JP H08212787 A JPH08212787 A JP H08212787A
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- digit line
- semiconductor memory
- transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置におけるセンスアンプの感度
を高くし、読み出し速度を速くする。 【構成】 メモリセル１から読み出されたデータは、入
力信号線対Ｅ１、Ｅ２を介してセンスアンプ１００に入
力される。センスアンプ１００は、差動増幅器構成のバ
イポーラトランジスタＱ３、Ｑ４と、フリップフロップ
構成のバイポーラトランジスタＱ５、Ｑ６とを含み、セ
ンスアンプ活性信号ＣＳＡにより活性化される。活性化
されたセンスアンプ１００は、入力信号線対Ｅ１、Ｅ２
の電位差を受けて、トランジスタＱ３、Ｑ４によってか
かる電位差に基づく出力信号を出力信号線対Ｃ１、Ｃ２
に出力するとともに、トランジスタＱ５、Ｑ６によって
かかる電位差自体を増幅する。これにより、センスアン
プ１００の感度は高くなり、読み出し速度が向上する。
を高くし、読み出し速度を速くする。 【構成】 メモリセル１から読み出されたデータは、入
力信号線対Ｅ１、Ｅ２を介してセンスアンプ１００に入
力される。センスアンプ１００は、差動増幅器構成のバ
イポーラトランジスタＱ３、Ｑ４と、フリップフロップ
構成のバイポーラトランジスタＱ５、Ｑ６とを含み、セ
ンスアンプ活性信号ＣＳＡにより活性化される。活性化
されたセンスアンプ１００は、入力信号線対Ｅ１、Ｅ２
の電位差を受けて、トランジスタＱ３、Ｑ４によってか
かる電位差に基づく出力信号を出力信号線対Ｃ１、Ｃ２
に出力するとともに、トランジスタＱ５、Ｑ６によって
かかる電位差自体を増幅する。これにより、センスアン
プ１００の感度は高くなり、読み出し速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にバイポーラトランジスタを含むスタティックランダ
ムアクセスメモリ（以下、ＳＲＡＭという）のセンスア
ンプに関する。
特にバイポーラトランジスタを含むスタティックランダ
ムアクセスメモリ（以下、ＳＲＡＭという）のセンスア
ンプに関する。
【０００２】
【従来の技術】ＳＲＡＭに限らず多くの半導体記憶装置
では、大きな記憶容量を得るために集積度を高くする必
要があるので、メモリセルをＭＯＳトランジスタによっ
て構成するのが一般的である。しかしながら、ＭＯＳト
ランジスタはバイポーラトランジスタに比べて感度が低
く、且つ性能にばらつきが多いため、センスアンプにＭ
ＯＳトランジスタを用いると、アクセス速度が遅くなる
という欠点がある。そのため、高速アクセスが特に要求
されるＳＲＡＭにおいては、メモリセルにＭＯＳトラン
ジスタを用い、センスアンプにバイポーラトランジスタ
を用いた、いわゆるＢｉＣＭＯＳ型とすることによっ
て、集積度と高速アクセスとを両立させているものがあ
る。
では、大きな記憶容量を得るために集積度を高くする必
要があるので、メモリセルをＭＯＳトランジスタによっ
て構成するのが一般的である。しかしながら、ＭＯＳト
ランジスタはバイポーラトランジスタに比べて感度が低
く、且つ性能にばらつきが多いため、センスアンプにＭ
ＯＳトランジスタを用いると、アクセス速度が遅くなる
という欠点がある。そのため、高速アクセスが特に要求
されるＳＲＡＭにおいては、メモリセルにＭＯＳトラン
ジスタを用い、センスアンプにバイポーラトランジスタ
を用いた、いわゆるＢｉＣＭＯＳ型とすることによっ
て、集積度と高速アクセスとを両立させているものがあ
る。
【０００３】図８は、このような従来のＳＲＡＭの一部
分を示す図である。同図には、半導体基板上に多数形成
されているメモリセル、ワード線、ディジット線対およ
びセンスアンプ等のそれぞれ１つのみが示されており、
デコーダ回路や書き込み回路、タイミングジェネレータ
等の周辺回路は省略してある。メモリセル１は、ワード
線ＷＬおよびディジット選択信号Ｙにより選択されるメ
モリセルであり、ワード線ＷＬが選択されると、メモリ
セル１はディジット線対Ｄ、ＤＢと接続され、ディジッ
ト選択信号Ｙが選択されると、バス線対Ｂ、Ｂ’はＹス
イッチ２を介してバス線対Ｂ、Ｂ’に接続される。な
お、ワード線ＷＬおよびディジット選択信号Ｙは、入力
信号に基づき図示しないデコーダによって選択されるの
であるが、デコーダによる選択動作については説明を省
略する。また、バス線対Ｂ、Ｂ’は、図示しない他のデ
ィジット線対にも図示しない他のＹスイッチを介してつ
ながっており、デコーダにより選択されたディジット線
対のみがバス線対Ｂ、Ｂ’に接続されるようになってい
る。図に示すように、バス線対Ｂ、Ｂ’はバイポーラト
ランジスタＱ１００およびＱ１０１のベースにそれぞれ
接続されており、バス線対Ｂ、Ｂ’上の信号は、かかる
バイポーラトランジスタＱ１００およびＱ１０１のエミ
ッタに接続された入力信号線対Ｅ、Ｅ’を通じセンスア
ンプ８００−１に入力される。センスアンプ８００−１
は、バス線対Ｂ、Ｂ’の数と同数存在するセンスアンプ
群８００のひとつであり、これらセンスアンプ群８００
に共通の出力信号線対Ｃ、Ｃ’は変換回路８１０に接続
されている。かかるセンスアンプ群８００を構成する他
のセンスアンプ８００−２〜８００−ｉもセンスアンプ
８００−１と同様、ディジット線対、バス線対、入力信
号線対を介して多数のメモリセルに接続されているので
あるが、簡単のため図示しない。また、出力信号線対
Ｃ、Ｃ’はこれらセンスアンプ群８００全てに共通であ
るので、ひとつのセンスアンプが活性状態にあれば、他
のセンスアンプは動作しない。すなわち、図示しないデ
コーダの選択によりセンスアンプ活性信号Ａ１が出力さ
れると他のセンスアンプは非活性状態となり、出力信号
線対Ｃ、Ｃ’への出力が禁止される。変換回路８１０
は、出力信号線対Ｃ、Ｃ’上を流れる電流を電圧値に変
換してラッチ回路８２０に出力する回路であり、ラッチ
回路８２０にラッチされた値は出力端子ＤOUT から出力
される。
分を示す図である。同図には、半導体基板上に多数形成
されているメモリセル、ワード線、ディジット線対およ
びセンスアンプ等のそれぞれ１つのみが示されており、
デコーダ回路や書き込み回路、タイミングジェネレータ
等の周辺回路は省略してある。メモリセル１は、ワード
線ＷＬおよびディジット選択信号Ｙにより選択されるメ
モリセルであり、ワード線ＷＬが選択されると、メモリ
セル１はディジット線対Ｄ、ＤＢと接続され、ディジッ
ト選択信号Ｙが選択されると、バス線対Ｂ、Ｂ’はＹス
イッチ２を介してバス線対Ｂ、Ｂ’に接続される。な
お、ワード線ＷＬおよびディジット選択信号Ｙは、入力
信号に基づき図示しないデコーダによって選択されるの
であるが、デコーダによる選択動作については説明を省
略する。また、バス線対Ｂ、Ｂ’は、図示しない他のデ
ィジット線対にも図示しない他のＹスイッチを介してつ
ながっており、デコーダにより選択されたディジット線
対のみがバス線対Ｂ、Ｂ’に接続されるようになってい
る。図に示すように、バス線対Ｂ、Ｂ’はバイポーラト
ランジスタＱ１００およびＱ１０１のベースにそれぞれ
接続されており、バス線対Ｂ、Ｂ’上の信号は、かかる
バイポーラトランジスタＱ１００およびＱ１０１のエミ
ッタに接続された入力信号線対Ｅ、Ｅ’を通じセンスア
ンプ８００−１に入力される。センスアンプ８００−１
は、バス線対Ｂ、Ｂ’の数と同数存在するセンスアンプ
群８００のひとつであり、これらセンスアンプ群８００
に共通の出力信号線対Ｃ、Ｃ’は変換回路８１０に接続
されている。かかるセンスアンプ群８００を構成する他
のセンスアンプ８００−２〜８００−ｉもセンスアンプ
８００−１と同様、ディジット線対、バス線対、入力信
号線対を介して多数のメモリセルに接続されているので
あるが、簡単のため図示しない。また、出力信号線対
Ｃ、Ｃ’はこれらセンスアンプ群８００全てに共通であ
るので、ひとつのセンスアンプが活性状態にあれば、他
のセンスアンプは動作しない。すなわち、図示しないデ
コーダの選択によりセンスアンプ活性信号Ａ１が出力さ
れると他のセンスアンプは非活性状態となり、出力信号
線対Ｃ、Ｃ’への出力が禁止される。変換回路８１０
は、出力信号線対Ｃ、Ｃ’上を流れる電流を電圧値に変
換してラッチ回路８２０に出力する回路であり、ラッチ
回路８２０にラッチされた値は出力端子ＤOUT から出力
される。
【０００４】次に、かかる従来のＳＲＡＭの読み出し動
作について、センスアンプ８００−１の動作を中心に説
明する。まず、図示しないデコーダの選択によりバス線
対Ｂ、Ｂ’上の電位が確定するとセンスアンプ活性信号
Ａ１がハイレベルとされ、ＭＯＳトランジスタＭ１０
０、Ｍ１０１およびＭ１０２がオンし、これらトランジ
スタに定電流が流れる。入力信号線対Ｅ、Ｅ’上の電位
は、バイポーラトランジスタＱ１００およびＱ１０１に
より、バス線対Ｂ、Ｂ’上の電位からそれぞれＰ−Ｎ接
合の順方向電圧（以下、Ｖｆという）分レベルシフトさ
れた電位となっているから、差動増幅器を構成するバイ
ポーラトランジスタＱ１０２およびＱ１０３には、それ
ぞれのベースに供給される電位、すなわち入力信号線対
Ｅ、Ｅ’上の電位に応じた電流が出力信号線対Ｃ、Ｃ’
を介して流れることになる。上記のとおり、入力信号線
対Ｅ、Ｅ’の電位は、バス線対Ｂ、Ｂ’上の電位からそ
れぞれＶｆだけレベルシフトされているだけで、電位差
としてはディジット線対Ｄ、ＤＢの電位差と同じである
にもかかわらず、ディジット線対Ｄ、ＤＢにはメモリセ
ル１の他に、図示しない多数のメモリセルが接続されて
おり、その負荷容量はかなり大きいので、ディジット線
対Ｄ、ＤＢの電位差はごく僅かである。このようにごく
僅かな電位差のままバイポーラトランジスタＱ１０２お
よびＱ１０３は差動増幅を行うのであるが、バイポーラ
トランジスタは感度が高く、僅かなベース電位の変化に
対してもコレクタ電流を鋭く変化させるため、出力信号
線対Ｃ、Ｃ’に流れる電流は、入力信号線対Ｅ、Ｅ’上
の僅かな電位差に対しても比較的速やかに変化すること
になる。出力信号線対Ｃ、Ｃ’を流れる電流は、変換回
路８１０内の定電流源Ｉ１００およびＩ１０１の定電流
とともに、それぞれ抵抗Ｒ１００およびＲ１０１を流
れ、これら抵抗により降下された電圧が接点Ｖ１００お
よびＶ１０１に現れる。例えば出力信号線Ｃにより多く
の電流が流れているとすると、接点Ｖ１００の電位は、
接点Ｖ１０１の電位よりも低くなる。かかる接点の電位
を、ラッチ回路８２０がラッチ信号Ａ２に応答してラッ
チすることにより、メモリセル１に格納されたデータ
が、出力端子ＤOUT から読み出される。
作について、センスアンプ８００−１の動作を中心に説
明する。まず、図示しないデコーダの選択によりバス線
対Ｂ、Ｂ’上の電位が確定するとセンスアンプ活性信号
Ａ１がハイレベルとされ、ＭＯＳトランジスタＭ１０
０、Ｍ１０１およびＭ１０２がオンし、これらトランジ
スタに定電流が流れる。入力信号線対Ｅ、Ｅ’上の電位
は、バイポーラトランジスタＱ１００およびＱ１０１に
より、バス線対Ｂ、Ｂ’上の電位からそれぞれＰ−Ｎ接
合の順方向電圧（以下、Ｖｆという）分レベルシフトさ
れた電位となっているから、差動増幅器を構成するバイ
ポーラトランジスタＱ１０２およびＱ１０３には、それ
ぞれのベースに供給される電位、すなわち入力信号線対
Ｅ、Ｅ’上の電位に応じた電流が出力信号線対Ｃ、Ｃ’
を介して流れることになる。上記のとおり、入力信号線
対Ｅ、Ｅ’の電位は、バス線対Ｂ、Ｂ’上の電位からそ
れぞれＶｆだけレベルシフトされているだけで、電位差
としてはディジット線対Ｄ、ＤＢの電位差と同じである
にもかかわらず、ディジット線対Ｄ、ＤＢにはメモリセ
ル１の他に、図示しない多数のメモリセルが接続されて
おり、その負荷容量はかなり大きいので、ディジット線
対Ｄ、ＤＢの電位差はごく僅かである。このようにごく
僅かな電位差のままバイポーラトランジスタＱ１０２お
よびＱ１０３は差動増幅を行うのであるが、バイポーラ
トランジスタは感度が高く、僅かなベース電位の変化に
対してもコレクタ電流を鋭く変化させるため、出力信号
線対Ｃ、Ｃ’に流れる電流は、入力信号線対Ｅ、Ｅ’上
の僅かな電位差に対しても比較的速やかに変化すること
になる。出力信号線対Ｃ、Ｃ’を流れる電流は、変換回
路８１０内の定電流源Ｉ１００およびＩ１０１の定電流
とともに、それぞれ抵抗Ｒ１００およびＲ１０１を流
れ、これら抵抗により降下された電圧が接点Ｖ１００お
よびＶ１０１に現れる。例えば出力信号線Ｃにより多く
の電流が流れているとすると、接点Ｖ１００の電位は、
接点Ｖ１０１の電位よりも低くなる。かかる接点の電位
を、ラッチ回路８２０がラッチ信号Ａ２に応答してラッ
チすることにより、メモリセル１に格納されたデータ
が、出力端子ＤOUT から読み出される。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置では、センスアンプにバイポーラトランジ
スタによる差動増幅器を用いているので、入力信号線対
Ｅ、Ｅ’の僅かな電位差を比較的速やかに検出すること
ができるが、近年におけるメモリの大容量化により、ひ
とつのディジット線対に接続されるメモリセルの数が増
大してくると、これに伴い読み出し時におけるディジッ
ト線対の電位差はより微小に、且つ電位の変化速度はよ
り緩慢になってしまう。したがって、高集積化が進むに
つれ、比較的感度のよいセンスアンプをもってしても、
読み出しにかかる時間は長くなってしまい、高速アクセ
スへの要求が満たされなくなってしまうので、より高速
に読み出しを行うことのできるセンスアンプを備えた半
導体記憶装置が望まれていた。
導体記憶装置では、センスアンプにバイポーラトランジ
スタによる差動増幅器を用いているので、入力信号線対
Ｅ、Ｅ’の僅かな電位差を比較的速やかに検出すること
ができるが、近年におけるメモリの大容量化により、ひ
とつのディジット線対に接続されるメモリセルの数が増
大してくると、これに伴い読み出し時におけるディジッ
ト線対の電位差はより微小に、且つ電位の変化速度はよ
り緩慢になってしまう。したがって、高集積化が進むに
つれ、比較的感度のよいセンスアンプをもってしても、
読み出しにかかる時間は長くなってしまい、高速アクセ
スへの要求が満たされなくなってしまうので、より高速
に読み出しを行うことのできるセンスアンプを備えた半
導体記憶装置が望まれていた。
【０００６】したがって、本発明の目的は、ディジット
線対に現れる電位差をさらに高速に検出し、読み出すこ
とのできるセンスアンプを備えた半導体記憶装置を提供
することである。
線対に現れる電位差をさらに高速に検出し、読み出すこ
とのできるセンスアンプを備えた半導体記憶装置を提供
することである。
【０００７】
【課題を解決するための手段】本発明による半導体記憶
装置は、信号線対と、ワード線がアクティブレベルとな
ると記憶内容に応じた電位差を信号線対に与えるメモリ
セルと、かかる信号線対の電位差に応じた信号を出力す
る電位差検出手段および信号線対の電位差を増幅するフ
ィードバック手段を含むセンスアンプとを備えている。
装置は、信号線対と、ワード線がアクティブレベルとな
ると記憶内容に応じた電位差を信号線対に与えるメモリ
セルと、かかる信号線対の電位差に応じた信号を出力す
る電位差検出手段および信号線対の電位差を増幅するフ
ィードバック手段を含むセンスアンプとを備えている。
【０００８】このように、フィードバック回路が信号線
対の電位差自体を増幅するので、差動増幅器が出力する
信号の立ち上がりがきわめて速くなり、したがって読み
出しに要する時間が短縮される。
対の電位差自体を増幅するので、差動増幅器が出力する
信号の立ち上がりがきわめて速くなり、したがって読み
出しに要する時間が短縮される。
【０００９】
【実施例】次に、本発明の実施例につき図面を用いて詳
述する。
述する。
【００１０】図１は、本発明の第１の実施例による半導
体記憶装置の主要部を示す回路図である。本実施例によ
る半導体記憶装置は、半導体基板上にｊ個（ｊ＝ｍ×ｎ
×ｉ）のメモリセルがマトリクス状に形成されている
が、図にはその一部のみが示してある。すなわち、本発
明は、データの読み出し動作時に用いるセンスアンプに
最大の特徴を有しているので、図１には半導体記憶装置
のうち、データの読み出し動作に関連する部分のみを示
し、その他の部分、例えば書き込み回路やアドレスデコ
ーダ、タイミングジェネレータ等については省略してあ
る。以下の説明においても同様である。
体記憶装置の主要部を示す回路図である。本実施例によ
る半導体記憶装置は、半導体基板上にｊ個（ｊ＝ｍ×ｎ
×ｉ）のメモリセルがマトリクス状に形成されている
が、図にはその一部のみが示してある。すなわち、本発
明は、データの読み出し動作時に用いるセンスアンプに
最大の特徴を有しているので、図１には半導体記憶装置
のうち、データの読み出し動作に関連する部分のみを示
し、その他の部分、例えば書き込み回路やアドレスデコ
ーダ、タイミングジェネレータ等については省略してあ
る。以下の説明においても同様である。
【００１１】まず、図１に示されたメモリセル１の具体
的な回路構成を図２を用いて説明するが、他のメモリセ
ルもこれと全く同一の回路構成である。図２に示すとお
り、メモリセル１は高抵抗の負荷素子Ｒ５、Ｒ６および
ＮチャンネルＭＯＳトランジスタＭ７、Ｍ８からなるフ
リップフロップと、トランスファーゲートであるＮチャ
ンネルＭＯＳトランジスタＭ５、Ｍ６から構成され、ワ
ード線ＷＬが選択されてハイレベルとなると、Ｎチャン
ネルＭＯＳトランジスタＭ５、Ｍ６がオンし、記憶部で
あるフリップフロップとディジット線対Ｄ１、ＤＢ１と
が接続される。これによって、フリップフロップに記憶
された内容がディジット線対Ｄ１、ＤＢ１に読み出さ
れ、あるいはディジット線対Ｄ１、ＤＢ１上のデータが
フリップフロップに書き込まれる。
的な回路構成を図２を用いて説明するが、他のメモリセ
ルもこれと全く同一の回路構成である。図２に示すとお
り、メモリセル１は高抵抗の負荷素子Ｒ５、Ｒ６および
ＮチャンネルＭＯＳトランジスタＭ７、Ｍ８からなるフ
リップフロップと、トランスファーゲートであるＮチャ
ンネルＭＯＳトランジスタＭ５、Ｍ６から構成され、ワ
ード線ＷＬが選択されてハイレベルとなると、Ｎチャン
ネルＭＯＳトランジスタＭ５、Ｍ６がオンし、記憶部で
あるフリップフロップとディジット線対Ｄ１、ＤＢ１と
が接続される。これによって、フリップフロップに記憶
された内容がディジット線対Ｄ１、ＤＢ１に読み出さ
れ、あるいはディジット線対Ｄ１、ＤＢ１上のデータが
フリップフロップに書き込まれる。
【００１２】図１に戻って、本実施例による半導体記憶
装置は、それぞれ上記のような構造をもつｊ個のメモリ
セル群の読み出し用に、ｉ個のセンスアンプ１００−１
〜１００−ｉを備えており、各センスアンプはそれぞれ
ｍ×ｎ個のメモリセル群の読み出しを受け持つ。図１に
おいては、上記ｉ個のセンスアンプ１００−１〜１００
−ｉのうち、センスアンプ１００−１のみを図示し、ま
た、ｊ個のメモリセル群のうち、センスアンプ１００−
１により読み出されるｍ×ｎ個のメモリセル群のみを示
してある。図のように、センスアンプ１００−１が読み
出しを受け持つメモリセル群は、ｍ列×ｎ行のマトリク
スに配列されており、各メモリセルはｎ本のワード線お
よびｍ個のカラムスイッチによって選択され、その格納
データがバス線対Ｂ１、Ｂ２に読み出される。すなわ
ち、ｎ本のワード線ＷＬ１〜ＷＬｎは、図示しないデコ
ーダが入力アドレスの一部をデコードすることによりそ
のうちの１本が選択されてハイレベルとなり、ｍ個のカ
ラムスイッチ２−１〜２−ｍは、図示しないデコーダが
入力アドレスの一部をデコードすることにより選択され
たｍ本のカラム選択信号Ｙ１〜Ｙｍのうちの１本によっ
て、対応する１個が導通状態とされる。バス線対Ｂ１、
Ｂ２はこのように選択されたメモリセルのデータをバイ
ポーラトランジスタＱ１、Ｑ２のベースに供給する信号
線対であり、これらバイポーラトランジスタＱ１、Ｑ２
のエミッタはそれぞれ入力信号線対Ｅ１、Ｅ２を介して
センスアンプ１００−１に入力される。図に示すよう
に、センスアンプ１００−１は、差動増幅器を構成する
バイポーラトランジスタＱ３、Ｑ４と、フリップフロッ
プ形式に接続されたバイポーラトランジスタＱ５、Ｑ６
と、定電流源としてのＮチャンネルＭＯＳトランジスタ
Ｍ３、Ｍ４とから構成される。かかるフリップフロップ
形式に接続されたバイポーラトランジスタＱ５、Ｑ６は
フィードバック回路である。これらＭＯＳトランジスタ
Ｍ３、Ｍ４は、センスアンプ活性信号ＣＳＡ−１により
制御され、かかるセンスアンプ活性信号ＣＳＡ−１がハ
イレベルとなると、ＭＯＳトランジスタＭ３はバイポー
ラトランジスタＱ３、Ｑ４からなる差動増幅器の動作電
流を供給し、ＮチャンネルＭＯＳトランジスタＭ４はバ
イポーラトランジスタＱ５、Ｑ６からなるフリップフロ
ップの動作電流を供給する。センスアンプ活性信号ＣＳ
Ａは、ｉ個のセンスアンプ１００−１〜１００−ｉに対
応して、ＣＳＡ−１〜ＣＳＡ−ｉまであり、図示しない
デコーダが入力アドレスの一部をデコードすることによ
り、そのうちのひとつが選択されハイレベルとなる。セ
ンスアンプ１００−１の出力は、全てのセンスアンプに
共通である出力信号線対Ｃ１、Ｃ２に供給され、かかる
出力信号線対Ｃ１、Ｃ２を介して変換回路１１０に入力
される。変換回路１１０は、出力信号線対Ｃ１、Ｃ２上
を流れる電流を電圧値に変換してラッチ回路１２０に出
力する回路であり、ラッチ回路１２０はラッチ信号Ｌに
応答して変換回路１１０の出力信号をラッチし、ラッチ
した値を出力データとして出力端子ＤOUT から出力す
る。
装置は、それぞれ上記のような構造をもつｊ個のメモリ
セル群の読み出し用に、ｉ個のセンスアンプ１００−１
〜１００−ｉを備えており、各センスアンプはそれぞれ
ｍ×ｎ個のメモリセル群の読み出しを受け持つ。図１に
おいては、上記ｉ個のセンスアンプ１００−１〜１００
−ｉのうち、センスアンプ１００−１のみを図示し、ま
た、ｊ個のメモリセル群のうち、センスアンプ１００−
１により読み出されるｍ×ｎ個のメモリセル群のみを示
してある。図のように、センスアンプ１００−１が読み
出しを受け持つメモリセル群は、ｍ列×ｎ行のマトリク
スに配列されており、各メモリセルはｎ本のワード線お
よびｍ個のカラムスイッチによって選択され、その格納
データがバス線対Ｂ１、Ｂ２に読み出される。すなわ
ち、ｎ本のワード線ＷＬ１〜ＷＬｎは、図示しないデコ
ーダが入力アドレスの一部をデコードすることによりそ
のうちの１本が選択されてハイレベルとなり、ｍ個のカ
ラムスイッチ２−１〜２−ｍは、図示しないデコーダが
入力アドレスの一部をデコードすることにより選択され
たｍ本のカラム選択信号Ｙ１〜Ｙｍのうちの１本によっ
て、対応する１個が導通状態とされる。バス線対Ｂ１、
Ｂ２はこのように選択されたメモリセルのデータをバイ
ポーラトランジスタＱ１、Ｑ２のベースに供給する信号
線対であり、これらバイポーラトランジスタＱ１、Ｑ２
のエミッタはそれぞれ入力信号線対Ｅ１、Ｅ２を介して
センスアンプ１００−１に入力される。図に示すよう
に、センスアンプ１００−１は、差動増幅器を構成する
バイポーラトランジスタＱ３、Ｑ４と、フリップフロッ
プ形式に接続されたバイポーラトランジスタＱ５、Ｑ６
と、定電流源としてのＮチャンネルＭＯＳトランジスタ
Ｍ３、Ｍ４とから構成される。かかるフリップフロップ
形式に接続されたバイポーラトランジスタＱ５、Ｑ６は
フィードバック回路である。これらＭＯＳトランジスタ
Ｍ３、Ｍ４は、センスアンプ活性信号ＣＳＡ−１により
制御され、かかるセンスアンプ活性信号ＣＳＡ−１がハ
イレベルとなると、ＭＯＳトランジスタＭ３はバイポー
ラトランジスタＱ３、Ｑ４からなる差動増幅器の動作電
流を供給し、ＮチャンネルＭＯＳトランジスタＭ４はバ
イポーラトランジスタＱ５、Ｑ６からなるフリップフロ
ップの動作電流を供給する。センスアンプ活性信号ＣＳ
Ａは、ｉ個のセンスアンプ１００−１〜１００−ｉに対
応して、ＣＳＡ−１〜ＣＳＡ−ｉまであり、図示しない
デコーダが入力アドレスの一部をデコードすることによ
り、そのうちのひとつが選択されハイレベルとなる。セ
ンスアンプ１００−１の出力は、全てのセンスアンプに
共通である出力信号線対Ｃ１、Ｃ２に供給され、かかる
出力信号線対Ｃ１、Ｃ２を介して変換回路１１０に入力
される。変換回路１１０は、出力信号線対Ｃ１、Ｃ２上
を流れる電流を電圧値に変換してラッチ回路１２０に出
力する回路であり、ラッチ回路１２０はラッチ信号Ｌに
応答して変換回路１１０の出力信号をラッチし、ラッチ
した値を出力データとして出力端子ＤOUT から出力す
る。
【００１３】次に、本実施例による半導体記憶装置の読
み出し動作について、タイミング図である図３を参照し
て説明する。入力されたアドレスは図示しないデコーダ
によってデコードされ、入力アドレスに応じたワード線
ＷＬ、カラム選択信号Ｙおよびセンスアンプ活性信号Ｃ
ＳＡが活性化されるのであるが、図３ではワード線ＷＬ
１、カラム選択信号Ｙ１およびセンスアンプ活性信号Ｃ
ＳＡ−１がデコーダにより活性化された場合を示してお
り、以下、かかる場合を例に説明を進める。なお、特に
限定されないが、本実施例では、アドレスが入力される
と選択すべきワード線を所定時間だけハイレベルとす
る、いわゆるパルスワード方式によるデコーダが用いら
れているものとする。パルスワード方式によれば、選択
されたワード線の電位は一定時間経過後に必ずローレベ
ルに戻されることにより、次の読み出しまでにディジッ
ト線対がプリチャージされるので、かかる次の読み出し
を高速に行うことができる。
み出し動作について、タイミング図である図３を参照し
て説明する。入力されたアドレスは図示しないデコーダ
によってデコードされ、入力アドレスに応じたワード線
ＷＬ、カラム選択信号Ｙおよびセンスアンプ活性信号Ｃ
ＳＡが活性化されるのであるが、図３ではワード線ＷＬ
１、カラム選択信号Ｙ１およびセンスアンプ活性信号Ｃ
ＳＡ−１がデコーダにより活性化された場合を示してお
り、以下、かかる場合を例に説明を進める。なお、特に
限定されないが、本実施例では、アドレスが入力される
と選択すべきワード線を所定時間だけハイレベルとす
る、いわゆるパルスワード方式によるデコーダが用いら
れているものとする。パルスワード方式によれば、選択
されたワード線の電位は一定時間経過後に必ずローレベ
ルに戻されることにより、次の読み出しまでにディジッ
ト線対がプリチャージされるので、かかる次の読み出し
を高速に行うことができる。
【００１４】まず、アドレスが入力されると、デコーダ
がこの一部をデコードしてワード線ＷＬ１をハイレベル
とする（タイミングｔ１）。これによって、ワード線Ｗ
Ｌ１に接続された全てのメモリセルが、それぞれに接続
されたディジット線対に格納値を出力する。このとき、
メモリセル１がディジット線対Ｄ１、ＤＢ１を駆動する
能力は非常に小さいにもかかわらず、ディジット線対Ｄ
１、ＤＢ１には多数の（ｎ個の）メモリセルが接続され
ていてその負荷容量は非常に大きいので、ディジット線
対Ｄ１、ＤＢ１の電位の開きは小さく、且つ電位の変化
速度は緩やかである。続いてデコーダによりカラム選択
信号Ｙ１が選択されてローレベルとなり（タイミングｔ
２）カラムスイッチ２−１が導通すると、ディジット線
対Ｄ１およびＤＢ１はそれぞれバス線対Ｂ１およびＢ２
に接続され、バス線対Ｂ１、Ｂ２の電位はディジット線
対Ｄ１およびＤＢ１の電位と等しくなる（タイミングｔ
４）。上述のとおり、ディジット線対Ｄ１およびＤＢ１
の電位の開きは緩やか且つ小さいので、図のようにバス
線対Ｂ１、Ｂ２のそれも同様となる。また、バス線対Ｂ
１、Ｂ２の電位が開き始める前にデコーダによりセンス
アンプ活性信号ＣＳＡ−１がハイレベルとされているの
で（タイミングｔ３）、バス線対Ｂ１、Ｂ２の電位が開
き始めたタイミング４においてはすでにＭＯＳトランジ
スタＭ３、Ｍ４は定電流を流しており、したがって入力
信号線対Ｅ１、Ｅ２の電位もタイミング４において開き
始める。入力信号線対Ｅ１、Ｅ２に電位差が生じると、
バイポーラトランジスタＱ３、Ｑ４には、かかる電位差
に応じた電流がそれぞれ出力信号線Ｃ１、Ｃ２を介して
流れ始めるが、本実施例においては従来例と異なり、入
力信号線対Ｅ１、Ｅ２はフィードバック回路であるバイ
ポーラトランジスタＱ５、Ｑ６にも接続されている。そ
のため、入力信号線対Ｅ１、Ｅ２に生じた電位差は、か
かるバイポーラトランジスタＱ５、Ｑ６によりフィード
バックがかかり、入力信号線対Ｅ１、Ｅ２のうち高電位
側に流れる電流が低下し、低電位側に流れる電流が増加
する。これにより、高電位側の電位はより高く、低電位
側の電位はより低くなるので、入力信号線対Ｅ１、Ｅ２
の電位の開きは、バス線対Ｂ１、Ｂ２の電位が開きより
も大きく、且つ速やかに開くことになる。図３におい
て、波線は図８に示した従来の回路による入力信号線対
Ｅ、Ｅ’の電位変化であり、その電位差ｂはバス線対
Ｂ、Ｂ’の電位差と同じであるが、本実施例による回路
では、入力信号線対Ｅ１、Ｅ２の電位差ａはバス線対Ｂ
１、Ｂ２の電位差ｂよりも大きく、且つ速やかに開いて
いる。このように、入力信号線対Ｅ１、Ｅ２の電位の開
きは、従来に比べて大きく、且つ速やかであるので、出
力信号線対Ｃ１、Ｃ２にもこれに応答した電流が速やか
に流れ、変換回路１１０にこれが伝られる。出力信号線
Ｃ１、Ｃ２に流れる電流は、それぞれ変換回路１１０内
の定電流源Ｉ１、Ｉ２の電流とともにバイポーラトラン
ジスタＱ７、Ｑ８を介して抵抗Ｒ３およびＲ４を流れる
ので、これら抵抗により降下された電圧が接点Ｖ１、Ｖ
２に現れる（タイミング５〜）。なお、バイポーラトラ
ンジスタＱ７、Ｑ８のベースには、所定の基準電圧ＶＢ
が供給されている。上述のとおり、出力信号線対Ｃ１、
Ｃ２には、バス線対Ｂ１、Ｂ２の電位の開きにすばやく
応答して電流が流れるので、従来の回路の場合に比べ
て、接点Ｖ１、Ｖ２間の電位も速やかに開く。かかる接
点Ｖ１、Ｖ２間の電位が、ラッチ回路１２０によりラッ
チ可能な電位まで開いたタイミングでラッチ信号Ｌが発
生し（タイミング６）、ラッチ回路１２０に出力データ
がラッチされ、出力端子ＤOUT から出力される。図３か
らも明らかなように、従来の回路では、接点Ｖ１００、
Ｖ１０１間の電位がラッチ可能な電位に開くまで時間が
かかるため、ラッチ信号Ａ２の発生を遅くせざるを得な
く、出力端子ＤOUT からデータが出力されるのに時間が
かかっていたが（ｔｂ）、本実施例によればこれが速く
なっているのが分かる（ｔａ）。
がこの一部をデコードしてワード線ＷＬ１をハイレベル
とする（タイミングｔ１）。これによって、ワード線Ｗ
Ｌ１に接続された全てのメモリセルが、それぞれに接続
されたディジット線対に格納値を出力する。このとき、
メモリセル１がディジット線対Ｄ１、ＤＢ１を駆動する
能力は非常に小さいにもかかわらず、ディジット線対Ｄ
１、ＤＢ１には多数の（ｎ個の）メモリセルが接続され
ていてその負荷容量は非常に大きいので、ディジット線
対Ｄ１、ＤＢ１の電位の開きは小さく、且つ電位の変化
速度は緩やかである。続いてデコーダによりカラム選択
信号Ｙ１が選択されてローレベルとなり（タイミングｔ
２）カラムスイッチ２−１が導通すると、ディジット線
対Ｄ１およびＤＢ１はそれぞれバス線対Ｂ１およびＢ２
に接続され、バス線対Ｂ１、Ｂ２の電位はディジット線
対Ｄ１およびＤＢ１の電位と等しくなる（タイミングｔ
４）。上述のとおり、ディジット線対Ｄ１およびＤＢ１
の電位の開きは緩やか且つ小さいので、図のようにバス
線対Ｂ１、Ｂ２のそれも同様となる。また、バス線対Ｂ
１、Ｂ２の電位が開き始める前にデコーダによりセンス
アンプ活性信号ＣＳＡ−１がハイレベルとされているの
で（タイミングｔ３）、バス線対Ｂ１、Ｂ２の電位が開
き始めたタイミング４においてはすでにＭＯＳトランジ
スタＭ３、Ｍ４は定電流を流しており、したがって入力
信号線対Ｅ１、Ｅ２の電位もタイミング４において開き
始める。入力信号線対Ｅ１、Ｅ２に電位差が生じると、
バイポーラトランジスタＱ３、Ｑ４には、かかる電位差
に応じた電流がそれぞれ出力信号線Ｃ１、Ｃ２を介して
流れ始めるが、本実施例においては従来例と異なり、入
力信号線対Ｅ１、Ｅ２はフィードバック回路であるバイ
ポーラトランジスタＱ５、Ｑ６にも接続されている。そ
のため、入力信号線対Ｅ１、Ｅ２に生じた電位差は、か
かるバイポーラトランジスタＱ５、Ｑ６によりフィード
バックがかかり、入力信号線対Ｅ１、Ｅ２のうち高電位
側に流れる電流が低下し、低電位側に流れる電流が増加
する。これにより、高電位側の電位はより高く、低電位
側の電位はより低くなるので、入力信号線対Ｅ１、Ｅ２
の電位の開きは、バス線対Ｂ１、Ｂ２の電位が開きより
も大きく、且つ速やかに開くことになる。図３におい
て、波線は図８に示した従来の回路による入力信号線対
Ｅ、Ｅ’の電位変化であり、その電位差ｂはバス線対
Ｂ、Ｂ’の電位差と同じであるが、本実施例による回路
では、入力信号線対Ｅ１、Ｅ２の電位差ａはバス線対Ｂ
１、Ｂ２の電位差ｂよりも大きく、且つ速やかに開いて
いる。このように、入力信号線対Ｅ１、Ｅ２の電位の開
きは、従来に比べて大きく、且つ速やかであるので、出
力信号線対Ｃ１、Ｃ２にもこれに応答した電流が速やか
に流れ、変換回路１１０にこれが伝られる。出力信号線
Ｃ１、Ｃ２に流れる電流は、それぞれ変換回路１１０内
の定電流源Ｉ１、Ｉ２の電流とともにバイポーラトラン
ジスタＱ７、Ｑ８を介して抵抗Ｒ３およびＲ４を流れる
ので、これら抵抗により降下された電圧が接点Ｖ１、Ｖ
２に現れる（タイミング５〜）。なお、バイポーラトラ
ンジスタＱ７、Ｑ８のベースには、所定の基準電圧ＶＢ
が供給されている。上述のとおり、出力信号線対Ｃ１、
Ｃ２には、バス線対Ｂ１、Ｂ２の電位の開きにすばやく
応答して電流が流れるので、従来の回路の場合に比べ
て、接点Ｖ１、Ｖ２間の電位も速やかに開く。かかる接
点Ｖ１、Ｖ２間の電位が、ラッチ回路１２０によりラッ
チ可能な電位まで開いたタイミングでラッチ信号Ｌが発
生し（タイミング６）、ラッチ回路１２０に出力データ
がラッチされ、出力端子ＤOUT から出力される。図３か
らも明らかなように、従来の回路では、接点Ｖ１００、
Ｖ１０１間の電位がラッチ可能な電位に開くまで時間が
かかるため、ラッチ信号Ａ２の発生を遅くせざるを得な
く、出力端子ＤOUT からデータが出力されるのに時間が
かかっていたが（ｔｂ）、本実施例によればこれが速く
なっているのが分かる（ｔａ）。
【００１５】本実施例による効果につき、シュミレーシ
ョンの結果をもとにより具体的に説明すると、本実施例
を１ＭビットＳＲＡＭに適用した場合、従来の回路を用
いた場合に比べて読み出し時におけるワード線選択から
データ出力までの時間が約３０％短縮された。また、従
来に回路を用いた場合に比べて、消費電力の増加は認め
られなかった。
ョンの結果をもとにより具体的に説明すると、本実施例
を１ＭビットＳＲＡＭに適用した場合、従来の回路を用
いた場合に比べて読み出し時におけるワード線選択から
データ出力までの時間が約３０％短縮された。また、従
来に回路を用いた場合に比べて、消費電力の増加は認め
られなかった。
【００１６】次に、本発明の第２の実施例による半導体
記憶装置について図４を用いて説明する。
記憶装置について図４を用いて説明する。
【００１７】本実施例による半導体記憶装置は、図１に
示した半導体記憶装置のセンスアンプ１００を、図４に
示したセンスアンプ４００に置き換えることにより実現
される。図４から明らかなように、本実施例に適用され
るセンスアンプ４００は、センスアンプ活性信号ＣＳＡ
−１により制御されるＰチャンネルＭＯＳトランジスタ
Ｍ９をさらに備えており、センスアンプ活性信号ＣＳＡ
−１がローレベルである期間、すなわち読み出し動作を
行っていないときに、入力信号線対Ｅ１、Ｅ２が短絡さ
れるようになっている。これは、第１の実施例によるセ
ンスアンプ１００では、読み出し完了後もカラム選択信
号Ｙ１をローレベルに保持し続けることで、センスアン
プ活性信号ＣＳＡ−１がローレベルに戻った後、抵抗Ｒ
１、Ｒ２よりプリチャージされるディジット線対ととも
に入力信号線対Ｅ１、Ｅ２も同電位にプリチャージされ
ていたのであるが、ＭＯＳトランジスタＭ３、Ｍ４がオ
フしているため入力信号線対Ｅ１、Ｅ２の電位変化は比
較的遅く、これらが同電位となるのに時間がかかるとい
う問題点をさらに解決したものである。本実施例によれ
ば、読み出し期間以外は入力信号線対Ｅ１、Ｅ２は短絡
され、強制的に同電位とされるので、次の読み出しへの
準備期間を短縮できるという効果をさらに奏することに
なる。
示した半導体記憶装置のセンスアンプ１００を、図４に
示したセンスアンプ４００に置き換えることにより実現
される。図４から明らかなように、本実施例に適用され
るセンスアンプ４００は、センスアンプ活性信号ＣＳＡ
−１により制御されるＰチャンネルＭＯＳトランジスタ
Ｍ９をさらに備えており、センスアンプ活性信号ＣＳＡ
−１がローレベルである期間、すなわち読み出し動作を
行っていないときに、入力信号線対Ｅ１、Ｅ２が短絡さ
れるようになっている。これは、第１の実施例によるセ
ンスアンプ１００では、読み出し完了後もカラム選択信
号Ｙ１をローレベルに保持し続けることで、センスアン
プ活性信号ＣＳＡ−１がローレベルに戻った後、抵抗Ｒ
１、Ｒ２よりプリチャージされるディジット線対ととも
に入力信号線対Ｅ１、Ｅ２も同電位にプリチャージされ
ていたのであるが、ＭＯＳトランジスタＭ３、Ｍ４がオ
フしているため入力信号線対Ｅ１、Ｅ２の電位変化は比
較的遅く、これらが同電位となるのに時間がかかるとい
う問題点をさらに解決したものである。本実施例によれ
ば、読み出し期間以外は入力信号線対Ｅ１、Ｅ２は短絡
され、強制的に同電位とされるので、次の読み出しへの
準備期間を短縮できるという効果をさらに奏することに
なる。
【００１８】なお、図４においては、入力信号線対Ｅ
１、Ｅ２とバス線対Ｂ１、Ｂ２とは一対一対応しておら
ず、複数対のバス線対をワイヤードオアして入力信号線
対Ｅ１、Ｅ２に接続した例についても示してある。この
ように、複数対のバス線対を１対の入力信号線対に接続
することにより、センスアンプの台数を少なくすること
ができる。ただし、このように複数対のバス線対をワイ
ヤードオアする場合には、非選択のバス線対の電位を低
下させる手段を設け、対応するバイポーラトランジスタ
のベース電流を遮断する必要がある。したがって、例え
ば選択すべきバス線対がＢ１、Ｂ２であるとするなら
ば、他のバス線Ｂ３〜Ｂｘ＋１の電位を低下させる必要
がある。また、図４に示したセンスアンプ４００および
複数対のバス線対をワイヤードオアする構成は、それぞ
れ単独で採用しても良いが、複数対のバス線対をワイヤ
ードオアすると入力信号線対Ｅ１、Ｅ２に接続されるト
ランジスタの数が多くなり、その負荷容量が大きくなる
ので、かかる構成を採用する場合には、同時にセンスア
ンプ４００を採用すると、センスアンプ４００による効
果が特に効果的に発揮される。
１、Ｅ２とバス線対Ｂ１、Ｂ２とは一対一対応しておら
ず、複数対のバス線対をワイヤードオアして入力信号線
対Ｅ１、Ｅ２に接続した例についても示してある。この
ように、複数対のバス線対を１対の入力信号線対に接続
することにより、センスアンプの台数を少なくすること
ができる。ただし、このように複数対のバス線対をワイ
ヤードオアする場合には、非選択のバス線対の電位を低
下させる手段を設け、対応するバイポーラトランジスタ
のベース電流を遮断する必要がある。したがって、例え
ば選択すべきバス線対がＢ１、Ｂ２であるとするなら
ば、他のバス線Ｂ３〜Ｂｘ＋１の電位を低下させる必要
がある。また、図４に示したセンスアンプ４００および
複数対のバス線対をワイヤードオアする構成は、それぞ
れ単独で採用しても良いが、複数対のバス線対をワイヤ
ードオアすると入力信号線対Ｅ１、Ｅ２に接続されるト
ランジスタの数が多くなり、その負荷容量が大きくなる
ので、かかる構成を採用する場合には、同時にセンスア
ンプ４００を採用すると、センスアンプ４００による効
果が特に効果的に発揮される。
【００１９】次に、本発明の第３の実施例による半導体
記憶装置について説明する。
記憶装置について説明する。
【００２０】図５は、本実施例による半導体装置の主要
部を示す回路図であり、本実施例による半導体記憶装置
は、図１に示した半導体記憶装置のセンスアンプ１００
を、センスアンプ５００に置き換えるとともに、バス線
対Ｂ１、Ｂ２の電位をそれぞれＶｆだけレベルシフトさ
せるバイポーラトランジスタＱ１、Ｑ２を省略すること
により実現される。第１の実施例では、センスアンプ１
００内のバイポーラトランジスタＱ３、Ｑ４が飽和領域
で動作しないよう、バイポーラトランジスタＱ１、Ｑ２
によって入力信号線対Ｅ１、Ｅ２の電位を下げてやる必
要があったが、本実施例によれば、差動増幅器を構成す
るトランジスタにＭＯＳトランジスタを用いておりその
ような必要がないので、かかるバイポーラトランジスタ
Ｑ１、Ｑ２が省略されているのである。したがって、本
実施例によれば、センスアンプ１台につきバイポーラト
ランジスタが４つも削除されるので、第１の実施例に比
べてチップ面積を小さくすることができる。また、本実
施例では、差動増幅器を構成するトランジスタにＭＯＳ
トランジスタを用いているため、差動増幅器自体の感度
は低下するが、第１の実施例と同様、バイポーラトラン
ジスタＱ５、Ｑ６によってフィードバックをかけてお
り、またディジット線対Ｄ１、ＤＢ１はセンスアンプ５
００と直結されることから抵抗Ｒ１、Ｒ２による電圧降
下により電位差が増大するので、結果として従来例のも
のに比べ読み出し速度はかなり向上する。
部を示す回路図であり、本実施例による半導体記憶装置
は、図１に示した半導体記憶装置のセンスアンプ１００
を、センスアンプ５００に置き換えるとともに、バス線
対Ｂ１、Ｂ２の電位をそれぞれＶｆだけレベルシフトさ
せるバイポーラトランジスタＱ１、Ｑ２を省略すること
により実現される。第１の実施例では、センスアンプ１
００内のバイポーラトランジスタＱ３、Ｑ４が飽和領域
で動作しないよう、バイポーラトランジスタＱ１、Ｑ２
によって入力信号線対Ｅ１、Ｅ２の電位を下げてやる必
要があったが、本実施例によれば、差動増幅器を構成す
るトランジスタにＭＯＳトランジスタを用いておりその
ような必要がないので、かかるバイポーラトランジスタ
Ｑ１、Ｑ２が省略されているのである。したがって、本
実施例によれば、センスアンプ１台につきバイポーラト
ランジスタが４つも削除されるので、第１の実施例に比
べてチップ面積を小さくすることができる。また、本実
施例では、差動増幅器を構成するトランジスタにＭＯＳ
トランジスタを用いているため、差動増幅器自体の感度
は低下するが、第１の実施例と同様、バイポーラトラン
ジスタＱ５、Ｑ６によってフィードバックをかけてお
り、またディジット線対Ｄ１、ＤＢ１はセンスアンプ５
００と直結されることから抵抗Ｒ１、Ｒ２による電圧降
下により電位差が増大するので、結果として従来例のも
のに比べ読み出し速度はかなり向上する。
【００２１】次に、本発明の第４の実施例による半導体
記憶装置について説明する。
記憶装置について説明する。
【００２２】図６は、本実施例による半導体装置の主要
部を示す回路図であり、本実施例による半導体記憶装置
は、図１に示した半導体記憶装置のセンスアンプ１００
を、センスアンプ６００に置き換えることにより実現さ
れる。図のように、本実施例ではセンスアンプ１００内
のフィードバック用バイポーラトランジスタＱ５および
Ｑ６が、それぞれＮチャンネルＭＯＳトランジスタＭ１
２およびＭ１３に置き換えられている。つまり本実施例
では、第１の実施例が従来例に対して追加した部分をＭ
ＯＳトランジスタにより構成したので、従来例に比べて
チップ面積をほとんど増加させることなくフィードバッ
クによる高速読み出しの効果を得ることができる。本実
施例ではフィードバック部にＭＯＳトランジスタを用い
ているので、第１の実施例に比べると入力信号線対Ｅ
１、Ｅ２の電位差を高速に増幅する効果は小さく、読み
出し速度を速くする効果はやや薄れるが、それでも従来
例に比べると読み出し速度はかなり向上する。
部を示す回路図であり、本実施例による半導体記憶装置
は、図１に示した半導体記憶装置のセンスアンプ１００
を、センスアンプ６００に置き換えることにより実現さ
れる。図のように、本実施例ではセンスアンプ１００内
のフィードバック用バイポーラトランジスタＱ５および
Ｑ６が、それぞれＮチャンネルＭＯＳトランジスタＭ１
２およびＭ１３に置き換えられている。つまり本実施例
では、第１の実施例が従来例に対して追加した部分をＭ
ＯＳトランジスタにより構成したので、従来例に比べて
チップ面積をほとんど増加させることなくフィードバッ
クによる高速読み出しの効果を得ることができる。本実
施例ではフィードバック部にＭＯＳトランジスタを用い
ているので、第１の実施例に比べると入力信号線対Ｅ
１、Ｅ２の電位差を高速に増幅する効果は小さく、読み
出し速度を速くする効果はやや薄れるが、それでも従来
例に比べると読み出し速度はかなり向上する。
【００２３】次に、本発明の第５の実施例による半導体
記憶装置について説明する。
記憶装置について説明する。
【００２４】図７は、本実施例による半導体装置の主要
部を示す回路図であり、本実施例による半導体記憶装置
は、図１に示した半導体記憶装置のセンスアンプ１００
を、センスアンプ７００に置き換えるとともに、ラッチ
回路１２０を削除することにより実現される。勿論、ラ
ッチ回路１２０の削除に伴い、ラッチ信号Ｌを生成する
構成も不要となる。図のように、本実施例ではバイポー
ラトランジスタＱ１のエミッタと接点Ｆ１との間に抵抗
Ｒ７が、バイポーラトランジスタＱ２のエミッタと接点
Ｆ２との間に抵抗Ｒ８が挿入されている。したがって、
フィードバック部により高電位側に流れる電流が減少し
低電位側に流れる電流が増加すると、かかる抵抗Ｒ７、
Ｒ８の電圧降下の影響により、接点Ｆ１とＦ２との電位
差はさらに増大するので、フィードバック部を構成する
バイポーラトランジスタＱ５、Ｑ６は一方がオン、他方
がオフとなり、丁度メモリセルにデータが書き込まれた
ような状態になる。このような状態になると、センスア
ンプ活性信号ＣＳＡ−１がハイレベルである間は、もは
や電位差の小さいバス線対Ｂ１、Ｂ２のレベルの変化に
よっては状態変化しない。したがって、ワード線ＷＬ１
がローレベルに戻りディジット線対のプリチャージが始
まっても、センスアンプ７００−１の出力は変化しない
ので、センスアンプ活性信号ＣＳＡ−１のハイレベルの
期間を次段に接続される回路が要求するデータの保持期
間だけ維持することにより、変換回路１１０の出力は固
定される。これにより、結果としてラッチ回路は不要と
なる。
部を示す回路図であり、本実施例による半導体記憶装置
は、図１に示した半導体記憶装置のセンスアンプ１００
を、センスアンプ７００に置き換えるとともに、ラッチ
回路１２０を削除することにより実現される。勿論、ラ
ッチ回路１２０の削除に伴い、ラッチ信号Ｌを生成する
構成も不要となる。図のように、本実施例ではバイポー
ラトランジスタＱ１のエミッタと接点Ｆ１との間に抵抗
Ｒ７が、バイポーラトランジスタＱ２のエミッタと接点
Ｆ２との間に抵抗Ｒ８が挿入されている。したがって、
フィードバック部により高電位側に流れる電流が減少し
低電位側に流れる電流が増加すると、かかる抵抗Ｒ７、
Ｒ８の電圧降下の影響により、接点Ｆ１とＦ２との電位
差はさらに増大するので、フィードバック部を構成する
バイポーラトランジスタＱ５、Ｑ６は一方がオン、他方
がオフとなり、丁度メモリセルにデータが書き込まれた
ような状態になる。このような状態になると、センスア
ンプ活性信号ＣＳＡ−１がハイレベルである間は、もは
や電位差の小さいバス線対Ｂ１、Ｂ２のレベルの変化に
よっては状態変化しない。したがって、ワード線ＷＬ１
がローレベルに戻りディジット線対のプリチャージが始
まっても、センスアンプ７００−１の出力は変化しない
ので、センスアンプ活性信号ＣＳＡ−１のハイレベルの
期間を次段に接続される回路が要求するデータの保持期
間だけ維持することにより、変換回路１１０の出力は固
定される。これにより、結果としてラッチ回路は不要と
なる。
【００２５】このように、本実施例によれば、フィード
バックによる高速読み出しという効果の他に、ラッチ回
路が不要となるという効果をも得ることができる。ま
た、本実施例は、第２の実施例に従いセンスアンプ活性
信号ＣＳＡ−１がローレベルである期間に入力信号線Ｅ
１とＥ２、若しくは接点Ｆ１とＦ２を短絡するトランジ
スタを設けることにより、上記のように固定されたバイ
ポーラトランジスタＱ５、Ｑ６の状態を速やかにクリア
することでき、次の読み出しへの準備期間を短縮するこ
とができる。
バックによる高速読み出しという効果の他に、ラッチ回
路が不要となるという効果をも得ることができる。ま
た、本実施例は、第２の実施例に従いセンスアンプ活性
信号ＣＳＡ−１がローレベルである期間に入力信号線Ｅ
１とＥ２、若しくは接点Ｆ１とＦ２を短絡するトランジ
スタを設けることにより、上記のように固定されたバイ
ポーラトランジスタＱ５、Ｑ６の状態を速やかにクリア
することでき、次の読み出しへの準備期間を短縮するこ
とができる。
【００２６】
【発明の効果】以上説明したように、センスアンプにフ
ィードバック動作を行うトランジスタを付加し、差動増
幅器への入力信号である電位差自体を増幅しているの
で、本発明によれば、消費電力を増大させることなく、
非常に読み出し速度の速い半導体記憶装置が提供され
る。
ィードバック動作を行うトランジスタを付加し、差動増
幅器への入力信号である電位差自体を増幅しているの
で、本発明によれば、消費電力を増大させることなく、
非常に読み出し速度の速い半導体記憶装置が提供され
る。
【図１】本発明の第１の実施例による半導体記憶装置の
主要部を示す回路図である。
主要部を示す回路図である。
【図２】図１に示したメモリセル１の具体的な回路構成
を示す図である。
を示す図である。
【図３】本発明の第１の実施例による半導体記憶装置の
読み出し動作を示すタイミング図である。
読み出し動作を示すタイミング図である。
【図４】本発明の第２の実施例による半導体記憶装置に
おけるセンスアンプを示す回路図である。
おけるセンスアンプを示す回路図である。
【図５】本発明の第３の実施例による半導体記憶装置に
おけるセンスアンプを示す回路図である。
おけるセンスアンプを示す回路図である。
【図６】本発明の第４の実施例による半導体記憶装置に
おけるセンスアンプを示す回路図である。
おけるセンスアンプを示す回路図である。
【図７】本発明の第５の実施例による半導体記憶装置に
おけるセンスアンプを示す回路図である。
おけるセンスアンプを示す回路図である。
【図８】従来の半導体記憶装置におけるセンスアンプを
示す回路図である。
示す回路図である。
１……メモリセル、 ２……カラムスイッチ、 １０
０，４００，５００，６００，７００……センスアン
プ、 １１０……変換回路、 １２０……ラッチ回路、
Ｒ１〜Ｒ８……抵抗、 ＷＬ……ワード線、 Ｄ，Ｄ
Ｂ……ディジット線対、 Ｂ１，Ｂ２……バス線対、
Ｅ１，Ｅ２……入力信号線対、 Ｃ１，Ｃ２……出力信
号線対、 Ｍ１，Ｍ２，Ｍ９……ＰチャンネルＭＯＳト
ランジスタ、Ｍ３〜Ｍ８，Ｍ１０〜Ｍ１３……Ｎチャン
ネルＭＯＳトランジスタ、 Ｑ１〜Ｑ８……バイポーラ
トランジスタ、 Ｙ……カラム選択信号、 ＣＳＡ……
センスアンプ活性信号、 Ｌ……ラッチ信号、 Ｖ１，
Ｖ２，Ｆ１，Ｆ２……接点
０，４００，５００，６００，７００……センスアン
プ、 １１０……変換回路、 １２０……ラッチ回路、
Ｒ１〜Ｒ８……抵抗、 ＷＬ……ワード線、 Ｄ，Ｄ
Ｂ……ディジット線対、 Ｂ１，Ｂ２……バス線対、
Ｅ１，Ｅ２……入力信号線対、 Ｃ１，Ｃ２……出力信
号線対、 Ｍ１，Ｍ２，Ｍ９……ＰチャンネルＭＯＳト
ランジスタ、Ｍ３〜Ｍ８，Ｍ１０〜Ｍ１３……Ｎチャン
ネルＭＯＳトランジスタ、 Ｑ１〜Ｑ８……バイポーラ
トランジスタ、 Ｙ……カラム選択信号、 ＣＳＡ……
センスアンプ活性信号、 Ｌ……ラッチ信号、 Ｖ１，
Ｖ２，Ｆ１，Ｆ２……接点
Claims (11)
- 【請求項１】 信号線対と、ワード線がアクティブレベ
ルとなると記憶内容に応じた電位差を前記信号線対に与
えるメモリセルと、前記信号線対の電位差に応じた信号
を出力する電位差検出手段および前記信号線対の電位差
を増幅するフィードバック手段を含むセンスアンプとを
備える半導体記憶装置。 - 【請求項２】 前記信号線対は、入力信号線および反転
入力信号線からなり、前記電位差検出手段は、前記入力
信号線および前記反転入力信号線の電位を受ける差動増
幅器であり、前記フィードバック手段は、前記入力信号
線および前記反転入力信号線の電位を受けるフリップフ
ロップ回路である請求項１記載の半導体記憶装置。 - 【請求項３】 前記センスアンプは、前記ワード線のレ
ベル変化に同期して前記差動増幅器および前記フリップ
フロップ回路に動作電流を供給する電流供給手段をさら
に備える請求項２記載の半導体記憶装置。 - 【請求項４】 前記センスアンプは、前記電流供給手段
が前記差動増幅器および前記フリップフロップ回路に動
作電流を供給していないことに応答して、入力信号線お
よび前記反転入力信号線とを短絡する手段をさらに備え
る請求項３記載の半導体記憶装置。 - 【請求項５】 前記差動増幅器およびフリップフロップ
回路は、バイポーラトランジスタにより構成されている
請求項２または３または４記載の半導体記憶装置。 - 【請求項６】 前記差動増幅器およびフリップフロップ
回路のいずれか一方はバイポーラトランジスタにより構
成され、他方はＭＯＳトランジスタにより構成されてい
る請求項２または３または４記載の半導体記憶装置。 - 【請求項７】 ワード線と、ディジット線および反転デ
ィジット線からなるディジット線対と、前記ワード線が
アクティブレベルになると記憶内容に応じて前記ディジ
ット線対に電位差を与えるＳＲＡＭセルと、それぞれの
エミッタが共通に接続された第１および第２のバイポー
ラトランジスタと、前記ディジット線および反転ディジ
ット線の電位に応じた信号をそれぞれ前記第１および第
２のバイポーラトランジスタのベースに供給する手段
と、コレクタがそれぞれ前記第１および第２のバイポー
ラトランジスタのベースに接続され、それぞれのエミッ
タが共通に接続された第３および第４のバイポーラトラ
ンジスタと、前記第３のバイポーラトランジスタのベー
スと前記第４のバイポーラトランジスタのコレクタとを
接続し、前記第４のバイポーラトランジスタのベースと
前記第３のバイポーラトランジスタのコレクタとを接続
する手段と、前記第１および第２のバイポーラトランジ
スタのコレクタ電流の差を検出し電圧に変換する変換回
路とを備える半導体記憶装置。 - 【請求項８】 前記ワード線のレベルの変化に同期し
て、前記第１および第２のバイポーラトランジスタのエ
ミッタ共通接点と前記第３および第４のバイポーラトラ
ンジスタのエミッタ共通接点に定電流を供給する電流供
給手段と、前記電流供給手段が前記定電流を供給してい
ないことに応答して、前記第１および第２のバイポーラ
トランジスタのベースを短絡する手段とをさらに備える
請求項７記載の半導体記憶装置。 - 【請求項９】 ワード線と、ディジット線および反転デ
ィジット線からなるディジット線対と、前記ワード線が
アクティブレベルになると記憶内容に応じて前記ディジ
ット線対に電位差を与えるＳＲＡＭセルと、それぞれの
ソースが共通に接続された第１および第２のＭＯＳトラ
ンジスタと、前記ディジット線および反転ディジット線
の電位に応じた信号をそれぞれ前記第１および第２のＭ
ＯＳトランジスタのゲートに供給する手段と、コレクタ
がそれぞれ前記第１および第２のＭＯＳトランジスタの
ゲートに接続され、それぞれのエミッタが共通に接続さ
れた第１および第２のバイポーラトランジスタと、前記
第１のバイポーラトランジスタのベースと前記第２のバ
イポーラトランジスタのコレクタとを接続し、前記第２
のバイポーラトランジスタのベースと前記第１のバイポ
ーラトランジスタのコレクタとを接続する手段と、前記
第１および第２のＭＯＳトランジスタのドレイン電流の
差を検出し電圧に変換する変換回路とを備える半導体記
憶装置。 - 【請求項１０】 ワード線と、ディジット線および反転
ディジット線からなるディジット線対と、前記ワード線
がアクティブレベルになると記憶内容に応じて前記ディ
ジット線対に電位差を与えるＳＲＡＭセルと、それぞれ
のエミッタが共通に接続された第１および第２のバイポ
ーラトランジスタと、前記ディジット線および反転ディ
ジット線の電位に応じた信号をそれぞれ前記第１および
第２のバイポーラトランジスタのベースに供給する手段
と、ドレインがそれぞれ前記第１および第２のバイポー
ラトランジスタのベースに接続され、それぞれのソース
が共通に接続された第１および第２のＭＯＳトランジス
タと、前記第１のＭＯＳトランジスタのゲートと前記第
２のＭＯＳトランジスタのドレインとを接続し、前記第
２のＭＯＳトランジスタのゲートと前記第１のＭＯＳト
ランジスタのドレインとを接続する手段と、前記第１お
よび第２のバイポーラトランジスタのコレクタ電流の差
を検出し電圧に変換する変換回路とを備える半導体記憶
装置。 - 【請求項１１】 ワード線と、ディジット線および反転
ディジット線からなるディジット線対と、前記ワード線
がアクティブレベルになると記憶内容に応じて前記ディ
ジット線対に電位差を与えるＳＲＡＭセルと、前記ディ
ジット線および反転ディジット線の電位に応じた信号を
それぞれ第１および第２の抵抗の一端に供給する手段
と、ベースがそれぞれ前記第１および第２の抵抗の他端
に接続され、それぞれのエミッタが共通に接続された第
１および第２のバイポーラトランジスタと、前記第１お
よび第２のバイポーラトランジスタのベースに供給する
第１の手段と、コレクタがそれぞれ前記第１および第２
のバイポーラトランジスタのベースに接続され、それぞ
れのエミッタが共通に接続された第３および第４のバイ
ポーラトランジスタと、前記第３のバイポーラトランジ
スタのベースと前記第４のバイポーラトランジスタのコ
レクタとを接続し、前記第４のバイポーラトランジスタ
のベースと前記第３のバイポーラトランジスタのコレク
タとを接続する第２の手段と、前記第１および第２のバ
イポーラトランジスタのコレクタ電流の差を検出し電圧
に変換する変換回路とを備える半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7021462A JPH08212787A (ja) | 1995-02-09 | 1995-02-09 | 半導体記憶装置 |
| KR1019960003131A KR100227300B1 (ko) | 1995-02-09 | 1996-02-09 | 반도체 기억 장치 |
| US08/598,978 US5687127A (en) | 1995-02-09 | 1996-02-09 | Sense amplifier of semiconductor memory having an increased reading speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7021462A JPH08212787A (ja) | 1995-02-09 | 1995-02-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212787A true JPH08212787A (ja) | 1996-08-20 |
Family
ID=12055656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7021462A Pending JPH08212787A (ja) | 1995-02-09 | 1995-02-09 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5687127A (ja) |
| JP (1) | JPH08212787A (ja) |
| KR (1) | KR100227300B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169835B2 (ja) * | 1996-07-31 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
| US6282137B1 (en) * | 1999-09-14 | 2001-08-28 | Agere Systems Guardian Corp. | SRAM method and apparatus |
| KR100557935B1 (ko) * | 1999-11-30 | 2006-03-10 | 주식회사 하이닉스반도체 | 고감도 데이터 신호 증폭 회로 |
| US6930516B2 (en) * | 2001-05-30 | 2005-08-16 | Agere Systems Inc. | Comparator circuits having non-complementary input structures |
| DE10145556C2 (de) * | 2001-09-14 | 2003-10-30 | Infineon Technologies Ag | Bewerter für Halbleiterspeicher |
| US8659964B2 (en) * | 2012-03-06 | 2014-02-25 | Freescale Semiconductor, Inc. | Bipolar primary sense amplifier |
Citations (7)
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| JPH04141891A (ja) * | 1990-10-01 | 1992-05-15 | Nec Corp | 半導体メモリ回路 |
Family Cites Families (3)
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|---|---|---|---|---|
| JPH0469894A (ja) * | 1990-07-09 | 1992-03-05 | Fujitsu Ltd | 半導体記憶装置 |
| US5440506A (en) * | 1992-08-14 | 1995-08-08 | Harris Corporation | Semiconductor ROM device and method |
| US5343428A (en) * | 1992-10-05 | 1994-08-30 | Motorola Inc. | Memory having a latching BICMOS sense amplifier |
-
1995
- 1995-02-09 JP JP7021462A patent/JPH08212787A/ja active Pending
-
1996
- 1996-02-09 KR KR1019960003131A patent/KR100227300B1/ko not_active IP Right Cessation
- 1996-02-09 US US08/598,978 patent/US5687127A/en not_active Expired - Fee Related
Patent Citations (7)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5687127A (en) | 1997-11-11 |
| KR100227300B1 (ko) | 1999-11-01 |
| KR960032494A (ko) | 1996-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |