JP3110113B2 - スタティック型メモリ - Google Patents
スタティック型メモリInfo
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばスタティック
型メモリに係わり、特に、データの書込み動作と読出し
動作が改良されたスタティック型メモリに関する。
型メモリに係わり、特に、データの書込み動作と読出し
動作が改良されたスタティック型メモリに関する。
【０００２】
【従来の技術】図１は、従来のスタティック型ランダム
アクセスメモリ（以下、ＳＲＡＭと略称する）の一例を
示すものであり、複数のセクションによって構成された
メモリセルアレイの一部を示すものである。
アクセスメモリ（以下、ＳＲＡＭと略称する）の一例を
示すものであり、複数のセクションによって構成された
メモリセルアレイの一部を示すものである。
【０００３】ビット線ＢＬ，／ＢＬおよびワード線ＷＬ
には、メモリセル１１が接続されている。前記ビット線
ＢＬ，／ＢＬには、ビット線負荷回路１２およびカラム
選択回路１３が接続されている。
には、メモリセル１１が接続されている。前記ビット線
ＢＬ，／ＢＬには、ビット線負荷回路１２およびカラム
選択回路１３が接続されている。
【０００４】アドレス信号は入力端１４に供給される。
この入力端１４にはアドレス入力回路１５を介して、ロ
ーデコーダ１６、カラムデコーダ１７が接続されてい
る。前記ローデコーダ１６はアドレス信号をデコードし
て、前記ワード線ＷＬを選択するものであり、前記カラ
ムデコーダ１７はアドレス信号をデコードし、前記カラ
ム選択回路１３を介して前記ビット線ＢＬ，／ＢＬを選
択するものである。
この入力端１４にはアドレス入力回路１５を介して、ロ
ーデコーダ１６、カラムデコーダ１７が接続されてい
る。前記ローデコーダ１６はアドレス信号をデコードし
て、前記ワード線ＷＬを選択するものであり、前記カラ
ムデコーダ１７はアドレス信号をデコードし、前記カラ
ム選択回路１３を介して前記ビット線ＢＬ，／ＢＬを選
択するものである。
【０００５】前記カラム選択回路１３には、選択された
メモリセル１１にデータを書込む書込み回路１８の一方
出力端、および選択されたメモリセル１１から読出され
たデータを増幅するセンスアンプ１９の入力端が接続さ
れている。このセンスアンプ１９には、図示せぬセンス
アンプがさらに接続されている。
メモリセル１１にデータを書込む書込み回路１８の一方
出力端、および選択されたメモリセル１１から読出され
たデータを増幅するセンスアンプ１９の入力端が接続さ
れている。このセンスアンプ１９には、図示せぬセンス
アンプがさらに接続されている。
【０００６】前記書込み回路１８には、書込み制御回路
２０が接続されている。この書込み制御回路２０にはデ
ータが入力される第１の入力端２１が設けられるととも
に、書込み制御信号が供給される第２の入力端２２が設
けられている。さらに、書込み制御回路２０は、ＳＷＥ
（セクションライトイネーブル）信号発生回路２３に接
続されている。メモリセルアレイは前述したように複数
のセクションに分割されている。このＳＷＥ信号発生回
路２３は、前記アドレス入力回路１５から供給されるア
ドレス信号に応じてセクションを選択するＳＷＥ信号を
発生し、前記ビット線負荷回路１２に供給するものであ
る。図２は、図１の要部を示すものである。
２０が接続されている。この書込み制御回路２０にはデ
ータが入力される第１の入力端２１が設けられるととも
に、書込み制御信号が供給される第２の入力端２２が設
けられている。さらに、書込み制御回路２０は、ＳＷＥ
（セクションライトイネーブル）信号発生回路２３に接
続されている。メモリセルアレイは前述したように複数
のセクションに分割されている。このＳＷＥ信号発生回
路２３は、前記アドレス入力回路１５から供給されるア
ドレス信号に応じてセクションを選択するＳＷＥ信号を
発生し、前記ビット線負荷回路１２に供給するものであ
る。図２は、図１の要部を示すものである。
【０００７】前記ビット線負荷回路１２は、Ｐチャネル
ＭＯＳＦＥＴ（以下、Ｐチャネルトランジスタと称す
る）Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４によって構成され
ている。これらＰチャネルトランジスタＱ２１、Ｑ２
２、Ｑ２３、Ｑ２４のソースは電源ＶBLにそれぞれ接続
され、ＰチャネルトランジスタＱ２１、Ｑ２３のドレイ
ンはビット線ＢＬに接続されている。また、Ｐチャネル
トランジスタＱ２２、Ｑ２４のドレインはビット線／Ｂ
Ｌに接続されている。さらに、Ｐチャネルトランジスタ
Ｑ２１、Ｑ２２のゲートは接地され、Ｐチャネルトラン
ジスタＱ２３、Ｑ２４のゲートは共通接続されている。
これらＰチャネルトランジスタＱ２３、Ｑ２４のゲート
には、前記ＳＷＥ信号発生回路２３からＳＷＥ信号が供
給されている。
ＭＯＳＦＥＴ（以下、Ｐチャネルトランジスタと称す
る）Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４によって構成され
ている。これらＰチャネルトランジスタＱ２１、Ｑ２
２、Ｑ２３、Ｑ２４のソースは電源ＶBLにそれぞれ接続
され、ＰチャネルトランジスタＱ２１、Ｑ２３のドレイ
ンはビット線ＢＬに接続されている。また、Ｐチャネル
トランジスタＱ２２、Ｑ２４のドレインはビット線／Ｂ
Ｌに接続されている。さらに、Ｐチャネルトランジスタ
Ｑ２１、Ｑ２２のゲートは接地され、Ｐチャネルトラン
ジスタＱ２３、Ｑ２４のゲートは共通接続されている。
これらＰチャネルトランジスタＱ２３、Ｑ２４のゲート
には、前記ＳＷＥ信号発生回路２３からＳＷＥ信号が供
給されている。
【０００８】前記メモリセル１１は、４つのＮチャネル
ＭＯＳＦＥＴ（以下、Ｎチャネルトランジスタと称す
る）Ｑ２５、Ｑ２６、Ｑ２７、Ｑ２８、および２つの抵
抗Ｒ１、Ｒ２によって構成されている。
ＭＯＳＦＥＴ（以下、Ｎチャネルトランジスタと称す
る）Ｑ２５、Ｑ２６、Ｑ２７、Ｑ２８、および２つの抵
抗Ｒ１、Ｒ２によって構成されている。
【０００９】前記カラム選択回路１３は、ビット線Ｂ
Ｌ、／ＢＬにそれぞれ接続されたＣＭＯＳ構造のトラン
スファーゲートＴ１、Ｔ２によって構成され、書き込み
回路１８はビット線ＢＬ、／ＢＬにそれぞれ接続された
ＣＭＯＳ構造のインバータ回路ＩＶ１、ＩＶ２によって
構成されている。
Ｌ、／ＢＬにそれぞれ接続されたＣＭＯＳ構造のトラン
スファーゲートＴ１、Ｔ２によって構成され、書き込み
回路１８はビット線ＢＬ、／ＢＬにそれぞれ接続された
ＣＭＯＳ構造のインバータ回路ＩＶ１、ＩＶ２によって
構成されている。
【００１０】さらに、前記センスアンプ１９はベースが
ビット線ＢＬ、／ＢＬにそれぞれ接続されたＮＰＮトラ
ンジスタＱ２９、Ｑ３０、およびこれらＮＰＮトランジ
スタＱ２９、Ｑ３０のエミッタに共通に接続された抵抗
Ｒ３によって構成されている。
ビット線ＢＬ、／ＢＬにそれぞれ接続されたＮＰＮトラ
ンジスタＱ２９、Ｑ３０、およびこれらＮＰＮトランジ
スタＱ２９、Ｑ３０のエミッタに共通に接続された抵抗
Ｒ３によって構成されている。
【００１１】上記構成において、データの書込み時は、
ローデコーダ１６から出力されるロー選択信号、および
カラムデコーダ１７から出力されるカラム選択信号に応
じて選択されたメモリセル１１に対して、書込み回路１
８からビット線ＢＬ、／ＢＬを介してデータが書込まれ
る。この時、ビット線負荷回路１２のＰチャネルトラン
ジスタＱ２３、Ｑ２４は、ＳＷＥ信号発生回路２３から
出力されるＳＷＥ信号に応じて、オフとされている。ま
た、ＰチャネルトランジスタＱ２１、Ｑ２２は、常時、
オンとされている。
ローデコーダ１６から出力されるロー選択信号、および
カラムデコーダ１７から出力されるカラム選択信号に応
じて選択されたメモリセル１１に対して、書込み回路１
８からビット線ＢＬ、／ＢＬを介してデータが書込まれ
る。この時、ビット線負荷回路１２のＰチャネルトラン
ジスタＱ２３、Ｑ２４は、ＳＷＥ信号発生回路２３から
出力されるＳＷＥ信号に応じて、オフとされている。ま
た、ＰチャネルトランジスタＱ２１、Ｑ２２は、常時、
オンとされている。
【００１２】一方、データの読出し時は、上記書込み時
と同様にして選択されたメモリセル１１よりデータが読
出され、このデータはビット線ＢＬ、／ＢＬを介して、
センスアンプ１９に供給され増幅される。このセンスア
ンプ１９によって増幅されたデータは、信号線ＭＳ、／
ＭＳを介して図示せぬセンスアンプに供給され増幅され
る。
と同様にして選択されたメモリセル１１よりデータが読
出され、このデータはビット線ＢＬ、／ＢＬを介して、
センスアンプ１９に供給され増幅される。このセンスア
ンプ１９によって増幅されたデータは、信号線ＭＳ、／
ＭＳを介して図示せぬセンスアンプに供給され増幅され
る。
【００１３】一般に、メモリセルからデータを高速に読
出すためには、信号線ＭＳ、／ＭＳの電位の振幅を小さ
くする必要がある。このため、信号線ＭＳ、／ＭＳの電
位はＶcc−２Ｖf 程度としている。ここで、Ｖccは電源
電位であり、Ｖｆはバイポーラトランジスタのベース・
エミッタ間の順方向電位である。データの読出し時、ビ
ット線負荷回路１２のＰチャネルトランジスタＱ２３、
Ｑ２４は、ＳＷＥ信号に応じてオンとされる。したがっ
て、ビット線の電位ＶBLはＶcc−２Ｖf とされる。
出すためには、信号線ＭＳ、／ＭＳの電位の振幅を小さ
くする必要がある。このため、信号線ＭＳ、／ＭＳの電
位はＶcc−２Ｖf 程度としている。ここで、Ｖccは電源
電位であり、Ｖｆはバイポーラトランジスタのベース・
エミッタ間の順方向電位である。データの読出し時、ビ
ット線負荷回路１２のＰチャネルトランジスタＱ２３、
Ｑ２４は、ＳＷＥ信号に応じてオンとされる。したがっ
て、ビット線の電位ＶBLはＶcc−２Ｖf とされる。
【００１４】
【発明が解決しようとする課題】ところで、上記ＣＭＯ
Ｓ ＦＥＴとバイポーラトランジスタを使用した従来の
ＳＲＡＭは、ビット線の電位ＶBLをＶcc−２Ｖf として
いる。したがって、データの書込み時は正しく書込むた
めの電源マージンが小さく、しかも、書込み時間が長く
なる。
Ｓ ＦＥＴとバイポーラトランジスタを使用した従来の
ＳＲＡＭは、ビット線の電位ＶBLをＶcc−２Ｖf として
いる。したがって、データの書込み時は正しく書込むた
めの電源マージンが小さく、しかも、書込み時間が長く
なる。
【００１５】また、データの書込みを行った次のサイク
ルで、データを読出す際、書込みを行ったビット線に接
続されているメモリセルをアクセスする場合と、別のビ
ット線に接続されているメモリセルをアクセスする場合
とでは、データの読出し時間が相違する。すなわち、別
のビット線に接続されているメモリセルをアクセスする
場合、ビット線ＢＬ、／ＢＬの電位がともにＶBL＝Ｖcc
−２Ｖf であるため、データの読出しは遅れない。
ルで、データを読出す際、書込みを行ったビット線に接
続されているメモリセルをアクセスする場合と、別のビ
ット線に接続されているメモリセルをアクセスする場合
とでは、データの読出し時間が相違する。すなわち、別
のビット線に接続されているメモリセルをアクセスする
場合、ビット線ＢＬ、／ＢＬの電位がともにＶBL＝Ｖcc
−２Ｖf であるため、データの読出しは遅れない。
【００１６】しかし、書込みを行ったビット線に接続さ
れているメモリセルをアクセスする場合、読出しに時間
がかかる。例えば前のサイクルの書込みによって、ビッ
ト線ＢＬの電位がＶcc−２Ｖf （ハイレベル）となり、
ビット線／ＢＬの電位がこれより低いローレベルとなっ
ている状態において、ＳＷＥ信号が切替わりデータの読
出し動作となると、ＰチャネルトランジスタＱ２３、Ｑ
２４がオンとされて、ビット線ＢＬ、／ＢＬの電位がＶ
BLに復帰されるとともに、書込み回路１８の出力信号Ｄ
IN、／ＤINがともに電位ＶBLとされる。しかし、ビット
線／ＢＬの電位がローレベルからハイレベルに復帰する
には時間がかかる。しかも、ビット線ＢＬがローレベ
ル、／ＢＬがハイレベルのデータを読出す場合、ビット
線ＢＬ、／ＢＬの電位を反転させるために時間がかか
り、一層読出し時間が遅くなるものであった。
れているメモリセルをアクセスする場合、読出しに時間
がかかる。例えば前のサイクルの書込みによって、ビッ
ト線ＢＬの電位がＶcc−２Ｖf （ハイレベル）となり、
ビット線／ＢＬの電位がこれより低いローレベルとなっ
ている状態において、ＳＷＥ信号が切替わりデータの読
出し動作となると、ＰチャネルトランジスタＱ２３、Ｑ
２４がオンとされて、ビット線ＢＬ、／ＢＬの電位がＶ
BLに復帰されるとともに、書込み回路１８の出力信号Ｄ
IN、／ＤINがともに電位ＶBLとされる。しかし、ビット
線／ＢＬの電位がローレベルからハイレベルに復帰する
には時間がかかる。しかも、ビット線ＢＬがローレベ
ル、／ＢＬがハイレベルのデータを読出す場合、ビット
線ＢＬ、／ＢＬの電位を反転させるために時間がかか
り、一層読出し時間が遅くなるものであった。
【００１７】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、データの
書込み時は書込み電圧のマージンを大きくして書込み時
間を短縮することができ、しかも、データの読出し時
は、直前にデータが書き込まれたビット線に接続されて
いるメモリセルから高速にデータを読出すことが可能な
スタティック型メモリを提供しようとするものである。
されたものであり、その目的とするところは、データの
書込み時は書込み電圧のマージンを大きくして書込み時
間を短縮することができ、しかも、データの読出し時
は、直前にデータが書き込まれたビット線に接続されて
いるメモリセルから高速にデータを読出すことが可能な
スタティック型メモリを提供しようとするものである。
【００１８】
【課題を解決するための手段】この発明は、上記課題を
解決するため、複数のビット線対と複数のワード線との
各交差位置に配設された複数のスタティック型メモリセ
ルをそれぞれ含む複数のセクションを有するメモリセル
アレイと、データの書込みおよび読出し動作に応じて、
前記セクションを選択するための選択信号を生成する選
択信号生成回路と、第１の電位とこの第１の電位より低
い第２の電位を生成し、データの書込み時に前記選択信
号生成回路から出力される選択信号に応じて、第１の電
位を選択されたセクション内のビット線対に供給し、デ
ータの読出し時に前記選択信号生成回路から出力される
選択信号に応じて、前記第２の電位を選択されたセクシ
ョン内のビット線対に供給する電位生成回路とを具備し
ている。
解決するため、複数のビット線対と複数のワード線との
各交差位置に配設された複数のスタティック型メモリセ
ルをそれぞれ含む複数のセクションを有するメモリセル
アレイと、データの書込みおよび読出し動作に応じて、
前記セクションを選択するための選択信号を生成する選
択信号生成回路と、第１の電位とこの第１の電位より低
い第２の電位を生成し、データの書込み時に前記選択信
号生成回路から出力される選択信号に応じて、第１の電
位を選択されたセクション内のビット線対に供給し、デ
ータの読出し時に前記選択信号生成回路から出力される
選択信号に応じて、前記第２の電位を選択されたセクシ
ョン内のビット線対に供給する電位生成回路とを具備し
ている。
【００１９】さらに、前記電位生成回路は、選択信号に
応じてデータの読出し時に、所定期間第１の電位をビッ
ト線対に供給する回路を有している。
応じてデータの読出し時に、所定期間第１の電位をビッ
ト線対に供給する回路を有している。
【００２０】また、前記電位生成回路は、選択信号に応
じてデータの読出し時に所定期間第１の電位をビット線
対に供給した後、第２の電位をビット線対に供給する回
路を有している。さらに、この発明は、複数のワ−ド線
を有し、アドレス信号に応じて前記複数のワ−ド線の中
から１つを選択する手段と、複数のビット線対を有し、
前記アドレス信号に応じて前記複数のビット線対の中か
ら１つを選択する手段と、前記複数のビット線対と複数
のワード線との各交差位置に配設された複数のスタティ
ック型メモリセルをそれぞれ含む複数のセクションを有
するメモリセルアレイと、前記アドレス信号に応じて、
前記複数のセクションから１つを選択するセクション選
択手段と、前記ビット線対に接続され、ビット線に読出
された信号を検出するバイポーラトランジスタにより構
成されたセンスアンプと、第１の電位と前記第１の電位
より前記バイポーラトランジスタの順方向電位分低い第
２の電位を生成し、書込み時は前記第１の電位を前記セ
クション選択手段により選択されたセクション内のビッ
ト線対に供給し、読出し時は前記第２の電位を前記セク
ション選択手段により選択されたセクション内のビット
線対に供給する電位生成回路とを具備している。 また、
この発明は、複数のビット線対と複数のワード線との各
交差位置に配設された複数のスタティック型メモリセル
を有するメモリセルアレイと、データの読出し時に、第
１の電位より低い第２の電位を生成して前記ビット線対
に供給する電位生成回路とを具備している。
じてデータの読出し時に所定期間第１の電位をビット線
対に供給した後、第２の電位をビット線対に供給する回
路を有している。さらに、この発明は、複数のワ−ド線
を有し、アドレス信号に応じて前記複数のワ−ド線の中
から１つを選択する手段と、複数のビット線対を有し、
前記アドレス信号に応じて前記複数のビット線対の中か
ら１つを選択する手段と、前記複数のビット線対と複数
のワード線との各交差位置に配設された複数のスタティ
ック型メモリセルをそれぞれ含む複数のセクションを有
するメモリセルアレイと、前記アドレス信号に応じて、
前記複数のセクションから１つを選択するセクション選
択手段と、前記ビット線対に接続され、ビット線に読出
された信号を検出するバイポーラトランジスタにより構
成されたセンスアンプと、第１の電位と前記第１の電位
より前記バイポーラトランジスタの順方向電位分低い第
２の電位を生成し、書込み時は前記第１の電位を前記セ
クション選択手段により選択されたセクション内のビッ
ト線対に供給し、読出し時は前記第２の電位を前記セク
ション選択手段により選択されたセクション内のビット
線対に供給する電位生成回路とを具備している。 また、
この発明は、複数のビット線対と複数のワード線との各
交差位置に配設された複数のスタティック型メモリセル
を有するメモリセルアレイと、データの読出し時に、第
１の電位より低い第２の電位を生成して前記ビット線対
に供給する電位生成回路とを具備している。
【００２１】
【作用】すなわち、この発明は、電位生成回路におい
て、ハイレベルの第１、第２の電位を生成し、選択信号
生成回路から出力されるセクションを選択するための選
択信号に応じて、データの書込み時に第１の電位をビッ
ト線対に供給し、データの読出し時に第２の電位をビッ
ト線対に供給している。特に、データの読出し時に所定
期間第１の電位をビット線対に供給した後、第２の電位
をビット線対に供給している。したがって、データの書
込み時は書込み電圧のマージンを大きくして書込み時間
を短縮することができ、データの読出し時は、直前にデ
ータが書き込まれたビット線に接続されているメモリセ
ルから高速にデータを読出すことができるものである。
て、ハイレベルの第１、第２の電位を生成し、選択信号
生成回路から出力されるセクションを選択するための選
択信号に応じて、データの書込み時に第１の電位をビッ
ト線対に供給し、データの読出し時に第２の電位をビッ
ト線対に供給している。特に、データの読出し時に所定
期間第１の電位をビット線対に供給した後、第２の電位
をビット線対に供給している。したがって、データの書
込み時は書込み電圧のマージンを大きくして書込み時間
を短縮することができ、データの読出し時は、直前にデ
ータが書き込まれたビット線に接続されているメモリセ
ルから高速にデータを読出すことができるものである。
【００２２】
【実施例】以下、この発明の実施例について、図面を参
照して説明する。尚、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
照して説明する。尚、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００２３】図３は、この発明の第１の実施例を示すも
のである。図３において、ビット線電位供給回路３１
は、メモリセルアレイのセクションを選択するためのＳ
ＷＥ信号に応じて、ビット線に２種類の電位を供給する
ものである。このビット線電位供給回路３１は、セクシ
ョン毎に設けられる。
のである。図３において、ビット線電位供給回路３１
は、メモリセルアレイのセクションを選択するためのＳ
ＷＥ信号に応じて、ビット線に２種類の電位を供給する
ものである。このビット線電位供給回路３１は、セクシ
ョン毎に設けられる。
【００２４】ＳＷＥ信号はインバータ回路ＩＶ３を介し
てＰチャネルトランジスタＱ３１、Ｎチャネルトランジ
スタＱ３２のゲートに接続されている。前記Ｐチャネル
トランジスタＱ３１のソースは電源Ｖccに接続され、ド
レインは前記ＮチャネルトランジスタＱ３２のドレイン
およびＰチャネルトランジスタＱ３３のソースに接続さ
れるとともに、配線Ｖ３１を介してビット線負荷回路１
２を構成するＰチャネルトランジスタＱ２１〜Ｑ２４の
ソースに接続されている。また、前記Ｐチャネルトラン
ジスタＱ３３のゲートは前記インバータ回路３２の入力
端に接続されている。これらＰチャネルトランジスタＱ
３３およびＮチャネルトランジスタＱ３２はトランスフ
ァーゲートを構成している。
てＰチャネルトランジスタＱ３１、Ｎチャネルトランジ
スタＱ３２のゲートに接続されている。前記Ｐチャネル
トランジスタＱ３１のソースは電源Ｖccに接続され、ド
レインは前記ＮチャネルトランジスタＱ３２のドレイン
およびＰチャネルトランジスタＱ３３のソースに接続さ
れるとともに、配線Ｖ３１を介してビット線負荷回路１
２を構成するＰチャネルトランジスタＱ２１〜Ｑ２４の
ソースに接続されている。また、前記Ｐチャネルトラン
ジスタＱ３３のゲートは前記インバータ回路３２の入力
端に接続されている。これらＰチャネルトランジスタＱ
３３およびＮチャネルトランジスタＱ３２はトランスフ
ァーゲートを構成している。
【００２５】前記インバータ回路ＩＶ３の入力端には、
ＮチャネルトランジスタＱ３４のゲートが接続されてい
る。このＮチャネルトランジスタＱ３４のソースは接地
され、ドレインは抵抗Ｒ４を介して接地されるととも
に、直列接続されたダイオードＤ１、Ｄ２を介して電源
Ｖccに接続されている。さらに、Ｎチャネルトランジス
タＱ３４のドレインは、前記ＮチャネルトランジスタＱ
３２のソースおよびＰチャネルトランジスタＱ３３のド
レインに接続されている。前記ダイオードＤ１、Ｄ２
は、ビット線電位ＶBL＝Ｖcc−２Ｖf を生成している。
ＮチャネルトランジスタＱ３４のゲートが接続されてい
る。このＮチャネルトランジスタＱ３４のソースは接地
され、ドレインは抵抗Ｒ４を介して接地されるととも
に、直列接続されたダイオードＤ１、Ｄ２を介して電源
Ｖccに接続されている。さらに、Ｎチャネルトランジス
タＱ３４のドレインは、前記ＮチャネルトランジスタＱ
３２のソースおよびＰチャネルトランジスタＱ３３のド
レインに接続されている。前記ダイオードＤ１、Ｄ２
は、ビット線電位ＶBL＝Ｖcc−２Ｖf を生成している。
【００２６】上記構成において、図４に示すごとく、Ｓ
ＷＥ信号がハイレベル、すなわち、データの書込み状態
においては、ＰチャネルトランジスタＱ３１がオン、Ｎ
チャネルトランジスタＱ３２およびＰチャネルトランジ
スタＱ３３がオフ状態となる。したがって、ビット線電
位供給回路３１の出力電位Ｖ31は電源電位Ｖccであり、
ビット線ＢＬ、／ＢＬの電位はＶccとなる。
ＷＥ信号がハイレベル、すなわち、データの書込み状態
においては、ＰチャネルトランジスタＱ３１がオン、Ｎ
チャネルトランジスタＱ３２およびＰチャネルトランジ
スタＱ３３がオフ状態となる。したがって、ビット線電
位供給回路３１の出力電位Ｖ31は電源電位Ｖccであり、
ビット線ＢＬ、／ＢＬの電位はＶccとなる。
【００２７】また、ＳＷＥ信号がローレベル、すなわ
ち、データの読出し状態においては、Ｐチャネルトラン
ジスタＱ３１がオフ、ＮチャネルトランジスタＱ３２お
よびＰチャネルトランジスタＱ３３がオン状態となる。
したがって、ビット線電位供給回路３１の出力電位Ｖ31
はダイオードＤ１、Ｄ２によって生成されたビット線電
位ＶBLとなり、ビット線ＢＬ、／ＢＬもこの電位ＶBLと
なる。
ち、データの読出し状態においては、Ｐチャネルトラン
ジスタＱ３１がオフ、ＮチャネルトランジスタＱ３２お
よびＰチャネルトランジスタＱ３３がオン状態となる。
したがって、ビット線電位供給回路３１の出力電位Ｖ31
はダイオードＤ１、Ｄ２によって生成されたビット線電
位ＶBLとなり、ビット線ＢＬ、／ＢＬもこの電位ＶBLと
なる。
【００２８】上記実施例によれば、データの書込み時に
はビット線の電位を電源電位Ｖccとしている。したがっ
て、電源電圧に対するマージンを向上でき、データの書
込み速度を高速化することができる。図５は、この発明
の第２の実施例を示すものであり、図５において、図３
と同一部分には同一符号を付し、異なる部分についての
み説明する。
はビット線の電位を電源電位Ｖccとしている。したがっ
て、電源電圧に対するマージンを向上でき、データの書
込み速度を高速化することができる。図５は、この発明
の第２の実施例を示すものであり、図５において、図３
と同一部分には同一符号を付し、異なる部分についての
み説明する。
【００２９】この実施例において、ＳＷＥ信号はオア回
路４１の一端部に供給されるとともに、所定の遅延時間
Ｔｄ１を有するインバータ回路ＩＶ４を介してオア回路
４１の他端部に供給される。このオア回路４１の出力端
は前記ＰチャネルトランジスタＱ３１、Ｎチャネルトラ
ンジスタＱ３２のゲートに接続されている。
路４１の一端部に供給されるとともに、所定の遅延時間
Ｔｄ１を有するインバータ回路ＩＶ４を介してオア回路
４１の他端部に供給される。このオア回路４１の出力端
は前記ＰチャネルトランジスタＱ３１、Ｎチャネルトラ
ンジスタＱ３２のゲートに接続されている。
【００３０】上記構成において、図６に示すように、Ｓ
ＷＥ信号がハイレベル、すなわち、データの書込み状態
の場合、オア回路４１からハイレベル信号が出力され、
ＰチャネルトランジスタＱ３１がオフ、Ｎチャネルトラ
ンジスタＱ３２およびＰチャネルトランジスタＱ３３が
オン状態となる。したがって、ビット線電位供給回路３
１の出力電位Ｖ31は、ダイオードＤ１、Ｄ２によって生
成されたビット線電位ＶBLであり、ビット線ＢＬ、／Ｂ
Ｌの電位はＶBLとなる。
ＷＥ信号がハイレベル、すなわち、データの書込み状態
の場合、オア回路４１からハイレベル信号が出力され、
ＰチャネルトランジスタＱ３１がオフ、Ｎチャネルトラ
ンジスタＱ３２およびＰチャネルトランジスタＱ３３が
オン状態となる。したがって、ビット線電位供給回路３
１の出力電位Ｖ31は、ダイオードＤ１、Ｄ２によって生
成されたビット線電位ＶBLであり、ビット線ＢＬ、／Ｂ
Ｌの電位はＶBLとなる。
【００３１】また、ＳＷＥ信号がローレベル、すなわ
ち、データの読出し状態となった場合、オア回路４１か
らはインバータ回路ＩＶ４に設定された遅延時間Ｔｄ１
だけハイレベル信号が出力される。このため、Ｐチャネ
ルトランジスタＱ３１がオン、Ｎチャネルトランジスタ
Ｑ３２およびＰチャネルトランジスタＱ３３がオフとな
る。したがって、ビット線電位供給回路３１の出力電位
Ｖ31、すなわち、ビット線の電位ＶBLは、遅延時間Ｔｄ
１の期間のみ電源電位Ｖccとなり、その後、電位ＶBLと
なる。
ち、データの読出し状態となった場合、オア回路４１か
らはインバータ回路ＩＶ４に設定された遅延時間Ｔｄ１
だけハイレベル信号が出力される。このため、Ｐチャネ
ルトランジスタＱ３１がオン、Ｎチャネルトランジスタ
Ｑ３２およびＰチャネルトランジスタＱ３３がオフとな
る。したがって、ビット線電位供給回路３１の出力電位
Ｖ31、すなわち、ビット線の電位ＶBLは、遅延時間Ｔｄ
１の期間のみ電源電位Ｖccとなり、その後、電位ＶBLと
なる。
【００３２】上記実施例によれば、データの読出し時に
はビット線の電位を一定時間電源電位Ｖccとしている。
したがって、データの読出し速度を高速化することがで
きる。図７は、この発明の第３の実施例を示すものであ
り、図７において、図３、図５と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
はビット線の電位を一定時間電源電位Ｖccとしている。
したがって、データの読出し速度を高速化することがで
きる。図７は、この発明の第３の実施例を示すものであ
り、図７において、図３、図５と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００３３】この実施例において、ＳＷＥ信号は直列接
続された３つのインバータ回路ＩＶ５、ＩＶ６、ＩＶ７
を介して前記ＰチャネルトランジスタＱ３１、Ｎチャネ
ルトランジスタＱ３２のゲートに接続されている。これ
らインバータ回路ＩＶ６は出力信号がハイレベルからロ
ーレベルに反転するに要する時間が、ローレベルからハ
イレベルに反転するに要する時間より長くされ、インバ
ータ回路ＩＶ５、ＩＶ７はローレベルからハイレベルに
反転するに要する時間が、ハイレベルからローレベルに
反転するに要する時間より長くされている。
続された３つのインバータ回路ＩＶ５、ＩＶ６、ＩＶ７
を介して前記ＰチャネルトランジスタＱ３１、Ｎチャネ
ルトランジスタＱ３２のゲートに接続されている。これ
らインバータ回路ＩＶ６は出力信号がハイレベルからロ
ーレベルに反転するに要する時間が、ローレベルからハ
イレベルに反転するに要する時間より長くされ、インバ
ータ回路ＩＶ５、ＩＶ７はローレベルからハイレベルに
反転するに要する時間が、ハイレベルからローレベルに
反転するに要する時間より長くされている。
【００３４】すなわち、ＳＷＥ信号はインバータ回路Ｉ
Ｖ５を構成するＰチャネルトランジスタＱ４１、Ｑ４
２、ＮチャネルトランジスタＱ４３のゲートに供給され
る。これらＰチャネルトランジスタＱ４１、Ｑ４２、Ｎ
チャネルトランジスタＱ４３は電源Ｖccと接地間に電流
通路が直列接続されている。前記Ｐチャネルトランジス
タＱ４２のドレインおよびＮチャネルトランジスタＱ４
３のドレインは、インバータ回路ＩＶ６を構成するＰチ
ャネルトランジスタＱ４４、ＮチャネルトランジスタＱ
４５、Ｑ４６のゲートに接続されている。これらＰチャ
ネルトランジスタＱ４４、ＮチャネルトランジスタＱ４
５、Ｑ４６は電源Ｖccと接地間に電流通路が直列接続さ
れている。前記ＰチャネルトランジスタＱ４４のドレイ
ンおよびＮチャネルトランジスタＱ４５のドレインは、
インバータ回路ＩＶ７を構成するＰチャネルトランジス
タＱ４７、Ｑ４８、ＮチャネルトランジスタＱ４９のゲ
ートに接続されている。これらＰチャネルトランジスタ
Ｑ４７、Ｑ４８、ＮチャネルトランジスタＱ４９は電源
Ｖccと接地間に電流通路が直列接続されている。前記Ｐ
チャネルトランジスタＱ４８のドレインおよびＮチャネ
ルトランジスタＱ４９のドレインは、前記Ｐチャネルト
ランジスタＱ３１、ＮチャネルトランジスタＱ３２のゲ
ートに接続されている。
Ｖ５を構成するＰチャネルトランジスタＱ４１、Ｑ４
２、ＮチャネルトランジスタＱ４３のゲートに供給され
る。これらＰチャネルトランジスタＱ４１、Ｑ４２、Ｎ
チャネルトランジスタＱ４３は電源Ｖccと接地間に電流
通路が直列接続されている。前記Ｐチャネルトランジス
タＱ４２のドレインおよびＮチャネルトランジスタＱ４
３のドレインは、インバータ回路ＩＶ６を構成するＰチ
ャネルトランジスタＱ４４、ＮチャネルトランジスタＱ
４５、Ｑ４６のゲートに接続されている。これらＰチャ
ネルトランジスタＱ４４、ＮチャネルトランジスタＱ４
５、Ｑ４６は電源Ｖccと接地間に電流通路が直列接続さ
れている。前記ＰチャネルトランジスタＱ４４のドレイ
ンおよびＮチャネルトランジスタＱ４５のドレインは、
インバータ回路ＩＶ７を構成するＰチャネルトランジス
タＱ４７、Ｑ４８、ＮチャネルトランジスタＱ４９のゲ
ートに接続されている。これらＰチャネルトランジスタ
Ｑ４７、Ｑ４８、ＮチャネルトランジスタＱ４９は電源
Ｖccと接地間に電流通路が直列接続されている。前記Ｐ
チャネルトランジスタＱ４８のドレインおよびＮチャネ
ルトランジスタＱ４９のドレインは、前記Ｐチャネルト
ランジスタＱ３１、ＮチャネルトランジスタＱ３２のゲ
ートに接続されている。
【００３５】上記構成において、図８に示すように、Ｓ
ＷＥ信号がハイレベル、すなわち、データの書込み状態
の場合、インバータ回路ＩＶ７からローレベル信号が出
力され、ＰチャネルトランジスタＱ３１がオン、Ｎチャ
ネルトランジスタＱ３２およびＰチャネルトランジスタ
Ｑ３３がオフ状態となる。したがって、ビット線電位供
給回路３１の出力電位Ｖ31は電源電位Ｖccであり、ビッ
ト線ＢＬ、／ＢＬの電位はＶccとなる。
ＷＥ信号がハイレベル、すなわち、データの書込み状態
の場合、インバータ回路ＩＶ７からローレベル信号が出
力され、ＰチャネルトランジスタＱ３１がオン、Ｎチャ
ネルトランジスタＱ３２およびＰチャネルトランジスタ
Ｑ３３がオフ状態となる。したがって、ビット線電位供
給回路３１の出力電位Ｖ31は電源電位Ｖccであり、ビッ
ト線ＢＬ、／ＢＬの電位はＶccとなる。
【００３６】また、ＳＷＥ信号がローレベル、すなわ
ち、データの読出し状態となった場合、インバータ回路
ＩＶ７からは、インバータ回路ＩＶ５、ＩＶ６、ＩＶ７
に設定された遅延時間Ｔｄ２だけローレベル信号が出力
され、この後、ハイレベル信号が出力される。したがっ
て、ビット線電位供給回路３１の出力電位Ｖ31は、遅延
時間Ｔｄ２の間電源電位Ｖccであり、この後、ダイオー
ドＤ１、Ｄ２によって生成されたビット線電位ＶBLとな
る。
ち、データの読出し状態となった場合、インバータ回路
ＩＶ７からは、インバータ回路ＩＶ５、ＩＶ６、ＩＶ７
に設定された遅延時間Ｔｄ２だけローレベル信号が出力
され、この後、ハイレベル信号が出力される。したがっ
て、ビット線電位供給回路３１の出力電位Ｖ31は、遅延
時間Ｔｄ２の間電源電位Ｖccであり、この後、ダイオー
ドＤ１、Ｄ２によって生成されたビット線電位ＶBLとな
る。
【００３７】上記実施例によれば、データの書込み時に
はビット線の電位を電源電位Ｖccとしている。したがっ
て、電源電圧に対するマージンを向上でき、データの書
込み速度を高速化することができる。また、データの読
出し時には、一定時間ビット線の電位を電源電位Ｖccと
した後、ＶBL＝Ｖcc−２Ｖf としている。したがって、
１サイクル前にデータを書込むために選択されたビット
線に接続されているメモリセルからデータを読出す場合
において、書込んだデータと逆のデータを読出す場合に
おいても、読出し時間の遅れを短縮することができる。
はビット線の電位を電源電位Ｖccとしている。したがっ
て、電源電圧に対するマージンを向上でき、データの書
込み速度を高速化することができる。また、データの読
出し時には、一定時間ビット線の電位を電源電位Ｖccと
した後、ＶBL＝Ｖcc−２Ｖf としている。したがって、
１サイクル前にデータを書込むために選択されたビット
線に接続されているメモリセルからデータを読出す場合
において、書込んだデータと逆のデータを読出す場合に
おいても、読出し時間の遅れを短縮することができる。
【００３８】また、２つのビット線の電位を設定する場
合、ビット線の容量の充放電時間が問題となる。しか
し、上述したように、メモリセルアレイを複数のセクシ
ョンに分割し、選択されたセクションのみビット線の電
位を変化させることにより、ビット線の容量を低減し、
高速に２つの電位を充放電することができる。図９は、
ビット線電位ＶBLを生成する回路の他の例を示すもので
ある。
合、ビット線の容量の充放電時間が問題となる。しか
し、上述したように、メモリセルアレイを複数のセクシ
ョンに分割し、選択されたセクションのみビット線の電
位を変化させることにより、ビット線の容量を低減し、
高速に２つの電位を充放電することができる。図９は、
ビット線電位ＶBLを生成する回路の他の例を示すもので
ある。
【００３９】インバータ回路ＩＶ８の入力端にはＳＷＥ
信号が供給される。このインバータ回路ＩＶ８の出力端
はＰチャネルトランジスタＱ５１およびＮチャネルトラ
ンジスタＱ５２のゲートにそれぞれ接続されている。Ｐ
チャネルトランジスタＱ５１のソースは電源Ｖccに接続
され、ドレインは前記ＮチャネルトランジスタＱ５２の
ドレインに接続されている。このＮチャネルトランジス
タＱ５２のソースは接地され、前記ドレインは、前記ダ
イオードＤ１、Ｄ２を介して電源Ｖccに接続されるとと
もに、前記配線Ｖ３１に接続されている。この構成によ
っても、ＳＷＥ信号に応じてビット線電位ＶBL＝Ｖcc−
２Ｖf を生成できる。尚、この発明は、動作電圧が３．
３Ｖで、０．５μｍプロセス以下のＣＭＯＳにおいて特
に有効である。また、この発明は上記実施例に限定され
るものではなく、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
信号が供給される。このインバータ回路ＩＶ８の出力端
はＰチャネルトランジスタＱ５１およびＮチャネルトラ
ンジスタＱ５２のゲートにそれぞれ接続されている。Ｐ
チャネルトランジスタＱ５１のソースは電源Ｖccに接続
され、ドレインは前記ＮチャネルトランジスタＱ５２の
ドレインに接続されている。このＮチャネルトランジス
タＱ５２のソースは接地され、前記ドレインは、前記ダ
イオードＤ１、Ｄ２を介して電源Ｖccに接続されるとと
もに、前記配線Ｖ３１に接続されている。この構成によ
っても、ＳＷＥ信号に応じてビット線電位ＶBL＝Ｖcc−
２Ｖf を生成できる。尚、この発明は、動作電圧が３．
３Ｖで、０．５μｍプロセス以下のＣＭＯＳにおいて特
に有効である。また、この発明は上記実施例に限定され
るものではなく、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００４０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、データの書込み時は書込み電圧のマージンを大きく
して書込み時間を短縮することができ、しかも、データ
の読出し時は、直前にデータが書き込まれたビット線に
接続されているメモリセルから高速にデータを読出すこ
とが可能なスタティック型メモリを提供できる。
ば、データの書込み時は書込み電圧のマージンを大きく
して書込み時間を短縮することができ、しかも、データ
の読出し時は、直前にデータが書き込まれたビット線に
接続されているメモリセルから高速にデータを読出すこ
とが可能なスタティック型メモリを提供できる。
【図１】従来のＳＲＡＭの一例を示す回路図。
【図２】図１の要部を示す回路図。
【図３】この発明の第１の実施例を示す回路図。
【図４】図３に示す回路の動作を説明するために示すタ
イミングチャート。
イミングチャート。
【図５】この発明の第２の実施例を示す回路図。
【図６】図５に示す回路の動作を説明するために示すタ
イミングチャート。
イミングチャート。
【図７】この発明の第３の実施例を示す回路図。
【図８】図７に示す回路の動作を説明するために示すタ
イミングチャート。
イミングチャート。
【図９】ビット線電位を生成する回路の変形例を示す回
路図。
路図。
１１…メモリセル、１２…ビット線負荷回路、２３…Ｓ
ＷＥ（セクションライトイネーブル）信号発生回路、３
１…ビット線電位供給回路、ＢＬ，／ＢＬ…ビット線。
ＷＥ（セクションライトイネーブル）信号発生回路、３
１…ビット線電位供給回路、ＢＬ，／ＢＬ…ビット線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41
Claims (11)
- 【請求項１】 複数のビット線対と複数のワード線との
各交差位置に配設された複数のスタティック型メモリセ
ルをそれぞれ含む複数のセクションを有するメモリセル
アレイと、 データの書込みおよび読出し動作に応じて、前記セクシ
ョンを選択するための選択信号を生成する選択信号生成
回路と、第１の電位とこの第１の電位より低い第２の電位を生成
し、データの書込み時に前記選択信号生成回路から出力
される選択信号に応じて、第１の電位を選択されたセク
ション内のビット線対に供給し、データの読出し時に前
記選択信号生成回路から出力される選択信号に応じて、
前記第２の電位を選択されたセクション内のビット線対
に供給する電位生成回路とを具備する ことを特徴とする
スタティック型メモリ。 - 【請求項２】 前記電位生成回路は、選択信号に応じて
データの読出し時に、所定期間第１の電位をビット線対
に供給する回路を有することを特徴とする請求項１記載
のスタティック型メモリ。 - 【請求項３】 前記電位生成回路は、選択信号に応じて
データの読出し時に所定期間第１の電位をビット線対に
供給した後、第２の電位をビット線対に供給する回路を
有することを特徴とする請求項１記載のスタティック型
メモリ。 - 【請求項４】 複数のワ−ド線を有し、アドレス信号に
応じて前記複数のワ−ド線の中から１つを選択する手段
と、 複数のビット線対を有し、前記アドレス信号に応じて前
記複数のビット線対の中から１つを選択する手段と、 前記複数のビット線対と複数のワード線との各交差位置
に配設された複数のスタティック型メモリセルをそれぞ
れ含む複数のセクションを有するメモリセルアレイと、 前記アドレス信号に応じて、前記複数のセクションから
１つを選択するセクション選択手段と、前記ビット線対に接続され、ビット線に読出された信号
を検出するバイポーラトランジスタにより構成されたセ
ンスアンプと、 第１の電位と前記第１の電位より前記バイポーラトラン
ジスタの順方向電位分低い第２の電位を生成し、書込み
時は前記第１の電位を前記セクション選択手段により選
択されたセクション内のビット線対に供給し、読出し時
は前記第２の電位を前記セクション選択手段により選択
されたセクション内のビット線対に供給する電位生成回
路と を具備することを特徴とするスタティック型メモ
リ。 - 【請求項５】 前記電位生成回路は、前記セクション選
択手段から出力される信号に応じてデ−タの読出し時
に、所定期間第１の電位をビット線対に供給する回路を
有することを特徴とする請求項４記載のスタティック型
メモリ。 - 【請求項６】 前記電位生成回路は、前記セクション選
択手段から出力される信号に応じてデ−タの読出し時に
所定期間第１の電位をビット線対に供給した後、第２の
電位をビット線対に供給する回路を有することを特徴と
する請求項４記載のスタティック型メモリ。 - 【請求項７】 前記電位生成回路は、前記複数のビット
線対にカソ−ドが接続された第１のダイオ−ド及びカソ
−ドが前記第１のダイオ−ドのアノ−ドに接続されアノ
−ドが電源端子に接続された第２のダイオ−ドと、 ゲ−トに前記セクション選択手段から出力される信号が
供給され、ドレインが前記第１のダイオ−ドのカソ−ド
に接続され、ソ−スが接地された電界効果型トランジス
タと、 一端が前記第１のダイオ−ドのカソ−ドに接続され、他
端が接地された抵抗とを具備することを特徴とする請求
項４記載のスタティック型メモリ。 - 【請求項８】 前記第１の電位は電源電圧Ｖccであり、
前記第２の電位はＶBL＝Ｖcc−ｎＶf（Ｖfはバイポーラ
トランジスタの順方向電位）を満たす電圧ＶBLであるこ
とを特徴とする請求項４記載のスタティック型メモリ。 - 【請求項９】 複数のビット線対と複数のワード線との
各交差位置に配設された複数のスタティック型メモリセ
ルを有するメモリセルアレイと、データの読出し時に、第１の電位より低い第２の電位を
生成して前記ビット線対に供給する電位生成回路と を具
備することを特徴とするスタティック型メモリ。 - 【請求項１０】 前記電位生成回路は、デ−タの読出し
時に、所定期間第１の電位をビット線対に供給する回路
を有することを特徴とする請求項９記載のスタティック
型メモリ。 - 【請求項１１】 前記電位生成回路は、デ−タの読出し
時に所定期間第１の電位をビット線対に供給した後、第
２の電位をビット線対に供給する回路を有することを特
徴とする請求項９記載のスタティック型メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03305978A JP3110113B2 (ja) | 1991-11-21 | 1991-11-21 | スタティック型メモリ |
| US07/979,623 US5309401A (en) | 1991-11-21 | 1992-11-19 | Static memory device |
| KR1019920021722A KR960012058B1 (ko) | 1991-11-21 | 1992-11-19 | 스태틱형 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03305978A JP3110113B2 (ja) | 1991-11-21 | 1991-11-21 | スタティック型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145039A JPH05145039A (ja) | 1993-06-11 |
| JP3110113B2 true JP3110113B2 (ja) | 2000-11-20 |
Family
ID=17951594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03305978A Expired - Fee Related JP3110113B2 (ja) | 1991-11-21 | 1991-11-21 | スタティック型メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5309401A (ja) |
| JP (1) | JP3110113B2 (ja) |
| KR (1) | KR960012058B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3011570B2 (ja) * | 1993-04-30 | 2000-02-21 | 株式会社東芝 | 半導体メモリ |
| US5440524A (en) * | 1994-02-01 | 1995-08-08 | Integrated Device Technology, Inc. | Method and apparatus for simuilataneous long writes of multiple cells of a row in a static ram |
| US5396469A (en) * | 1994-03-31 | 1995-03-07 | Hewlett-Packard Company | SRAM memory requiring reduced voltage swing during write |
| JP3404127B2 (ja) * | 1994-06-17 | 2003-05-06 | 富士通株式会社 | 半導体記憶装置 |
| JP4198201B2 (ja) * | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3606951B2 (ja) * | 1995-06-26 | 2005-01-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5844852A (en) * | 1995-11-16 | 1998-12-01 | Intel Corporation | Memory arrays with integrated bit line voltage stabilization circuitry |
| KR0172345B1 (ko) * | 1995-11-27 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로 |
| JP3537010B2 (ja) * | 1995-11-28 | 2004-06-14 | シャープ株式会社 | 半導体記憶装置 |
| US5757713A (en) * | 1996-09-18 | 1998-05-26 | Micron Technology, Inc. | Adjustable write voltage circuit for SRAMS |
| US5999469A (en) * | 1998-03-04 | 1999-12-07 | Lsi Logic Corporation | Sense time reduction using midlevel precharge |
| US6335891B1 (en) * | 1999-02-25 | 2002-01-01 | Micron Technology, Inc. | Device and method for reducing standby current in a memory device by disconnecting bit line load devices in unused columns of the memory device from a supply voltage |
| JP2004295950A (ja) | 2003-03-25 | 2004-10-21 | Ricoh Co Ltd | 光情報記録媒体、光情報記録装置、情報処理装置、光情報記録方法、プログラム及び記憶媒体 |
| JP3920827B2 (ja) * | 2003-09-08 | 2007-05-30 | 三洋電機株式会社 | 半導体記憶装置 |
| JP2009064512A (ja) * | 2007-09-06 | 2009-03-26 | Panasonic Corp | 半導体記憶装置 |
| US7760576B2 (en) * | 2007-11-08 | 2010-07-20 | Qualcomm Incorporated | Systems and methods for low power, high yield memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-11-21 JP JP03305978A patent/JP3110113B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-19 US US07/979,623 patent/US5309401A/en not_active Expired - Lifetime
- 1992-11-19 KR KR1019920021722A patent/KR960012058B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145039A (ja) | 1993-06-11 |
| KR960012058B1 (ko) | 1996-09-11 |
| US5309401A (en) | 1994-05-03 |
| KR930011242A (ko) | 1993-06-24 |
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