JPS5838873B2 - センス回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、主として高密度スタティックＲＡＭの小振幅
出力を高速度で安定して読み出すセンス回路に関する。

スタティックＲＡＭのメモリセルは一般にフリップフロ
ップを要部とするが、記憶密度を高くすると必然的にセ
ル面積が小さくなる。

このためセルのドライバトランジスタのｇｍが小さくな
るので、データビット線対に生ずる出力差が狭くなり、
高速センシングが困難、電源変動に弱いという問題が生
ずる。

本発明はこの点を改善するものであり、その特徴とする
ところはメモリセルが接続されたビット線対に差動増幅
器が設けられ、該差動増幅器がその基準電位点と定電位
源との間にプルダウン回路を有しそれぞれのビット線対
と該基準電位点との間の電位差を比較して差動出力を生
じ、該ビット線を監視して該ビット線対の同相成分の同
相変動を検出する補償回路が設けられ、該補償回路が該
同相変動に比例して該プルダウン回路のインピーダンス
を制御し、該差動増幅器の基準電位を前記同相変動に追
従させるようにした点にある。

以下図示の実施例を参照しながらこれを詳細に説明する
。

第１図は本発明の一実施例を示す回路図で、ＭＣｏ、Ｍ
Ｃ１，・・・・・・データビット線対ＤＢ 、 ＤＢに
接続されたメモリセル、Ｘｏ、Ｘｌ、・・・・・・はワ
ード線、Ｓ、Ａはセンス回路、ＤＢ’、ＤＢ’はセンス
回路側のデータビット線対である。

メモリセルＭＣ８は負荷抵抗Ｒ１ｔ Ｒ２およびＭＯ８
Ｉ−ランジスタＱ３〜Ｑ６からなるスタティック型で、
Ｑａ ＝ Ｑ４はトランスファーゲート、Ｑ５ 、Ｑ６
はドライバトランジスタである。

セルＭＣ１も同様であり、負荷抵抗Ｒ３，Ｒ４、トラン
スファーゲー） Ｑ？ ＋ Ｑａおよびドライバトラン
ジスタＱ９ ｙ Ｑｌｏからなる。

Ｑｔ 、Ｑ２はビット線対ＤＢ、ＤＢの負荷ＭＯＳトラ
ンジスタ、Ｑｌｌ、Ｑ１□はコラムデコーダ出力Ｙｏで
制御されるビット線選択用のＭＯ８Ｉ−ランジスタであ
る。

尚、Ｑ２３ ＋ Ｑ２４は隣りのビット線選択用のＭＯ
Ｓトランジスタで、コラムデコーダ出力Ｙ１で制御され
る。

本例のセンス回路ＳＡはＭＯＳトランジスタＱ１３〜Ｑ
２□からなり、デプレッション型の負荷トランジスタＱ
１３ ＋ ＱＩ４とエンハンスメント型のトランジスタ
Ｑ１５ ｙ ＱＩ Ｂはビット線対ＤＢ’、ＤＢ’上の
差電圧を検出してそれを増幅した差動出力り。

Ｄを生ずる差動増幅器を構成する。

ＱＩ９はそのプルダウントランジスタで、該差動増幅器
の基準電位Ｂを定める。

トランジスタＱ、、 ｐ Ｑ、７はトランジスタＱ１５
．Ｑ１８にそれぞれ並列接続され、更にゲート、ドレイ
ン間を交叉接続することで上記差動増幅器をラッチ機能
付きとする。

トランジスタＱ２０−Ｑ２□は基準電位Ｂを電源■ｃｃ
の変動に追従させる補償回路で、並列トランジスタ対Ｑ
２１゜Ｑ２２の各ゲートはビット線ＤＢ’、ＤＢ’にそ
れぞれ接続され、またデプレッション型の負荷トランジ
スタＱ２０は電源■ｃｃと該トランジスタ対Ｑ２１゜Ｑ
２２の間に接続される。

そして、トランジスタＱ２０と並列トランジスタ対Ｑ２
１ ｔ Ｑ２□の接続点電位ＡでトランジスタＱ１９を
制御する。

次に第２図を参照しながら動作を説明する。

例えばメモリセルＭＣｏを選択する場合にはワードデコ
ーダでワード線Ｘ。

をＨにしてトランジスタＱ３ 、 Ｑ４をオンにし、且
つコラムデコーダでＹ。

をＨにしてトランジスタＱ１０．Ｑ１２をオンにする。

この時セルＭＣｏがＱ５オン、Ｑ６オフの記憶状態であ
ればＤＢ＝Ｌ 、ＤＢ＝Ｈとなるが、この差動成分に対
しては回路Ｑ２０−Ｑ２□によって電位Ａが一定となる
様に抑圧される（ ＤＢ’ 、 ＤＢ’の一方がＨにな
れば他方がＬになり、並列トランジスタＱ２□ｔ Ｑ２
□は一方がよりオン他方がよりオフになるので全体とし
ては不変）ので、トランジスタＱ、９は定電流的に動作
する。

このためトランジスタＱ１６ ｙ ＱＩ７によってラッ
チがかかるまではトランジスタＱ１３〜Ｑ１６．Ｑ１８
は定電流型の差動増幅器として作用し、その差動出力り
、Ｄにある程度の差がつき始めるとトランジスタＱ１６
．Ｑ１□により急速にラッチがかかり、本例であれば第
２図すの様にＤ＝Ｈ，Ｄ＝Ｌに確定する。

一方、電源■ｃｃの変動に伴なうＤＢ’、ＤＢ’の同相
成分の変動、例えば第２図ａに示すように電源■ｃｃの
電圧が高くなってＤＢ’、ＤＢ’が共にＨの方向に移行
するとトランジスタＱ２１．Ｑ２□の導通度が共に増し
てＡ点の電位が低下するためトランジスタＱ１９の導通
度が低下して逆にＢ点の電位が上昇する。

このため電源ＶＯＯの変動によらずＤＢ’とＢと差、お
よびＤＢ’とＢとの差を常に一定にすることができ、安
定したセンス動作が保障される。

第２図ａに破線で示すＢ′はトランジスタＱ２ ｏ ”
Ｑ２２を設けない従来回路の基準電圧で、従来はコラ
ム選択信号など電源■ｃ′ｃと共に変る電圧でプルダウ
ントランジスタＱ１．を制御していたため、■ｃｃが上
昇すればその制御信号も上昇しＢ点電位は一定又は若干
低下する傾向を持ち、ＤＢ’と「の差と６毛′と「の差
は拡大して遂にはＤＢ’＝ＬでもトランジスタＱ１３が
オフできなくなり、同図すに破線Ｕで示すように差動出
力のＨ側の立上りが遅くかつそのレベルが低下して最悪
事態ではＤ’、Ｄ共に後段回路でＬと判断される危険性
がある。

これはＤＢ’と６１′の差動成分に比べて同相成分が大
きくなるからである。

従ってＢ点電位一定の従来方式では電源■ｃｃの変動許
容幅は小さく、■ｃｃより過大又は過小になるといずれ
もアクセスタイムが大となり遂には読取誤りを生じるこ
とになった。

この点本発明ではＢ点電位は電源電圧変動に対してＤＢ
’、ＤＢ’のレベルと共に変動するので常に最適基準値
で正確かつ高速な読取りが可能になる。

尚、実施例ではトランジスタＱ４６ ｔ ＱＩ７を備え
るラッチ型のセンス回路を例示したが、ラッチ型とする
ことは必ずしも必要でない。

以上述べたように本発明によれば、高密度化に伴ないド
ライバトランジスタのｇｍが小さくなるスタティックＲ
ＡＭのセル情報を高速度に安定して読出すことができる
。

【図面の簡単な説明】 ゛第１図および第２図は本発明の一実施例を示す回路図
および動作図である。 図中、ＭＣｏ２ＭＣ１はスタティック型メモリセル、Ｄ
Ｂ 、 ＤＢ ＣＤＢ’、涌′）はデータビット線対Ｓ
Ａはセンス回路、Ｑｌ ３−７−Ｑｌ ５ ｔ ＱＩ
Ｂは差動増幅器を構成するトランジスタ、ＱＩ９はその
プルダウントランジスタ、Ｑ２０は負荷トランジスタ、
Ｑ２１゜Ｑ２□は並列トランジスタ対である。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルが接続されたビット線対に差動増幅器が
   設けられ、該差動増幅器がその基準電位点と定電位源と
   の間にプルダウン回路を有しそれぞれのビット線対と該
   基準電位点との間の電位差を比較して差動出力を生じ、 該ビット線を監視して該ビット線対の同相成分の同相変
   動を検出する補償回路が設けられ、該補償回路が該同相
   変動に比例して該プルダウン回路のインピーダンスを制
   御し、 該差動増幅器の基準電位を前記同相変動に追従させるよ
   うにしたことを特徴とするセンス回路。