DE69421856T2

DE69421856T2 - Lese/Schreibe-Speicher mit negativer rückgekoppelter Blindspeicherschaltung

Info

Publication number: DE69421856T2
Application number: DE69421856T
Authority: DE
Inventors: Hitoshi Okamura
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-08-09
Filing date: 1994-08-08
Publication date: 2000-06-29
Anticipated expiration: 2014-08-09
Also published as: EP0638903A2; US5473568A; DE69421856D1; JPH0757475A; EP0638903B1; KR950006861A; KR0168465B1; EP0638903A3

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich im allgemeinen auf integrierte Halbleiterspeicherschaltungen und insbesondere auf einen Lese/Schreib-Speicher, in welchem eine Lastschaltung für jedes Speicherzellenfeld als eine Last für die Transistoren der Speicherzellenfelder vorhanden ist.

Beschreibung des Standes der Technik

In einem statischen Direktzugriffsspeicher nach dem Stand der Technik, in dem jede Speicherzelle von einer Schaltung, die durch einen Anschlußtransistor mit Gatesteuerung als eine Last des Treibertransistors der Zelle dient, über eine Bitleitung mit einer Spannung versorgt wird, wird eine Spannung, die sich in der Bitleitung entwickelt hat, durch das Verhältnis des Widerstandswertes des Lasttransistors im eingeschalteten Zustand zu den kombinierten Widerstandswerten des Anschlußtransitors und einem der Treibertransistoren der Zelle im eingeschalteten Zustand bestimmt. Da sich die Betriebskennlinien dieser Transistoren mit Veränderlichkeiten der Vorrichtung aufgrund von Herstellungs- und Temperaturschwankungen verändern, ist der Speicher mit einem Sicherheitsbereich ausgestaltet, um solche Faktoren auszugleichen, und daher kann die Betriebsleistung des Speichers nicht in vollem Umfang genutzt werden.
Eine Speichervorrichtung, wie sie im Oberbegriff von Anspruch 1 dargelegt ist, ist aus EP-A-0383078 bekannt. Die bekannte Vorrichtung hat Mittel zum Ziehen einer zusätzlichen Spannung von den Bitleitungen, um diese davor zu schützen, erdfrei zu werden, und die Spannungsdifferenz zwischen den gepaarten Bitleitungen zu begrenzen.

Zusammenfassung der Erfindung

Es ist daher ein Ziel der vorliegenden Erfindung, einen statischen Direktzugriffsspeicher bereit zu stellen, der in der Lage ist, Veränderlichkeiten der Vorrichtung automatisch zu kompensieren, um einen Hochgeschwindigkeitsbetrieb zu erreichen.

Die Erfindung ist in Anspruch 1 definiert.

Kurze Beschreibung der Zeichnungen

Die vorliegende Erfindung wird mit weiteren Details unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Fig. 1 ist ein Schaltplan eines statischen Direktzugriffsspeichers nach dem Stand der Technik, und
Fig. 2 ist ein Schaltplan eines statischen Direktzugriffsspeichers gemäß der vorliegenden Erfindung.

Detaillierte Beschreibung

Bevor auf die Details der vorliegenden Erfindung eingegangen wird, wird zuerst auf Fig. 1 Bezug genommen, in der ein statischer Direktzugriffsspeicher dargestellt ist. Der Speicher schließt eine Anzahl an Speicherzellen C11 bis Cmn ein, die reihenweise zwischen den Wortleitungen WL1 bis WLn und spaltenweise zwischen den Bitleitungen BLLi und BLRi angeordnet sind (wobei i = 1,2 ... m). An die Paare von Bit leitungen BLL1, BLR1 bis BLLm, BLLm sind jeweils Lastschaltungen L1 bis Lm angeschlossen.
Jede Speicherzelle Cij (j = 1,2 ... n) schließt ein Inverterpaar IV1 und IV2 ein, bei dem die Inverter zwischen Anschlußtransistoren Q5 und Q5 antiparallel zueinander geschaltet sind. Der Inverter lvi ist mit einem N-Kanal-Feldeffekt-Treibertransistor Q1 und einem P-Kanal-Feldeffekt- Treibertransistor Q3 gebildet, deren Drain-Anschlüsse gemeinsam an einen Knoten N1 und deren Source-Anschlüsse an Masse bzw. eine Spannungsquelle angeschlossen sind. Genauso ist der Inverter IV2 mit einem N-Kanal-Feldeffekt-Treibertransistor Q2 und einem P-Kanal-Feldeffekt-Treibertransistor Q4 gebildet, deren Drain-Anschlüsse gemeinsam an einen Knoten N2 und deren Source-Anschlüsse an Masse bzw. an die Spannungsquelle angeschlossen sind. Die Gate-Anschlüsse der Transistoren Q1, Q3 sind gemeinsam an den Knoten N2 angeschlossen, wo das Ausgangssignal des Inverters IV2 auftritt, und die Gate-Anschlüsse der Transistoren Q2, Q4 sind gemeinsam an den Knoten N1 angeschlossen, wo das Ausgangssignal des Inverters IV1 auftritt. Der Pfad zwischen Drain und Source des Anschlußtransistors Q5 ist zwischen die Bitleitung BLLi und den Knoten N1 geschaltet und der Pfad zwischen Drain und Source des Anschlußtransistors Q6 ist zwischen die Bitleitung BLRi und den Knoten N2 angeschlossen. Die Gate-Anschlüsse der Transistoren Q5 und Q6 aller Speicherzellen Cij sind an die Wortleitung WLi angeschlossen. Die Ein-/Aus-Funktion der beiden Transistoren Q1 und Q4 ist zu der der Transistoren Q2 und Q3 komplementär.
Die Lastschaltung Li schließt ein Paar P-Kanal-Feldeffekt- Transistoren Q7 und Q8 ein, deren Gate-Anschlüsse gemeinsam an Masse angeschlossen sind. Die Bitleitungen BLLi und BLRi sind über die Transistoren Q7 bzw. Q8 an die Spannungsquelle angeschlossen. Die Transistoren aller Lastschaltungen Li dienen als eine Last der Treibertransistoren Q1 und Q2 jeder Speicherzelle Cij.
Der niedrige Spannungspegel der Bitleitung BLLi wird durch das Verhältnis des Widerstandswertes des Transistors Q7 im eingeschalteten Zustand zu den kombinierten Widerstandswerten der Transistoren Q5 und Q1 im eingeschalteten Zustand bestimmt, und genauso wird der Pegel der niedrigen Spannung der Bitleitung BLRi durch das Verhältnis des Widerstandswertes des Transistors Q8 im eingeschalteten Zustand zu den kombinierten Widerstandswerten der Transistoren Q6 und Q2 im eingeschalteten Zustand bestimmt. Wenn sich die Knoten N1 und N2 einer Speicherzelle Cij auf dem hohen bzw. niedrigen Spannungspegel befinden (d. h., Q1 ist ausgeschaltet und Q2 ist eingeschaltet) führt das Anlegen einer hohen Spannung an die Wortleitung BLi dazu, daß die Transistoren Q5 und Q6 eingeschaltet werden. Das Einschalten des Transistors Q5 führt dazu, daß ein Pfad mit niedriger Impedanz von der Spannungsquelle über die Transistoren Q7, Q5 und Q1 zur Erde aufgebaut wird, so daß die Bitleitung BLLi auf einen niedrigen Spannungspegel getrieben wird, der durch das Verhältnis des Widerstandswertes von Q7 im eingeschalteten Zustand zu den kombinierten Widerstandswerten von Q5 und Q1 im eingeschalteten Zustand bestimmt wird. Als Folge wird der Transistor Q2 ausgeschaltet, wodurch die Bitleitung BLRi vom niedrigen zum hohen Spannungspegel umgeschaltet wird. Eine Spannungsumkehrung (50 Millivolt bis mehrere Hundert Millivolt) tritt zwischen den Bitleitungen auf, so daß, abhängig vom vorangegangenen Zustand, eine binäre Null oder Eins dargestellt wird.
An die Bitleitungen BLLi und BLRi sind jeweils Wähler Si angeschlossen, um als Antwort auf ein an sie angelegtes Auswahlsignal die zugeordneten Bitleitungen an einen Emitterfolger-Pufferverstärker Ei anzuschließen. Ein Leseverstärker Ai ist an die Ausgänge des Wählers Si angeschlossen, um die Spannungen des Pufferverstärkers Ei zu verstärken, um sie an einen externen Schaltungsaufbau abzugeben. Der Emitterfolger Ei ist aus einer ersten Reihenschaltung, die aus einem NPN-Transistor Q9 und einer Konstantstromquelle 11 gebildet ist, sowie einer zweiten Reihenschaltung aufgebaut, die aus einem NPN-Transistor Q10 und einer Konstantstromquelle 12 gebildet ist, wobei beide Reihenschaltungen zwischen der Spannungsquelle und Masse angeschlossen sind. Die Bitleitungen BLLi und BLRi sind an die Basisanschlüsse von Q9 bzw. Q10 angeschlossen, um Ausgangsspannungen an den Emitter-Anschlüssen der Transistoren Q9 und Q10 zu erzeugen. Die Emitter-Anschlüsse der Transistoren Q9 und Q10 sind jeweils an die Basis-Anschlüsse der NPN-Transistoren Q11 und Q12 angeschlossen, die einen Teil des Leseverstärkers 3 bilden. Die Kollektor-Anschlüsse von Q11 und Q12 sind über Widerstände R1 und R2 an die Spannungsquelle angeschlossen und ihre Emitter-Anschlüsse sind gemeinsam an den Kollektoranschluß eines NPN-Transistors Q13 angeschlossen, dessen Emitter durch einen Widerstand R3 an Masse angeschlossen ist. Der Basisanschluß des Transistors Q13 ist mit einer Bezugsspannung V1 vorgespannt.
Die zum Erzeugen einer Spannungsumkehr zwischen den Bitleitungen verstreichende Zeit beträgt bis zu mehreren zehn Prozent der Gesamtzugriffszeit. Um diese Zugriffszeit zu reduzieren ist es wünschenswert, daß die Spannung zwischen den Bitleitungen so klein wie möglich ist. Da das Verhältnis des Widerstandswertes des Transistors Q7 (Q8) im eingeschalteten Zustand zu den kombinierten Widerstandswerten der Transistoren Q5, Q1 (Q6, Q2) im eingeschalteten Zustand die Spannung zwischen den Bitleitungen bestimmt, kann die Spannung mit den inneren Veränderlichkeiten dieser Transistoren aufgrund von Herstellungs- und Umgebungstemperaturvariationen schwanken. Der Speicher für integrierte Schaltungen ist unter Berücksichtigung dieser Faktoren so gestaltet, daß er gegen die schlimmsten Bedingungen, die auftreten können, gesichert ist.
Ein statischer Direktzugriffsspeicher gemäß der vorliegenden Erfindung ist in Fig. 2 gezeigt. Der Speicher schließt eine Anzahl an Pseudoschaltungen ein. Diese sind eine Pseudo-Lastschaltung DL, eine Pseudospeicherzelle DMC, die zwischen die Pseudobitleitungen DBLL und DBLR geschaltet ist, ein Pseudoemitterfolger DEF und ein Pseudoleseverstärker DSA. Die Pseudo-Lastschaltung DL ist aus Transistoren Q7' und Q8', die Betriebskennlinien aufweisen, die mit denen der Transistoren Q7 und Q8 jeder Lastschaltung Li identisch sind, gebildet. Die Pseudospeicherzelle DMC umfaßt ein Paar von antiparallel verbundenen Invertern IV1' und IV", die aus Transistoren Q1' bis Q4' gebildet sind, die identische Betriebskennlinien aufweisen wie die Transistoren Q1 bis Q4 jeder Speicherzelle Cij und die in einer Konfiguration angeschlossen sind, die identisch zu der der Transistoren Q1 bis Q4 ist, und ein Paar von Anschlußtransistoren Q5' und Q6', deren Betriebskennlinien mit denen der Transitoren Q5 und Q6 identisch sind. Der Inverter IV1' unterscheidet sich vom Inverter IV1 dadurch, daß ein Widerstand 1 zwischen den Gate-Anschluß des Transistors Q3' und die Spannungsquelle geschaltet ist und die Gate-Anschlüsse der Transistoren Q5' und Q6' an die Spannungsquelle angeschlossen sind. Das Bereitstellen des Widerstandes 1 dient dazu, die Pseudospeicherzelle DMC auf einem vorbestimmten binären Pegel zu halten.
Als Folge davon ist der Transistor Q1' eingeschaltet, während Q2' ausgeschaltet ist, so daß die Knoten N1 und N2 permanent auf einem niedrigen bzw. einem hohen Spannungspegel gehalten werden und die Transistoren Q5' und Q6' dauerhaft im eingeschalteten Zustand sind, so daß die Pseudo- Bitleitung DBLL dauerhaft auf einem niedrigen Spannungspegel gehalten wird, der durch das Verhältnis des Widerstandswertes des Transistors Q7' im eingeschalteten Zustand zu den kombinierten Widerstandswerten der Transistoren Q5' und Q1' im eingeschalteten Zustand bestimmt wird, und die Pseudo-Bitleitung DBLR dauerhaft auf dem hohen Spannunspegel der Spannungsquelle gehalten wird.
Der Pseudoemitterfolger DEF ist in ähnlicher Weise aus Transistoren Q9', Q10' und Konstantstromquellen I1' und I2' gebildet, die sowohl in den Betriebskennlinien als auch in der Schaltungskonfiguration mit denen der Emitterfolger Ei identisch sind, mit der Ausnahme, daß die Basis-Anschlüsse der Transistoren Q9' und Q10' direkt an die Pseudobitleitungen DBLL bzw. DBLR angeschlossen sind. In ähnlicher Weise umfaßt der Pseudoleseverstärker DSA Transistoren Q11', Q12', Q13' und Widerstände R1', R2', die sowohl in ihren Betriebskennlinien als auch in ihrer Schaltungskonfiguration mit denen der Leseverstärker A1 bis AM identisch sind. Der Pseudoleseverstärker DSA sorgt für die Verstärkung der Spannungsdifferenz zwischen den Pseudobitleitungen. Der Basisanschluß des Transistors Q13' wird von derselben Bezugsspannung V1 wie der Gate-Anschluß des Transistors Q13 vorgespannt.
Ein Emitterfolger-Pufferverstärker 2 ist zum Zwischenspeichern des Ausgangssignals des Pseudoleseverstärkers DSA zur Verfügung gestellt. Der Pufferverstärker 2 umfaßt eine Reihe aus einem NPN-Transistor 3 und einem Widerstand 4, die zwischen die Spannungsquelle und Masse angeschlossen sind, wobei der Basis-Anschluß des Transistors 3 an den Kollektor des Transistors Q12' des Pseudoleseverstärkers DSA angeschlossen ist, um die verstärkte Bitleitungs-Spannungsdifferenz über dem Widerstand 4 zu erzeugen. Diese Spannung wird an einen Differenzverstärker 5 geliefert und mit einer Bezugsspannung V2 verglichen, um ein Spannungsausgangs-Signal zu erzeugen, das repräsentativ die Abweichung des Pseudobitleitungspotentials von der Bezugsspannung V2 ist.
Das Ausgangssignal des Differenzverstärkers 5 wird über die Leitung 6 den Gate-Anschlüssen der Transistoren Q7' und Q8' der Pseudo-Lastschaltung DL und an die Gate-Anschlüsse der Transistoren Q7 und Q8 aller Lastschaltungen L1 bis LM zugeführt. Dadurch wird durch die Pseudoschaltungen, die oben beschrieben worden sind, ein negativer Rückkopplungs-Kreis gebildet und die Abweichung der Spannungsdifferenz zwischen den Pseudobitleitungen von der Bezugsspannung V2 wird den Gate-Anschlüssen der Transistoren Q7' und Q8' negativ rückzugeführt, so daß die Spannungsdifferenz zwischen den Pseudobitleitungen auf einen Wert gesteuert wird, der unabhängig von den Herstellungsveränderlichkeiten und Temperaturvariationen von der Bezugsspannung V2 bestimmt ist. Da die Speicherzellen und andere Schaltungen des statischen Direktzugriffsspeichers mit Schaltungselementen, deren Betriebskennlinien mit denen der entsprechenden Schaltungselemente des Pseudoschaltungsaufbaus identisch sind, aufgebaut sind, führt der negative Rückkopplungsbetrieb des Pseudoschaltungsaufbaus dazu, daß die Spannungsdifferenz zwischen den Bitleitungen BLLi und BLRi auf den Wert gesteuert wird, der durch die Bezugsspannung V2 bestimmt ist.
Da die Bezugsspannung V2 die Spannungsdifferenz zwischen den Bitleitungen BLLi und BLRi bestimmt, kann die Zugriffszeit des Speichers dadurch reduziert werden, daß die Bezugsspannung V2 so eingestellt wird, daß die Spannungsdifferenz auf einem kleinen Wert gehalten wird. Wird die Spannungsdifferenz auf 30 mv gehalten, was kleiner ist als der dynamische Bereich (100 mv) der Leseverstärker Si, DSA, und ist der Verstärkungsfaktor dieser Leseverstärker 10 Decibel und der Offsetfehler des Differenzverstärkers 15 mV, dann kann die Schwankung der Spannungsdifferenz auch auf 1 mv oder weniger gehalten werden.
Während auf einer Ausführungsform Bezug genommen worden ist, in der zwei Bitleitungen zur Anwendung kommen, kann die vorliegende Erfindung genausogut für einen statischen Direktzugriffsspeicher mit einer Struktur mit einer einzigen Bitleitung verwendet werden, indem X- und Y-Wortleitungen für jede Speicherzelle anstatt einer einzelnen Wortleitung verwendet werden.

Claims

1. Speichervorrichtung mit einer Anzahl von Wortleitungen (WL) zum Empfang eines Zellenauswahlsignals,

zumindest einem Paar Bitleitungen (BLL1, BLR1),

zumindest einer Lastschaltung (L1), die mit den Bitleitungen (BLL1, BLR1) des zumindest einen Paars Bitleitungen (BLL1, BLR1) verbunden ist, um daran eine Spannung anzulegen,

zumindest einer Anordnung von Speicherzellen (C11 bis C1N), wobei jede Speicherzelle ein Paar Inverter (IV1, IV2) aufweist, die in antiparalleler Beziehung zueinander so geschaltet sind, daß sie in der Lage sind, einen von zwei Binärzuständen einzunehmen, und ein Paar von Kopplungstransistoren (Q5, Q6), die zwischen die Inverter (IV1, IV2) und die entsprechende Bitleitung (BLL1, BLR1) geschaltet sind, wobei die Kopplungstransistoren (Q5, Q6) auch mit der Wortleitung (WL) verbunden ist, um einen Weg zwischen den Invertern (IV1, IV2) und der entsprechenden Bitleitung (BLL1, BLR1) in Abhängigkeit von dem Zellauswahlsignal zum Empfang der Spannung zu schaffen,

zumindest einem ersten Verstärkermittel (E1, A1), das jeweils mit der zumindest einen Anordnung die ersten Speicherzellen (C11 bis C1N) verbunden ist,

einem Paar Pseudobitleitungen (DBLL, DBLR),

einer Pseudolastschaltung (DL), die mit den Pseudobitleitungen (DBLL, DBLR) verbunden ist und identisch mit der zumindest einen Lastschaltung (L1) ist,

einer Pseudospeicherzelle in einem vorgegebenen Zustand (DMC), die mit den Pseudobitleitungen verbunden ist,

einem Pseudoverstärkermittel (DEF, DSA), das mit den Pseudobitleitungen (DBLL, DBLR) verbunden ist, und

einem Vergleichermittel (5) zum Erzeugen einer Ausgabespannung, durch die eine Spannung, die durch jede der Spei cherzellen der zumindest einen Anordnung von Speicherzellen (C11 bis C1N) gesteuert wird, entwickelt wird,

dadurch gekennzeichnet, daß das Pseudoverstärkermittel (DEF, DSA) identisch zu dem zumindest einen Verstärkermittel (E1, A1) ist, und

wobei das Vergleichermittel (5) die Ausgangsspannung der Pseudoverstärkermittel (DEF, DSA) mit einer Bezugsspannung (V2) von einer Bezugsspannungsquelle vergleicht, wodurch die Ausgabespannung eine Abweichung einer in den Pseudoverstärkermitteln (DEF, DSA) entwickelten Spannung von der Bezugsspannung (V2) repräsentiert, wobei die Ausgabespannung negativ zu der zumindest einen Lastschaltung (L1) und der Pseudolastschaltung (DL) rückgekoppelt wird, sodaß der Pegel, zu dem die Spannung, die durch jede der Speicherzellen der Anordnung von Speicherzellen (C11 bis C1N) entwickelt wird, gesteuert wird.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zumindest eine Lastschaltung (L1) zumindest einen Feldeffekttransistor (Q7, Q8) aufweist, mit einem Source-Drain-Weg, der zwischen eine Spannungsquelle und die zumindest eine Anordnung von Speicherzellen (C11 bis C1N) geschaltet ist, und wobei die Pseudolastschaltung (DL) zumindest einen Pseudofeldeffekttransistor (Q7', Q8') aufweist, der in den Betriebscharakteristika identisch zu dem zumindest einem Feldeffekttransistor (Q7, Q8) ist, wobei der Pseudofeldeffekttransistor (Q7', Q8') einen Source-Drain-Weg aufweist, der zwischen die Spannungsquelle und die Pseudospeicherzelle (DMC) geschaltet ist, wobei der zumindest eine Feldeffekttransistor (Q7, Q8) und der zumindest eine Pseudofeldeffekttransistor (Q7', Q8') einen Gate-Anschluß aufweisen, der mit dem Ausgang des Vergleichermittels verbunden ist.

3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Pseudospeicherzelle (DMC) ein Paar Pseudoinverter (IV1', IV2') aufweist, die in antiparalleler Beziehung zueinander geschaltet sind, ein Mittel (1) zum Halten der Pseudoinverter (IV1', IV2') auf einem vorgegebenen Binärpegel, ein Paar Pseudokopplungstransistoren (Q5', Q6'), die zwischen die Pseudoinverter (IV1' IV2') und entsprechenden Pseudobitleitungen (DBLL, DBLR) geschaltet sind und mit einer Spannungsquelle verbunden sind, zum Schaffen eines Weges zwischen den Pseudoinvertern (IV1', IV2') und den entsprechenden Pseudobitleitungen (DBLL, DBLR) und wobei die Pseudoinverter (IV1', IV2') und die Pseudokopplungstransistoren (Q5', Q6') identische Betriebscharakteristika wie die Inverter (IV1, IV2) und die Kopplungstransistoren (Q5, Q6) aufweisen.