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JP2715004B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Publication number
JP2715004B2
JP2715004B2 JP3000237A JP23791A JP2715004B2 JP 2715004 B2 JP2715004 B2 JP 2715004B2 JP 3000237 A JP3000237 A JP 3000237A JP 23791 A JP23791 A JP 23791A JP 2715004 B2 JP2715004 B2 JP 2715004B2
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JP
Japan
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data bit
bus line
serial
serial bus
memory device
Prior art date
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Expired - Lifetime
Application number
JP3000237A
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English (en)
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JPH04251496A (ja
Inventor
順二 森
崇行 宮元
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3000237A priority Critical patent/JP2715004B2/ja
Priority to US07/765,764 priority patent/US5367486A/en
Priority to KR1019910020615A priority patent/KR950006335B1/ko
Priority to DE4140844A priority patent/DE4140844A1/de
Publication of JPH04251496A publication Critical patent/JPH04251496A/ja
Application granted granted Critical
Publication of JP2715004B2 publication Critical patent/JP2715004B2/ja
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Expired - Lifetime legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G—PHYSICS
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    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、ストアされたデータ信号をシリアル
にかつ正確に読出すことのできる半導体メモリ装置に関
する。
【０００２】
【従来の技術】近年、半導体メモリが様々な機器におい
て用いられるようになり、様々な機能が要求されるよう
になった。すなわち、半導体メモリは、基本的に、与え
られた（または予め定められた）データをストアし、か
つストアされたデータを読出すための機能を有するので
あるが、これに加えて、アクセスのための追加の機能が
必要となった。特に、映像信号または画像信号処理を高
速で行なうため、シリアルアクセス、すなわちデータ信
号のシリアル読出および／またはシリアル書込が必要と
なった。
【０００３】シリアルアクセス機能を有するランダムア
クセスメモリ（ＲＡＭ）として、たとえばフィールドメ
モリおよびビデオＲＡＭが知られる。フィールドメモリ
では、与えられたデータ信号がシリアルにメモリセルに
書込まれ、ストアされたデータ信号が書込まれた順序で
読出される。１つのフィールドメモリは、たとえばテレ
ビジョンの１画面のデジタル画素信号をストアできるメ
モリ容量を有しているので、映像信号処理のための遅延
回路としてしばしば用いられる。
【０００４】ビデオＲＡＭは、ランダムアクセスポート
およびシリアルアクセスポートを有する。ランダムアク
セスポートを介して、与えられたデータ信号が外部的に
指定されたメモリセルにストアされ、ストアされたデー
タ信号が外部的に指定されたメモリセルから読出され
る。他方、シリアルアクセスポートを介して与えられた
データ信号が外部的に指定されたメモリセル行にシリア
ルにストアされ、ストアされたデータ信号が外部的に指
定されたメモリセル行からシリアルに読出される。画像
信号処理を高速に実行するため、ランダムアクセスポー
トは、頻繁に使用され、一方、シリアルアクセスポート
は、処理された、すなわちストアされた画素信号をＣＲ
Ｔのような画像表示装置に高速で供給するために使用さ
れる。
【０００５】さらには、ＲＡＭではないが、与えられた
データ信号をシリアルにストアし、ストアされたデータ
信号をストアされた順序でシリアルに読出すためのファ
ーストインファーストアウト（ＦＩＦＯ）メモリも知ら
れる。
【０００６】上記の半導体メモリは、シリアルアクセ
ス、特にメモリセルにストアされたデータ信号をシリア
ルに読出すための機能を有する点で共通していることが
指摘される。この発明は、シリアルアクセス機能を有す
る半導体メモリに一般に適用可能であるが、以下では、
説明を簡単にするため、一例としてフィールドメモリに
ついてのみ記載する。
【０００７】図２は、この発明の背景を示すフィールド
メモリのブロック図である。図２を参照して、このフィ
ールドメモリは、行および列に配設された多数のメモリ
セルを含むメモリセルアレイ１と、外部的に指定された
メモリセル行を選択するための行デコーダ２と、外部的
に指定されたメモリセル列を選択するための列デコーダ
３と、メモリセルから読出されたデータ信号を増幅する
ためのセンスアンプ７とを含む。データ入力のためのシ
リアルセレクタ８が列デコーダ３に接続される。
【０００８】書込動作において、入力バッファ９は、外
部的に与えられるシリアル入力データＳＩＤ１ないしＳ
ＩＤ６を受け、受けたデータをデータレジスタ１０に与
える。データレジスタ１０は、与えられたパラレルデー
タを保持し、シリアルセレクタ８から発生された出力信
号に応答して、保持されたデータをメモリセルアレイ１
に与える。行デコーダ２は、外部的に与えられるアドレ
ス信号により指定された１つのワード線を選択するの
で、データレジスタ１０から与えられたデータが１つの
メモリセル行に書込まれる。
【０００９】読出動作において、行デコーダ２が外部的
に与えられたアドレス信号により指定された１つのワー
ド線を選択する。したがって、選択されたワード線に接
続されたメモリセル行にストアされたデータ信号がビッ
ト線（図示せず）に与えられ、センスアンプ７により増
幅される。センスアンプ７により増幅されたパラレルデ
ータ信号は、データレジスタ４に与えられ、そこで保持
される。シリアルセレクタ５は、外部的に与えられるシ
リアル出力クロック信号ＳＯＣに応答して、データレジ
スタ４内に設けられたラッチ回路を順次選択する。すな
わち、データレジスタ４は、シリアルセレクタ５から発
生されるシリアル選択信号ＳＳに応答して、保持された
またはラッチされたデータ信号を順次シリアルバスＳＢ
に出力する。出力バッファ６は、シリアルバスＳＢを介
してデータレジスタ４に接続される。したがって、メモ
リセルアレイ１内のメモリセル行から読出されたデータ
信号が、出力バッファ６を介して、シリアル出力データ
ＳＯＤ１ないしＳＯＤ６として出力される。
【００１０】フィールドメモリ内の他の回路について以
下に簡単に説明する。命令／アドレスバッファ１１は、
外部的に与えられる命令信号ＩＲ１ないしＩＲ７／アド
レス信号Ａ０ないしＡ８を受ける。受信されたアドレス
信号Ａ０ないしＡ８は、行デコーダ２，列デコーダ３，
入力用行アドレスカウンタ１２および出力用行アドレス
カウンタ１３に与えられる。行デコーダ２は、アドレス
カウンタ１２または１３からのカウント信号に応答し
て、メモリセル行、すなわちワード線を選択する。行デ
コーダ２は、リフレッシュモードにおいて、リフレッシ
ュ用行アドレスカウンタ１４からのカウント信号にも応
答して、ワード線を選択する。一方、命令／アドレスバ
ッファ１１により受信された命令信号は命令レジスタ１
５内に保持される。命令デコーダ１６は、命令レジスタ
１５内に保持された命令信号を受け、それをデコードす
る。命令デコーダ１６は、この外部的に与えられた命令
に従ってフィールドメモリが動作するための様々な制御
信号を発生する。このフィールドメモリは、上記の回路
を同期して動作させるためのタイミング信号を発生する
タイミング信号発生回路１７を含む。
【００１１】図３は、図２に示したデータレジスタ４の
回路図である。図３を参照して、このデータレジスタ回
路は、各々がそれぞれのビット線対に接続されたデータ
信号保持回路４１ないし４ｎを含む。各データ信号保持
回路４１ないし４ｎは、シリアルバス線対にそれぞれ接
続される。各データ信号保持回路４１ないし４ｎは、同
じ回路構成を有するので、以下の説明では回路４１につ
いてのみ説明する。
【００１２】データ信号保持回路４１は、ＰＭＯＳトラ
ンジスタＱ６およびＱ７と、ＮＭＯＳトランジスタＱ２
およびＱ５とによって構成されたラッチ回路を含む。ト
ランジスタＱ６およびＱ２によってインバータが構成さ
れ、トランジスタＱ７およびＱ５によって別のインバー
タが構成される。これら２つのインバータはクロスカッ
プルされ、ラッチ回路が構成される。このラッチ回路
は、第１の入力／出力ノードＮａがラッチ線ＬＬａに接
続され、第２の入力／出力ノードＮｂがラッチ線ＬＬｂ
に接続される。トランジスタＱ２およびＱ５の共通接続
ノードＮｃと接地との間に、このラッチ回路の活性化を
制御するためのＮＭＯＳトランジスタＱ３が接続され
る。トランジスタＱ３は、図示されていない制御回路か
ら与えられる活性化信号ＦＦＺに応答してＯＮし、ラッ
チ回路を活性化させる。
【００１３】ラッチ線対ＬＬａおよびＬＬｂは、ＮＭＯ
ＳトランジスタＱ１１およびＱ１２を介してビット線対
ＢＬａおよびＢＬｂに接続される。トランジスタＱ１１
およびＱ１２は、ゲートが図示されていない制御回路か
ら発生されるデータ伝送信号ＤＴＲを受けるように接続
される。メモリセルＭＣは、スイッチングトランジスタ
と、データ信号をストアするためのキャパシタとを含
む。ワード線ＷＬが高レベルになったとき、スイッチン
グトランジスタがＯＮし、ビット線ＢＬａおよびＢＬｂ
間に微小な電位差が現われる。センスアンプ（Ｓ／Ａ）
７１は、この微小な電位差を増幅する。高レベルのデー
タ伝送信号ＤＴＲが与えられたとき、トランジスタＱ１
１およびＱ１２がＯＮするので、増幅されたデータ信号
がラッチ線ＬＬａおよびＬＬｂを介してラッチ回路に与
えられ、そこでラッチされる。
【００１４】図２に示したシリアルセレクタ５が、順次
に立上がるパルス信号であるシリアル選択信号ＳＳ１な
いしＳＳｎを発生する。トランジスタＱ１およびＱ４
は、信号ＳＳ１の高レベルの期間においてＯＮするの
で、ラッチされたデータ信号、すなわちメモリセルＭＣ
から読出されたデータ信号がシリアルバス線対ＳＢａお
よびＳＢｂに与えられる。シリアル選択信号ＳＳ１ない
しＳＳｎがそれぞれのデータ信号保持回路４１ないし４
ｎに与えられるので、各ラッチ回路にラッチされたデー
タ信号が順次にシリアルバス線対ＳＢａおよびＳＢｂに
与えられる。シリアルバス線対ＳＢａおよびＳＢｂに与
えられたデータ信号は、図２に示した出力バッファ６を
介して外部に伝送される。
【００１５】
【発明が解決しようとする課題】図３に示したラッチ回
路におけるトランジスタＱ５のソースとトランジスタＱ
３のドレインとの間に抵抗成分Ｒが等価的に存在するこ
とが指摘される。抵抗成分Ｒが存在する理由は次のよう
である。
【００１６】図４は、図３に示したラッチ回路の半導体
基板上のレイアウト図である。図４を参照して、各シリ
アルバス線ＳＢａおよびＳＢｂは、アルミ配線層９１お
よび９２によりそれぞれ形成される。ｎ+ 不純物領域９
７上に絶縁層（図示せず）を介して形成された第２ポリ
シリコン層９９がトランジスタＱ１を構成する。ｎ+ 不
純物領域９８上にも第２ポリシリコン層９９が形成され
ているので、トランジスタＱ４が構成される。各トラン
ジスタＱ１およびＱ４のソースは、コンタクトホールを
介してシリアルバス線ＳＢａおよびＳＢｂにそれぞれ接
続される。ｎ+ 不純物領域９０上に絶縁層を介してそれ
ぞれ形成された第２ポリシリコン層９３および９４が、
トランジスタＱ３およびＱ５をそれぞれ構成する。ｎ+
不純物領域９６上に絶縁層を介して形成された第２ポリ
シリコン層９５がトランジスタＱ２を構成する。
【００１７】図４から解かるように、トランジスタＱ２
は接地されたｎ+不純物領域９０の近くの位置に形成さ
れているが、他方、トランジスタＱ５はトランジスタＱ
２よりもさらに遠い位置に形成されている。これに加え
て、トランジスタＱ５は、コンタクトホールにより接続
されたアルミ配線層を介してトランジスタＱ３のドレイ
ンに接続されている。したがって、トランジスタＱ５の
ソースとトランジスタＱ３のドレインとの間の抵抗値
が、トランジスタＱ２のソースとトランジスタＱ３のド
レインとの間の抵抗値よりも高いことが解かる。その結
果、前述の図３に示すように、トランジスタＱ５のソー
スとトランジスタＱ３のドレインとの間に抵抗成分Ｒが
等価的に存在することが理解される。この抵抗成分Ｒの
存在により、次のような問題が発生する。
【００１８】図５は、図３に示したデータ信号保持回路
４１の動作を説明するための信号波形図である。図３お
よび図５を参照して、シリアルバス線ＳＢａおよびＳＢ
ｂは、予め高電位のフローティング状態にもたらされて
いる。トランジスタＱ２、Ｑ５、Ｑ６およびＱ７により
構成されたラッチ回路は、メモリセルＭＣから読出され
たデータ信号をラッチしており、各ノードＮａおよびＮ
ｂがそれぞれ高レベルおよび低レベルを有するものと仮
定する。シリアル選択信号ＳＳ１が期間Ｔにおいて高レ
ベルになるので、トランジスタＱ１およびＱ４がＯＮす
る。したがって、高電位を有するシリアルバス線ＳＢｂ
がトランジスタＱ４を介してノードＮｂに接続される。
その結果、シリアルバス線ＳＢｂの高電位が、トランジ
スタＱ４，Ｑ５，抵抗成分ＲおよびトランジスタＱ３を
介して放電される。したがって、シリアルバス線ＳＢｂ
から接地に向かって電流が流れるので、トランジスタＱ
５のソースにおけるノードＮｒの電位が円内Ｃ２に示す
ようにこの電流により上昇される。その結果、ラッチ回
路の入力／出力ノードＮｂが、図５の円内Ｃ１に示すよ
うに一時的に上昇する。図５に示した場合では、しかし
ながら、ノードＮｂの上昇が少ないので、ラッチ回路の
反転は防がれる。これに対し、図６に示した場合では、
ラッチ回路の反転が次のように引起こされる。
【００１９】図６を参照して、図３に示した抵抗成分Ｒ
の値が、図５に示した場合よりも大きいものと仮定す
る。したがって、トランジスタＱ５のソースにおけるノ
ードＮｒの電位の上昇が円内Ｃ３に示すように図５に示
す場合よりも大きい。このことは、ラッチ回路のノード
Ｎｂの電位の大きな上昇を引起こし、その結果ラッチ回
路が反転される。ラッチ回路のこの反転に伴って、シリ
アルバス線ＳＢａおよびＳＢｂに与えられる電位も、円
内Ｃ４およびＣ５に示すように変化されるので、誤った
データ信号がシリアルバス線対ＳＢａおよびＳＢｂに与
えられることになる。言換えると、抵抗成分Ｒの存在に
より、フィールドメモリの読出誤りが発生する。
【００２０】この発明は、上記のような課題を解決する
ために成されたもので、シリアルアクセス可能な半導体
メモリ装置において、読出誤りの発生を防ぐことを目的
とする。
【００２１】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、少なくとも１つの方向に配設された複数の
メモリセルを含むメモリセル列と、メモリセル列に結合
され、メモリセル列から読出されたデータビット信号を
それぞれ保持する複数のデータビット保持手段と、複数
のデータビット保持手段内に保持されたデータビット信
号を外部へシリアルに伝送するためのシリアルバス線
と、外部的に与えられるクロック信号に応答して、外部
へ出力されるべきデータビット信号をシリアルに選択す
るシリアルセレクタ手段と、シリアルセレクタ手段に応
答して、複数のデータビット保持手段内に保持されたデ
ータビット信号をシリアルバス線にシリアル供給するシ
リアル供給手段と、複数のデータビット保持手段に接続
され、複数のデータビット手段による信号保持作用を安
定化させる保持安定化手段と、複数のメモリセルに接続
され、メモリセルのデータを検出し、ビット線対の電位
差を増幅する複数のセンスアンプとを備え、複数のデー
タビット保持手段は、複数のセンスアンプからのデータ
ビット信号を受けて所定のノードの電位としてデータビ
ット信号を保持し、シリアル供給手段は、所定のノード
とシリアルバス線との間に接続され、シリアルセレクタ
手段に応答して、所定のノードと前記シリアルバス線と
の接続を開閉し、保持安定化手段は、所定のノードに接
続している。さらに、この発明に係る半導体メモリ装置
は、記憶されたデータビット信号をシリアルに読出すこ
とが可能な半導体メモリ装置であって、少なくとも１つ
の方向に配設された複数のメモリセルを含むメモリセル
列と、複数のメモリセルにそれぞれ接続された複数のビ
ット線と、複数のビット線にそれぞれ接続され、読出動
作において、複数のメモリセルからそれぞれのビット線
に与えられたデータビット信号をそれぞれラッチする複
数のラッチ回路と、複数のラッチ回路内にラッチされた
データビット信号を外部へシリアルに伝送するためのシ
リアルバス線と、外部的に与えられるクロック信号に応
答して、外部へ読出されるべきデータビット信号をシリ
アルに選択するシリアルセレクタ回路と、複数のラッチ
回路とシリアルバス線との間に接続され、シリアルセレ
クタ回路から発生される出力信号に応答して、順次に導
通状態となる複数のスイッチングトランジスタとを備
え、複数のラッチ回路は、複数のスイッチングトランジ
スタの導通状態に応答して、シリアルバス線上の電位に
より、ラッチされた信号を変更する傾向を有し、各複数
のラッチ回路と各複数のスイッチングトランジスタとに
それぞれ接続する複数の接続ノードに接続された、複数
のキャパシタをさらに備え、複数のキャパシタは、複数
のラッチ回路内にラッチされた信号が複数のスイッチン
グトランジスタの導通状態に応答して変更されるのを防
止する。
【００２２】
【作用】この発明における半導体メモリ装置では、保持
安定化手段が複数のデータビット保持手段による信号保
持作用を安定化させるので、シリアル供給手段が保持さ
れたデータビット信号をシリアルバス線に供給する際に
生じるかもしれない保持されたデータビット信号の変更
が防がれる。さらに、この発明における半導体メモリ装
置では、各複数のラッチ回路と各複数のスイッチングト
ランジスタとにそれぞれ接続する複数のノードに接続さ
れた、複数のキャパシタが、ラッチ回路のデータビット
信号保持作用を安定化させる。このため、データビット
信号がスイッチングトランジスタを介してシリアルバス
線に供給される際に生じる可能性がある、ラッチ回路に
保持されているデータビット信号の変更が防止される。
【００２３】
【実施例】図１は、この発明の一実施例を示す改善され
たデータレジスタの回路図である。図１を参照して、図
３に示した従来の回路と比較して、その改善点は、それ
ぞれのデータ信号保持回路８１ないし８ｎにおいて、ラ
ッチ線ＬＬａおよびＬＬｂにキャパシタＣａおよびＣｂ
がそれぞれ接続されていることである。キャパシタＣａ
は、ラッチ線ＬＬａと接地との間に接続される。キャパ
シタＣｂは、ラッチ線ＬＬｂと接地との間に接続され
る。これらのキャパシタＣａおよびＣｂは、トランジス
タＱ２，Ｑ５，Ｑ６およびＱ７により構成されたラッチ
回路によるラッチ作用を安定化させるのに貢献する。す
なわち、各キャパシタＣａおよびＣｂは、それぞれのノ
ードＮａおよびＮｂの電位により充電または放電され
る。たとえば、ノードＮａが高レベルになったとき、キ
ャパシタＣａが充電され、一方、ノードＮｂは低レベル
になっているので、キャパシタＣｂが放電されている。
したがって、高レベルのシリアル選択信号ＳＳ１に応答
してトランジスタＱ１およびＱ４がＯＮしたとき、シリ
アルバス線ＳＳｂ上の高電位の電荷はキャパシタＣｂに
より吸収される。言換えると、電流がシリアルバス線Ｓ
Ｂｂから、トランジスタＱ４，Ｑ５，抵抗成分Ｒおよび
トランジスタＱ３を介して接地に向かって流れないの
で、トランジスタＱ５のソースにおけるノードＮｒの電
位が上昇するのが防がれる。したがって、ノードＮｂの
電位が上昇しないので、ラッチ回路が反転されるのが防
がれる。
【００２４】次に、キャパシタＣａおよびＣｂの容量値
について説明する。キャパシタＣａおよびＣｂは、前述
のようにラッチ回路によるラッチ作用を安定化させるの
に貢献する。各キャパシタＣａおよびＣｂの容量値は、
好ましくは、各シリアルバス線ＳＢａおよびＳＢｂが接
地に対して有している浮遊容量の値とほぼ同じ値に設定
される。キャパシタＣａおよびＣｂの容量値を大きく設
定すればするほど、ラッチ作用は安定化されるが、ラッ
チされたデータ信号を反転させるのに要する時間がそれ
につれて増加する。このことは、シリアルメモリの読出
速度が低下されることを意味する。したがって、シリア
ルメモリにおいて要求される動作速度およびラッチ回路
の反転駆動能力を考慮して、キャパシタＣａおよびＣｂ
の許容可能な最大値が決定されることになる。
【００２５】このように、シリアルデジスタ内の各デー
タ信号保持回路８１ないし８ｎにおいて、各ラッチ線Ｌ
ＬａおよびＬＬｂにキャパシタＣａおよびＣｂを接続し
たので、ラッチ回路によるラッチ作用が安定化される。
言換えると、トランジスタＱ１およびＱ４が高レベルの
シリアル選択信号ＳＳ１に応答してＯＮしたとき、ラッ
チ回路が誤って反転されるのが防がれる。その結果、正
確なデータ信号がトランジスタＱ１およびＱ４を介して
シリアルバス線対ＳＢａおよびＳＢｂに与えられるの
で、読出誤りの発生が防がれる。
【００２６】上記の説明では、一例としてフィールドメ
モリにおいてこの発明が適用される場合について説明し
たが、前述のように、シリアルアクセス可能な他の半導
体メモリ、すなわちビデオＲＡＭおよびＦＩＦＯメモリ
にもこの発明を適用することができる。言換えると、一
般に、ストアされたデータ信号をシリアルに読出すため
のデータレジスタ、すなわちラッチ回路を有する半導体
メモリに、この発明を広く適用できることが指摘され
る。
【００２７】
【発明の効果】以上のように、この発明によれば、複数
のデータビット保持手段による信号保持作用を安定化さ
せる保持安定化手段を設けたので、読出誤りが生じない
シリアルアクセス可能な半導体メモリ装置が得られた。
さらに、この発明によれば、ラッチ回路により保持され
ているデータビット信号をスイッチングトランジスタを
介して、シリアルバス線に読出す際に、ラッチ回路のデ
ータラッチ機能がキャパシタにより安定化されているの
で、読出誤りが生じないシリアルアクセス可能な半導体
メモリ装置が得られた。
【図面の簡単な説明】
【図１】この発明の一実施例を示す改善されたデータレ
ジスタの回路図である。
【図２】この発明の背景を示すフィールドメモリのブロ
ック図である。
【図３】図２に示したデータレジスタの回路図である。
【図４】図３に示したラッチ回路の半導体基板上のレイ
アウト図である。
【図５】図３に示したデータ信号保持回路の正常動作を
説明するための信号波形図である。
【図６】図３に示したデータ信号保持回路における誤動
作の発生を説明するための信号波形図である。
【符号の説明】
４ データレジスタ ８１ データ信号保持回路 Ｃａ ラッチ安定用キャパシタ Ｃｂ ラッチ安定用キャパシタ Ｒ 抵抗成分

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの方向に配設された複数
    のメモリセルを含むメモリセル列と、 前記メモリセル列に結合され、前記メモリセル列から読
    出されたデータビット信号をそれぞれ保持する複数のデ
    ータビット保持手段と、 前記複数のデータビット保持手段内に保持されたデータ
    ビット信号を外部へシリアルに伝送するためのシリアル
    バス線と、 外部的に与えられるクロック信号に応答して、外部へ出
    力されるべきデータビット信号をシリアルに選択するシ
    リアルセレクタ手段と、 前記シリアルセレクタ手段に応答して、前記複数のデー
    タビット保持手段内に保持されたデータビット信号を前
    記シリアルバス線にシリアルに供給するシリアル供給手
    段と、 前記複数のデータビット保持手段に接続され、前記複数
    のデータビット手段による信号保持作用を安定化させる
    保持安定化手段と、 前記複数のメモリセルに接続され、メモリセルのデータ
    を検出し、ビット線対の微小電位差を増幅する複数のセ
    ンスアンプとを備え、 前記複数のデータビット保持手段は、前記複数のセンス
    アンプからのデータビット信号を受けて所定のノードの
    電位レベルとして前記データビット信号を保持し、 前記シリアル供給手段は、前記所定のノードと前記シリ
    アルバス線との間に接続され、前記シリアルセレクタ手
    段に応答して、前記所定のノードと前記シリアルバス線
    との接続を開閉し、 前記保持安定化手段は、前記所定のノードに接続してい
    る、半導体メモリ装置。
  2. 【請求項２】 前記シリアル供給手段は、前記シリアル
    選択手段に応答して、前記複数のデータビット保持手段
    と前記シリアルバス線との間を順次接続する複数のスイ
    ッチング手段を含み、 前記各複数のデータビット保持手段は、対応する前記ス
    イッチング手段の導通状態に応答して、保持されたデー
    タビット信号を変更する傾向を有し、 前記保持安定化手段は、前記複数のデータビット保持手
    段にそれぞれ接続され、それぞれのデータビット保持手
    段内に保持されたデータビット信号の変更を防ぐ複数の
    変更防止手段を含む、請求項１記載の半導体メモリ装
    置。
  3. 【請求項３】 前記各複数のメモリセルに接続され、そ
    れぞれのメモリセルにストアされたデータビット信号を
    伝送するめたの複数ビット線をさらに備え、 前記各複数のビット保持手段は、前記各複数のビット線
    にそれぞれ結合された複数のラッチ回路手段を含む、請
    求項２記載の半導体メモリ装置。
  4. 【請求項４】 前記複数の変更防止手段は、前記それぞ
    れのラッチ回路手段に接続された複数の容量手段を含
    み、 前記各容量手段は、容量値が前記半導体メモリ装置にお
    いて要求される動作速度、およびそれぞれの前記ラッチ
    回路手段の、前記シリアルバス線の放電による反転に対
    する駆動能力により決定される、請求項３記載の半導体
    メモリ装置。
  5. 【請求項５】 前記各ラッチ回路手段は、前記各複数の
    ビット線に結合され、かつ互いにクロスカップルされた
    ２つのインバータ手段を含み、 前記各容量手段は、容量値が前記半導体メモリ装置にお
    いて要求される動作速度、およびそれぞれの前記インバ
    ータ手段の、前記シリアルバス線の放電による反転に対
    する駆動能力により決定される、請求項４記載の半導体
    メモリ装置。
  6. 【請求項６】 前記半導体メモリ装置は、フィールドメ
    モリ装置を含む、請求項１記載の半導体メモリ装置。
  7. 【請求項７】 記憶されたデータビット信号をシリアル
    に読出すことが可能な半導体メモリ装置であって、 少なくとも１つの方向に配設された複数のメモリセルを
    含むメモリセル列と、 前記複数のメモリセルにそれぞれ接続された複数のビッ
    ト線と、 前記複数のビット線にそれぞれ接続され、読出動作にお
    いて、前記複数のメモリセルからそれぞれのビット線に
    与えられたデータビット信号をそれぞれラッチする複数
    のラッチ回路と、 前記複数のラッチ回路内にラッチされたデータビット信
    号を外部へシリアルに伝送するためのシリアルバス線
    と、 外部的に与えられるクロック信号に応答して、外部へ読
    出されるべきデータビット信号をシリアルに選択するシ
    リアルセレクタ回路と、 前記複数のラッチ回路と前記シリアルバス線との間に接
    続され、前記シリアルセレクタ回路から発生される出力
    信号に応答して、順次に導通状態となる複数のスイッチ
    ングトランジスタとを備え、 前記複数のラッチ回路は、前記複数のスイッチングトラ
    ンジスタの導通状態に応答して、前記シリアルバス線上
    の電位により、ラッチされた信号を変更する傾向を有
    し、 前記各複数のラッチ回路と前記各複数のスイッチングト
    ランジスタとをそれぞれ接続する複数の接続ノードに接
    続された、複数のキャパシタをさらに備え、前記複数の
    キャパシタは、前記複数のラッチ回路内にラッチされた
    信号が、前記複数のスイッチングトランジスタの導通状
    態に応答して変更されるのを防止する、半導体メモリ装
    置。
  8. 【請求項８】 前記半導体メモリ装置は、フィールドメ
    モリ装置を含む、請求項７記載の半導体メモリ装置。
  9. 【請求項９】 前記複数のメモリセルに接続され、メモ
    リセルのデータを検出し、ビット線対の電位差を増幅す
    る複数のセンスアンプをさらに備え、 前記複数のラッチ回路は、前記複数のセンスアンプから
    のデータビット信号を受けて、前記データビット信号を
    前記複数の接続ノードの電位としてラッチし、 前記複数のスイッチングトランジスタは、前記接続ノー
    ドと前記シリアルバス線との間に接続され、前記シリア
    ルセレクタ回路に応答して前記接続ノードと前記シリア
    ルバス線との接続を開閉し、 前記複数のキャパシタは、前記接続ノードに接続され、
    前記スイッチングトランジスタが活性化すると前記シリ
    アルバス線の放電により、前記ラッチ回路に蓄えられて
    いるラッチ信号が変更されることを防止する、請求項７
    記載の半導体メモリ装置。
  10. 【請求項１０】 記憶されたデータビット信号をシリア
    ルに読出すことが可能な半導体メモリ装置であって、 少なくとも１つの方向に配設された複数のメモリセルを
    含むメモリセル列と、 前記各複数のメモリセルにそれぞれ接続された複数のビ
    ット線と、 前記各複数のビット線にそれぞれ接続され、読出動作に
    おいて前記複数のメモリセルからそれぞれのビット線に
    与えられたデータビット信号をそれぞれラッチする複数
    のラッチ回路と、 前記複数のラッチ回路内にラッチされたデータビット信
    号を外部へシリアルに伝送するためのシリアルバス線
    と、 外部から与えられるクロック信号に応答して、外部へ読
    出されるべきデータビット信号をシリアルに選択するシ
    リアルセレクタ回路と、 前記複数のラッチ回路とシリアルバス線との間に接続さ
    れ、前記シリアルセレクタ回路から発生される出力信号
    に応答して、順次に導通状態となる複数のスイッチング
    トランジスタとを備え、 前記複数のラッチ回路は、前記複数のスイッチングトラ
    ンジスタの導通状態に応答して、前記シリアルバス線上
    の電位により、ラッチされた信号を変更する傾向を有
    し、 前記各複数のラッチ回路と前記各複数のスイッチングト
    ランジスタとをそれぞれ接続する複数の接続ノードに接
    続され、前記スイッチングトランジスタが活性化する
    と、前記複数のラッチ回路のうちの特定の１つを介した
    前記シリアルバス線の放電に応じて、前記特定のラッチ
    回路に蓄えられている特定のラッチ信号が変更されるこ
    とを防止する、複数の容量手段をさらに備える、半導体
    メモリ装置。
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