DE68905240T2

DE68905240T2 - Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung.

Info

Publication number: DE68905240T2
Application number: DE8989109850T
Authority: DE
Inventors: Masahiko C O Nec Cor Kashimura
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-06-01
Filing date: 1989-05-31
Publication date: 1993-07-15
Anticipated expiration: 2009-06-01
Also published as: US5058072A; EP0344752A1; DE68905240D1; EP0344752B1

Description

Feld der Erfindung

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung, und insbesondere eine in der Halbleiter-Speichervorrichtung enthaltene Lese-Verstärkerschaltung.

Beschreibung der bekannten Technik

Ein typisches Beispiel einer Halbleiter-Speichervorrichtung ist in Fig. 1 dargestellt und umfaßt im wesentlichen ein Speicherzellenfeld 1 mit einer Vielzahl Speicherzellen, die in Zeilen und Spalten angeordnet sind, eine Anzahl Zahlenleitungspaare 2 und 3, die jeweils der Anzahl Spalten der Speicherzellen zugeordnet sind, eine Anzahl Wortleitungen 4, 5, 6 und 7, die jeweils mit den Zeilen der Speicherzellen verbunden sind, einer Spaltenadress-Dekoder-Puffer- Schaltung 8, die selektiv die Wortleitungen 4 bis 7 aktiviert, eine Vorladeschaltung 9, die zwischen eine Quelle positiver Spannung Vcc und die Bitleitungspaare 2 und 3 geschaltet ist, eine Lese-Verstärkerschaltung 10, die mit einem Datenleitungspaar 11 verbunden ist, eine Bitleitungs- Auswahlschaltung 12, die zwischen die Bitleitungspaare 2 und 3 und das Datenleitungspaar 11 geschaltet ist, um elektrisch eins der Bitleitungspaare mit dem Datenleitungspaar zu verbinden, eine Spaltenadress-Dekoder-Puffer-Schaltung 13 zum Verschieben der Bitleitungs-Auswahlschaltung 12, eine Daten-Ausgangs-Puffer-Schaltung 14-1, die mit dem Datenleitungspaar 11 verbunden ist, und eine Dateneingangs- Puffer-Schaltung 14-2, die ebenfalls mit dem Datenleitungspaar 11 verbunden ist.
Obwohl in der Fig. nur zwei Speicherzellen M11 und M21 dargestellt und den jeweiligen Bitleitungspaaren 2 und 3 zugeordnet sind, sind eine Vielzahl von Speicherzellen mit jedem der Bitleitungspaare verbunden. Die Speicherzellen sind von statischer Bauart, und ein typisches Beispiel der statischen Speicherzelle ist in Fig. 2 dargestellt. Die in Fig. 2 dargestellte Speicherzelle wird durch eine Kombination zweier komplementärer Inverterschaltungen 15 und 16 gebildet, von denen jede zwischen die Quelle positiver Spannung Vcc und Masse geschaltet ist, und zwar n-Kanal- Feldeffekttransistoren 17 und 18, gebildet, wobei die beiden n-Kanal-Feldeffekttransistoren 17 und 18 gleichzeitig durch eine Wortleitung wie die Wortleitung 4 gesteuert werden. Die beiden komplementärer Inverterschaltungen 15 und 16 bilden in Kombination eine Flip-Flop-Schaltung, und ein Datenbit wird in der statischen Speicherzelle in Form einer Differenz des Spannungspegels zwischen den entsprechenden Ausgangsknoten 19 und 20 der komplementärer Inverterschaltungen 15 und 16 gespeichert. Wenn die beiden n-Kanal-Feldeffekttransistoren 17 und 18 bei aktivem hohem Spannungspegel einschalten, wird ein Bitleitungspaar wie das Bitleitungspaar 2 elektrisch mit den Ausgangsknoten 19 und 20 der komplementären Inverterschaltungen 15 und 16 verbunden. Dann wird in einem Daten-Auslesebetriebsmodus das Datenbit aus der statischen Speicherzelle ausgelesen, und ein neues Datenbit wird in Form einer Differenz des Spannungspegels zwischen den Ausgangsknoten 19 und 20 in einem Schreib-Betriebsmodus in die statische Speicherzelle eingeschrieben. Die statische Speicherzelle gemäß Fig. 2 umfaßt zwei komplementäre Inverterschaltungen 15 und 16, d.h. zwei Reihenschaltungen des p-Kanal-Feldeffekttransistors und des n-Kanal-Feldeffekttransistors zur Speicherung des Datenbits. Die beiden komplementären Inverterschaltungen 15 und 16 können jedoch durch zwei Reihenschaltungen von Widerständen 21 und 22 und zwei n-Kanal-Feldeffekt-Transistoren 23 und 24 ersetzt werden, wie in Fig. 3 dargestellt ist. Die anderen Komponenten sind ähnlich derer der statischen Speicherzelle gemäß Fig. 2, so daß sie ohne detaillierte Beschreibung mit denselben Bezugsziffern versehen sind.
Zurückgehend zu Fig. 1 umfaßt die Zeilenadress-Dekoder-Puffer-Schaltung 8 eine Anzahl NAND-Tore (von denen nur eins in Fig. 1 dargestellt ist) und eine Anzahl von NOR-Toren (von denen ebenfalls eins in der Fig. dargestellt ist), und ein Mehrbit-Zeilenadressignal RA wird den NAND-Toren über Inverterschaltungen (nicht dargestellt), die selektiv die NAND-Tore begleiten, zugeführt, so daß nur ein NAND-Tor ein Ausgangs-Signal des Massen-Spannungspegels abhängig vom Bitmuster des Adressignals erzeugt. Den NOR-Toren wird gleichzeitig ein komplementäres Signal eines Vorladesignals von einer Inverterschaltung 25, die mit seinem Eingangsknoten mit einer Vorladungsleitung 26 verbunden ist, zugeführt. Die Vorladungsleitung 26 leitet das Vorladungssignal PC mit einem aktiven niedrigen Spannungspegel weiter. Die anderen Eingangsknoten der NOR-Tore sind jeweils mit den Ausgangsknoten der NAND-Tore verbunden, und aus diesem Grunde ermöglicht eins der NOR-Tore einer der Wortleitungen auf den positiven hohen Spannungspegel Vcc bei Abwesenheit des Vorladesignals PC anzusteigen.
Die Vorladeschaltung 9 umfaßt eine Anzahl p-Kanal-Feldeffekttransistoren, die zwischen die Quelle positiven Spannungspegels Vcc und die Bitleitungen 2 und 3 geschaltet sind, und diese p-Kanal-Feldeffekt-Transistoren werden gleichzeitig durch die Vorladeleitung 26 gesteuert. Die Bitleitungs-Auswahlschaltung 12 umfaßt eine Anzahl Übertragungstore, die Invertern zugeordnet sind, die parallel zwischen den Bitleitungen 2 und 3 und dem Datenleitungspaar 11 geschaltet sind, und die mit den Invertern zugeordneten Übertragungstore schalten selektiv durch die Funktion der Spaltenadress-Dekoder-Puffer-Schaltung 13 ein, um nur das Datenbit der Lese-Verstärkerschaltung 10 zu übertragen.
Die Lese-Verstärkerschaltung 10 ist durch zwei komplementäre Inverterschaltungen 27 und 28 und einen n-Kanal-Feldeffekttransistor 29 gebildet, und die Ausgangsknoten 30 und 31 der komplementären Inverterschaltungen 27 und 28 sind jeweils mit dem Datenleitungspaar 11 gekoppelt. Die komplementären Inverterschaltungen 27 und 28 sind zwischen die Quelle positiven Spannungspegels Vcc und Masse parallel geschaltet, und die komplementären Inverterschaltungen 27 und 28 werden jeweils durch die Ausgangsknoten 31 und 30 gesteuert, so daß eine geringe Differenz des Spannungspegels auf dem Datenleitungspaar 11 durch die Lese-Verstärkerschaltung 10 erhöht wird. Zur Aktivierung der Lese-Verstärkerschaltung 10 ist der n-Kanal-Feldeffekttransistor 29 zwischen den beiden komplementären Inverterschaltungen 27 und 28 und Masse vorgesehen und wird durch eine Lese-Signalleitung 32 gesteuert, auf der ein Lese-Freigabesignal SE mit aktivem hohem Spannungspegel erscheint.
Die Beschreibung erfolgt für die Ausleseoperation mit Bezug auf Fig. 4. Es sei nunmehr angenommen, daß die Speicherzelle M11 von außerhalb der Halbleiterspeichervorrichtung angesprochen wird, wobei das Vorladesignal PC zum Zeitpunkt t0 auf den aktiven niedrigen Spannungspegel heruntergeht und dementsprechend die Inverterschaltung 25 es der Zeilenadress-Dekoder-Puffer-Schaltung 8 ermöglicht, alle Wortleitungen auf den inaktiven niedrigen Spannungspegel zu verschieben. Mit dein aktiven niedrigen Spannungspegel schafft die Vorladeschaltung 9 Leitungswege zwischen der Quelle positiven Spannungspegels Vcc und allen Bitleitungspaaren 2 und 3, so daß die Bitleitungspaare 2 und 3 und auch das Datenleitungspaar 11 vollständig mit elektrischen Ladungen angefüllt werden, und dementsprechend auf den positiven hohen Spannungspegel zum Zeitpunkt t1 ansteigen. Die Ansaminlung der Bitleitungspaare und Datenleitungspaare bedeutet, daß parasitäre Kapazitäten Cb und Cd mit elektrischen Ladungen aufgefüllt werden. Die Lese-Signalleitung 32 verbleibt jedoch zum Zeitpunkt t1 auf dem inaktiven niedrigen Spannungspegel, und aus diesem Grunde erfolgt für ein Datenbit auf dem Datenleitungspaar 11 keine Differenzverstärkung.
Das Zeilen-Adressignal RA und das Spalten-Adressignal CA erreichen die Zeilenadress-Dekoder-Puffer-Schaltung 8 und die Spaltenadress-Dekoder-Puffer-Schaltung 13 bis zu einem Zeitpunkt T2, und die Vorlade-Signalleitung 26 erholt sich auf dem inaktiven hohen Spannungspegel zuin Zeitpunkt T2. Die Vorladeschaltung 9 blockiert die Leitungswege zwischen der Quelle positiven Spannungspegels Vcc und dem Bitleitungpaaren 2 und 3, und die Wortleitung 4 geht auf den hohen positiven Spannungspegel hoch, um dem Datenbit der Speicherzelle M11 zu erlauben, auf dem Bitleitungspaar 2 zu erscheinen. Eine geringe Differenz des Spannungspegels tritt zwischen den Bitleitungen 2 auf und wird zum Datenleitungspaar 11 übertragen, da die Bitleitungs-Auswahlschaltung 12 wahlweise die Übertragungstore mit den Inverter-Schaltungen in die Einschalt-Zustände verschiebt, um den Leitungsweg zwischen dein Bitleitungspaar 2 und dem Datenleitungspaar 11 zu schaffen. Falls ein aus der Speicherzelle M11 ausgelesenes Datenbit vom logischen Pegel "1" ist, befinden sich die Ausgangsknoten 19 und 20 auf positivem hohen Spannungspegel bzw. Massepegel. Wenn die Wortleitung 4 des positiven hohen Spannungspegels die n-Feldeffekttransistoren 17 und 18 einschaltet, werden die parasitären Kapazitäten Cb und Cd, die mit dem Ausgangsknoten 20 verbunden sind, von einer der Datenleitungen und einer der Bitleitungen über den n-Kanal-Feldeffekt-Transistor 18 zu Masse entladen, und aus diesem Grunde vermindert sich der Spannungspegel des Ausgangsknotens 31 in Richtung auf den Massepegel.
Die Lese-Signalleitung 32 steigt auf den positiven hohen Spannungspegel zum Zeitpunkt t3 an, und dementsprechend wird die Lese-Verstärkerschaltung für die Differenzverstärkung aktiviert. Da bereits eine kleine Differenz des Spannungspegels auf dem Datenleitungspaar 11 vorhanden ist, wird der Ausgangsknoten 21 über den n-Kanal-Feldeffekttransistor 29 geerdet. Da der Ausgangsknoten 31 auf diese Weise weitergeerdet wird, beschleunigt sich der Spannungsabfall etwas in Richtung auf den Massepegel, und eine große Spannungsdifferenz erscheint auf dem Datenleitungspaar 11 etwa zur Zeit t3. Die große Differenz des Spannungspegels wird der Daten-Ausgangs-Puffer-Schaltung 14-1 zugeführt und als das in der Speicherzelle M11 gespeicherte Datenbit ausgelesen.
Beim Schreibbetrieb wird ein Datenbit der Dateneingangs- Puffer-Schaltung 14-2 zugeführt, und die Dateneingangs- Puffer-Schaltung schafft eine große Spannungsdifferenz, die den logischen Pegel des Datenbits auf dem Datenleitungspaar 11 angibt. Die Bitleitungs-Auswahlschaltung 12 überträgt die große Differenz des Spannungspegels an eins der Bitleitungspaare und die große Differenz des Spannungspegels veranlaßt einen der Ausgangsknoten einer der Speicherzellen auf dem Spannungspegel zu verbleiben oder ihn zu ändern, um das Datenbit zu speichern.
Bei statischen Halbleiter-Speichervorrichtungen steigt die Anzahl der Speicherzellen an, und dementsprechend wird jedes der Bitleitungspaare von einer großen Anzahl von Speicherzellen geteilt. Diese Tendenz erhöht den Anteil der parasitären Kapazitäten Cb und Cd, die durch die Lese-Verstärkerschaltung 10 getrieben werden. Dies führt dazu, daß einer der Ausgangsknoten der Lese-Verstärkerschaltung 10 im Spannungspegel langsam abnimmt, und dementsprechend wird eine verlängerte Zeitspanne für die Differenzverstärkung erforderlich. Somit ergibt sich bei der bekannten Halbleiterspeichervorrichtung beim Lesebetrieb ein Problem.
US-A-3879621 beschreibt eine Lese-Verstärkerschaltung, bei der Blockierungstransistoren vorgesehen sind, um Datenleitungen während des Lesebetriebs von den Knoten des Leseverstärkers zu isolieren, so daß der Leseverstärker nicht unnötigerweise parasitäre Kapazitäten entladen muß.
Es ist eine Aufgabe der Erfindung, eine Halbleiter-Speichervorrichtung zu schaffen, bei der ohne Verminderung der Betriebsgeschwindigkeit die Anzahl der Speicherzellen erhöht ist.
Es ist eine weitere Aufgabe der Erfindung, eine Halbleiter- Speichervorrichtung zu schaffen, die hinsichtlich des Zeitverbrauchs für den Lesevorgang verbessert ist.
Diese Aufgaben werden durch eine Speichervorrichtung gelöst, die in den Ansprüchen 1 bzw. 2 definiert ist.
Die Merkmale und Vorteile der erfindungsgemäßen Halbleiterspeichervorrichtung werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich, in denen:
Fig. 1 ein Schaltungsdiagramm einer Anordnung einer bekannten Halbleiter-Speichervorrichtung der statischen Bauart ist;
Fig. 2 ein Schaltdiagramm zur Erläuterung des Schaltungsaufbaus der in der Halbleiterspeicher-Vorrichtung gemäß Fig. 1 verwendeten Speicherzelle ist;
Fig. 3 ein Schaltungsdiagramm zur Erläuterung einer weiteren bekannten Speicherzelle ist;
Fig. 4 ein Diagramm ist zur Erläuterung der Signalverläufe wesentlicher Signale, die in der in Fig. 1 dargestellten Halbleiterspeichervorrichtung erzeugt werden;
Fig. 5 ein Schaltdiagramm ist zur Erläuterung der Anordnung einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der Erfindung;
Fig. 6 ein Diagramm zur Erläuterung von Signalverläufen wesentlicher Signale der Halbleiter-Speichervorrichtung gemäß Fig. 5 ist,
Fig. 7 ein Schaltungsdiagramm zur Erläuterung des Schaltungsaufbaus einer weiteren Halbleiter-Speichervorrichtung gemäß der Erfindung;
Fig. 8 ein Diagramm zur Erläuterung der Signalverläufe wesentlicher Signale in der in Fig. 7 dargestellten Halbleiter-Speichervorrichtung ist;
Fig. 9 ein Schaltungsdiagramm zur Erläuterung der Anordnung einer weiteren Halbleiter-Speichervorrichtung gemäß der Erfindung ist;
Fig. 10 ein Diagramm ist, das die Signalverläufe wesentlicher Signale der Halbleiter-Speichervorrichtung gemäß Fig. 9 ist.

Beschreibung der bevorzugten Ausführungformen

Erste Ausführungsform

Bezugnehmend auf Fig. 5 der Zeichnungen ist eine Halbleiter-Speichervorrichtung auf einem Halbleitersubstrat 50 hergestellt und umfaßt im wesentlichen ein Speicherzellenfeld 51, das in Zeilen und Spalten angeordnet ist, eine Adressierungseinrichtung, eine Leseeinrichtung 52 und eine Daten-Temporär-Speichereinrichtung. Die Halbleiter-Speichervorrichtung ist jedoch im Aufbau ähnlich der in Fig. 1 gezeigten mit Ausnahme der Anordnung der Leseeinrichtung 52 und der Verbindung einer Dateneingangs-Puffer-Schaltung 53, so daß entsprechende Schaltungen ohne eine detaillierte Beschreibung mit den in Fig. 1 verwendeten Bezugsziffern versehen sind. Das Speicherzellenfeld 51 umfaßt eine große Anzahl von Speicherzellen, von denen jedoch Fig. 5 nur vier mit M11, M12, M21 und M22 bezeichnete Speicherzellen zeigt. Die Bitleitungspaare 2 und 3 bestehen aus den Bitleitungen 2a und 2b bzw. den Bitleitungen 3a und 3b, und das Datenleitungspaar 11 besteht in ähnlicher Weise aus Datenleitungen 11a und 11b.
Die Leseeinrichtung umfaßt eine Lese-Verstärkerschaltung 61, Blockierungstransistoren 62 und 63, Hilfs-Vorladetransistoren 64 und 65, und die Lese-Verstärkerschaltung 61 umfaßt zwei Reihenschaltungen aus p-Kanal-Feldeffekttransistoren 68 und 69 und n-Kanal-Feldeffekttransistoren 68 und 69, die parallel zwischen die Quelle positiven Spannungspegels Vcc und einem gemeinsamen Quellenknoten 70 geschaltet sind, und einen Aktivierungstransistor 71, der zwischen den gemeinsamen Quellenknoten 70 und den Masseknoten geschaltet ist. Eingangsknoten 72 und 73 sind zwischen den beiden p-Kanal-Feldeffekttransistoren 66 und 67 bzw. den zwei n-Kanal-Feldeffekttransistoren 68 und 69 vorgesehen. Die Blockierungstransistoren 62 und 63 sind durch p-Kanal- Feldeffekttransistoren gebildet, die einen Schwellwert von etwa Null aufweisen. Die Gate-Elektroden dieser p-Kanal- Feldeffekttransistoren sind mit dem Datenleitungspaar auf der Seite der Bitleitungs-Auswahlschaltung 12 derart verbunden, derart, daß die p-Kanal-Feldeffekttransistoren als Dioden dienen, deren jeweiligen Kathoden mit der Bitleitungs-Auswahlschaltung 12 verbunden sind. Die Hilfs-Vorladetransistoren 64 und 65 sind durch zwei p-Kanal-Feldeffekttransistoren gebildet, die zwischen die Quelle des positiven Spannungspegels Vcc und Eingangs-/Ausgangs-Knoten 72 bzw. 73 geschaltet sind, und diese p-Kanal-Feldeffekttransistoren werden durch das Vorladungs-Signal gesteuert.
Die Dateneingangs-Puffer-Schaltung 53 ist mit dem Datenleitungspaar 11 zwischen der Datenleitungs-Auswahlschaltung 12 und den Blockierungstransistoren 62 und 63 gekoppelt.
Es folgt die Beschreibung des Auslesevorgangs mit Bezug auf Fig. 6. Es sei nun angenommen, daß von außen auf die Speicherzelle M11 zugegriffen wird und daß das Datenbit mit logischem Pegel "1" in der Speicherzelle M11 gespeichert ist, so daß die Vorladeleitung 26 zum Zeitpunkt t00 für den Vorladevorgang auf den positiven hohen Spannungspegel ansteigt. Alle p-Kanal-Feldeffekttransistoren der Vorladeschaltung 9 und die Hilfs-Vorladetransistoren 64 und 65 schalteten gleichzeitig ein, um zu ermöglichen, daß das Datenleitungspaar 11 und die Eingangs-/Ausgangs-Knoten 72 und 73 auf den positiven hohen Spannungspegel Vcc ansteigen. Währenddessen wird das komplementäre Vorladungssignal des hohen Spannungspegels der Zeilenadress-Dekoder-Puffer- Schaltung 8 zugeführt, und dementsprechend verbleiben alle Wortleitungen 4 bis 7 auf dem inaktiven niedrigen Spannungspegel. Nebenbei gesagt, da die Lese-Signalleitung 32 auf dem inaktiven niedrigen Spannungspegel ist, startet die Lese-Verstärkerschaltung 61 die Differenzverstärkung nicht. Während die Bitleitungspaare usw. vorgeladen werden, werden das Zeilen- und das Spaltenadressignal, die die Speicherzelle M11 angeben, der Zeilenadress-Dekoder-Puffer-Schaltung 8 bzw. der Spaltenadress-Dekoder-Puffer-Schaltung 13 zugeführt.
Zum Zeitpunkt t10 entwickelt sich das Vorladesignal PC zum inaktiven, hohen Spannungspegel, und dementsprechend werden alle Bitleitungspaare 2 und 3 von der Quelle positiven Spannungspegels Vcc blockiert. Die Zeilenadress-Dekoder- Puffer-Schaltung 8 zieht die Wortleitung 4 auf den positiven hohen Spannungspegel Vcc aufgrund des Zeilenadressignals RA, und die Spaltenadress-Dekoder-Puffer-Schaltung 13 bewirkt, daß die Bitleitungs-Auswahlschaltung 12 das Bitleitungspaar 2 mit dem Datenleitungspaar 11 abhängig vom Spaltenadressignal CA koppelt. Da die Speicherzelle M11 das Datenbit mit logischen "1" speichert, werden die Bitleitungen 2b und dementsprechend die Datenleitung 11b über die Speicherzelle M11 zu Masse entladen, wobei jedoch keine Variation auf der Bitleitung 2a und der Datenleitung 11a auftaucht. Die parasitären Kapazitäten Cb und Cd sind zu groß, als daß sie schnell über die kleinen Komponenten-Transistoren der Speicherzelle M11 entladen werden könnten, so daß nur eine kleine Differenz des Spannungspegels zwischen den Bitleitungen 2a und 2b und entsprechend zwischen den Eingangs-Ausgangs-Knoten 72 und 73 auftritt. Diese graduellen Abnahmen des Spannungspegels sind aus den sanften Steigungen der Figur 6 ersichtlich. Die Blockierungstransistoren 62 und 63 haben eine Schwellspannung von etwa Null, so daß die geringe Differenz zwischen den Bitleitungen 2a und 2b ohne wesentliche Verminderung an die Eingangs-Ausgangs-Knoten 72 und 73 geleitet wird.
Zum Zeitpunkt t20 geht die Lese-Signalleitung 32 hoch auf den aktiven hohen Spannungspegel Vcc, und die Lese-Verstärkerschaltung 61 wird aktiviert, um die geringe Differenz des Spannungspegels zwischen den Eingangs-Ausgangs-Knoten 72 und 73 zu erhöhen. Dann wird der Eingangs-Ausgangs-Knoten 73 über die n-Kanal-Feldeffekttransistoren 69 und 71 entladen, und dementsprechend nimmt der Spannungspegel des Eingangs-Ausgangs-Knoten 73 geringfügig ab. Dies führt dazu, daß der Blockierungstransistor 73 in Rückwärtsrichtung vorgespannt wird, um den Eingangs-Ausgangs-Knoten 73 von der Datenleitung 11b und somit von den parasitären Kapazitäten Cb und Cd zu isolieren. Auf diese Weise wird die Lastkapazität drastisch vermindert durch Abschneiden der elektrischen Verbindung zwischen der Datenleitung 11b und dem Eingangs-Ausgangs-Knoten 73, und aus diesem Grunde erreicht der Eingangs-Ausgangs-Knoten 73 den Massenpegel momentan. Das Vorladesignal PC sinkt auf den aktiven niedrigen Spannungspegel zum Zeitpunkt t30 ab, so daß die Bitleitungspaare 2 und 3 und das Datenleitungspaar 11 für den folgenden Zugriff erneut vorgeladen werden.
Aus einem Vergleich der Figur 6 mit der Fig. 4 wird ersichtlich, daß dank der Blockierungstransistoren 62 und 63 die Zugriffszeit vermindert ist.

Zweite Ausführungsform

Bezugnehmend auf Fig. 7 der Zeichnungen ist eine weitere Halbleiterspeichervorrichtung gemäß der Erfindung ähnlich der in Fig. 5 gezeigten mit Ausnahme von Blockierungstransistoren 101 und 102 und einer Bitleitungs-Auswahlschaltung 103, die von einer Inverterschaltung 104 begleitet ist. Aus diesem Grunde sind die Komponentenschaltungen und -transistoren mit gleichen Bezugsziffern versehen, und aus Gründen der Einfachheit erfolgt diesbezüglich keine weitere Beschreibung.
Das Datenleitungspaar 11 ist dualisiert und der Dateneingangs-Puffer-Schaltung 53 und der Datenausgangs-Puffer- Schaltung 14-1 zugeordnet. Aufgrunddessen umfaßt die Bitleitungs-Auswahlschaltung 103 zwei Sätze von Schalttransistoren, die mit der Dateneingangs-Puffer-Schaltung 53 bzw. der Datenausgang-Puffer-Schaltung 14-1 gekoppelt sind, wobei ein Satz der Schalt-Transistoren vom p-Kanal-Typ ist, während der andere Satz der Schalttransistoren vom n-Kanal- Typ ist. Die p-Kanal-Feldeffekttransistoren der Bitleitungs-Auswahlschaltung 103 sind direkt mit der Spaltenadress-Dekoder-Puffer-Schaltung 13 verbunden, jedoch sind die n-Kanal-Feldeffekttransistoren der Bitleitungs-Auswahlschaltung 103 mit der Inverterschaltung verbunden, die ihrerseits mit der Spaltenadress-Dekoder-Puffer-Schaltung 13 verbunden ist. Die so aufgebaute Bitleitungs-Auswahlschaltung 103 verändert die Schalttransistoren zwischen dem Auslese-Betriebsmodus und dem Schreib-Betriebsmodus zum Koppeln eines der Bitleitungspaare und dem Datenleitungspaar 11. In der Bitleitungs-Auswahlschaltung 103 werden die p-Kanal-Feldeffekttransitoren verwendet, um eines der Bitleitungspaare mit dem Datenleitungspaar 11 zu koppeln, so daß die p-Kanal-Feldeffekttransistoren ausschalten, um das Datenleitungspaar vom Bitleitungspaar und dementsprechend von der parasitären Kapazität Cb zu isolieren, wenn ihr Sourceknoten etwa 3 Volt erreicht. Auf diese Weise wird das Datenleitungspaar 11 gegen die parasitäre Kapazität Cb blokkiert, so daß die kapazitive Last, die dem Eingangs- Ausgangs-Knoten 72 oder 73 zugeführt wird, reduziert wird, und die Lese-Verstärkerschaltung 61 entlädt die parasitäre Kapazität, die der Datenleitung 11a oder 11b zugeführt wurde. Andererseits werden n-Kanal-Feldeffekttransistoren verwendet, um ein Eingangs-Datenbit vom Datenleitungspaar zum ausgewählten Bitleitungspaar zu übermitteln. Die Inverterschaltung 104 wird durch ein Schreib-Freigabesignal WE aktiviert, und ermöglicht es, einem der n-Kanal-Feldeffekttransistoren mit dem komplementären Signal des dekodierten Spalten-Adressignals einzuschalten. Bei diesem Schreib-Betriebsmodus wird allen p-Kanal-Feldeffekttransistoren der inaktive hohe Spannungspegel von der Spaltenadress-Dekoder-Puffer-Schaltung 13 zugeführt. Alle n-Kanal- Feldeffekt-Transistoren werden jedoch mit dem inaktiven niedrigen Pegel von der Inverterschaltung 104 ausgeschaltet.
Die Blockierungstransistoren 101 und 102 sind durch zwei p- Kanal-Anreicherungs-Modus-Feldeffekttransistoren gebildet, und die Gate-Elektroden dieser Transistoren sind mit dem Masseknoten verbunden. Diese p-Kanal-Feldeffekttransistoren haben einen so großen Schwellspannungspegel wie die anderen Komponenten-p-Kanal-Feldeffekttransistoren wie die der Vorladungsschaltung 9. Das Halbleitersubstrat 50, auf dem die Halbleiterspeichervorrichtung fabriziert ist, wird auf den hohen positiven Spannungspegel Vcc vorgespannt.
Im Betrieb ist das Schaltungsverhalten entsprechend dem der in Fig. 5 gezeigten Halbleiterspeichervorrichtung bis die Lese-Signalleitung 32 auf den aktiven hohen Spannungspegel Vcc ansteigt, zum Zeitpunkt t21, und aus diesem Grunde wird zur Vermeidung von Wiederholungen die Beschreibung teilweise weggelassen.
Zum Zeitpunkt t21 steigt die Lese-Signalleitung 32 auf den aktiven hohen Spannungspegel, die Lese-Verstärkerschaltung 61 wird für die Differenzverstärkung aktiviert. Anschließend wird der Eingangs-Ausgangs-Knoten 73 über die n-Kanal- Feldeffekttransistoren 69 und 71 geerdet, und die geringe Differenz zwischen den Datenleitungen 11a und 11b wird etwas erhöht.
Im allgemeinen tritt kein Gate-Rückspannungseffekt (back gate biassing phenomenon) in einem Feldeffekt-Transistor auf, sofern sein Sourceknoten einen so hohen Spannungspegel wie das Halbleitersubstrat aufweist, wenn der Feldeffekttransistor hergestellt wird. Da jedoch der Spannungspegel am Eingang-Ausgangs-Knoten 73 abgesenkt wird, tritt eine Differenz von beispielsweise etwa 1 Volt zwischen dem Sourceknoten des Feldeffekttransistors 102 und dem Substrat 50 auf, und dementsprechend wird aufgrund des Gate-Rückspannungseffektes die Schwellwertspannung um ein Volt erhöht. Wenn der Schwellwert-Spannungspegel des Blockierungtransistors 105 auf etwa 1 Volt eingestellt wird, ohne jeden Einfluß des Gate-Rückspannungseffektes und der positive Spannungspegel Vcc zu etwa 5 Volt gewählt wird, schaltet der Blockierungstransistor 102 aus, wenn sein Sourceknoten etwa 3 Volt erreicht ( zum Zeitpunkt t31). Wenn der Blockierungstransistor 102 ausgeschaltet wird, wird der Eingangs- Ausgangs-Knoten 73 elektrisch von der Datenleitung 11b und entsprechend von den parasitären Kapazitäten Cb und Cd getrennt. Im Ergebnis erreicht der Eingangs-Ausgangs-Knoten 73 schnell den Massepegel und unterschiedlich vom Eingangs- Ausgangs-Knoten 72 um einen Spannungswert von etwa Vcc. Die Zeitspanne zwischen den Zeitpunkten t11 und t31 kann etwas länger sein als die Zeitspanne zwischen den Zeitpunkten t10 und t20, ist aber selbstverständlich kürzer als die Zeitspanne zwischen den Zeitpunkten t3 und t4. Aufgrunddessen ist durch die Funktion der Blockierungstransistoren 101 und 102 die Zugriffszeit verbessert. Die Blockierungstransistoren 101 und 102 sind auf diese Art durch die p-Kanal-Anreicherungsmode-Feldeffekttransistoren gebildet, deren Gate- Elektroden mit Masse gekoppelt sind, und aus diesem Grunde sind die Blockierungstransistoren 101 und 102 im Vergleich mit den Blockierungstransistoren 62 und 63 mit der Schwellwertspannung von etwa Null in leichter Weise auszuführen.

Dritte Ausführungsform

Bezugnehmend auf Fig. 9 der Zeichnungen wird eine weitere Ausführungsform der Halbleiterspeichervorrichtung auf einem Halbleitersubstrat 50 hergestellt, und die Halbleiter-Speichervorrichtung ist hinsichtlich des Schaltungsaufbaus ähnlich der der Figur 5 mit der Ausnahme einer Zeilenad-ress- Dekoder-Puffer-Schaltung 201 und der Vorladeschaltung 9. Die Zeilenadress-Dekoder-Puffer-Schaltung 201 umfaßt einen Pufferabschnitt aus einer Inverterschaltung 202, und die Vorladeschaltung 9 wird mit einem Lese-Freigabesignal RE auf der Vorladeleitung 26 aktiviert. Dann steigt die Wortleitung 4 zum Zeitpunkt t12 auf den positiven hohen Spannungspegel an, wobei jedoch das Schaltungsverhalten gleich ist zu dem der Halbleiterspeichervorrichtung gemäß Fig. 5. Die Signalverläufe der wesentlichen Signale sind in Fig. 10 dargestellt.

Claims

1. Halbleiterspeichervorrichtung mit

a) einer Anzahl Speicherzellen (M11 bis M22), von denen jede ein Datenbit in Form einer Differenz des Spannungspegel speichert,

b) einem Paar Datenleitungen, die ein Datenbit übertragen,

c) einer Datenübertragungseinrichtung (2/3/8/12/13), die auf Adressenbits anspricht und zum Auslesen des Datenbits aus einer der Speicherzellen arbeitet und zur Schaffung einer Differenz im Spannungspegel zwischen den Datenleitungen, und

d) einer Lese-Verstärkerschaltung (61) mit einem Paar Knoten (72/73), die zur Erhöhung der Differenz im Spannungspegel zwischen ihrem Paar Knoten durch Entladen einer der Knoten arbeitet,

gekennzeichnet durch ein Paar Sperrtransistoren (62/63), die zwischen das Paar Datenleitungen und das Paar Knoten der Lese-Verstärkerschaltung geschaltet sind und entsprechende erste Knoten aufweisen, die mit den Datenleitungen verbunden sind, entsprechende zweite Knoten, die jeweils mit den Knoten der Leseverstärkerschaltung verbunden sind und entsprechende Gateelektroden, die entsprechend mit den ersten Knoten verbunden sind, wobei die Sperrtransistoren operativ sind zum Übertragen der Differenz des Spannungspegels zwischen den ersten Knoten an die zweiten Knoten und wobei die Sperreinrichtungen ferner operativ sind zum Isolieren eines der zweiten Knoten von der zugeordneten Datenleitung, wenn der vorgenannte eine der zweiten Knoten entladen wird.

2. Auf einem Halbleitersubstrat hergestellte Halbleiterspeichervorrichtung mit

a) einer Vielzahl Speicherzellen (M11 bis M22), von denen jede ein Datenbit in Form einer Differenz im Spannungspegel speichert,

b) einem Paar Datenleitungen (11a und 11b), die ein Datenbit übertragen,

c) einer Datenübertragungseinrichtung (2/3/8/12/13), die abhängig ist von Adressenbits und arbeitet zum Auslesen eines Datenbits aus einer der Speicherzellen zur Schaffung einer Differenz im Spannungspegel zwischen den Datenleitungen, und

d) einer Leseverstärkerschaltung (61) mit einem Paar Knoten (72/73), die arbeitet zum Erhöhen der Differenz im Spannungspegel zwischen ihrem Paar Knoten durch Entladung eines der Knoten,

gekennzeichnet durch ein Paar Sperrtransistoren vom p-Kanal-Anreicherungstyp (101/102), das zwischen dem Paar Datenleitungen und dem Paar Knoten der Leseverstärkerschaltung geschaltet ist und mit entsprechenden ersten Knoten, die mit entsprechenden Datenleitungen verbunden sind, entsprechenden zweiten Knoten, die jeweils mit den Knoten der Leseverstärkerschaltung verbunden sind, und Gateelektroden, die mit einem Masseknoten verbunden sind, wobei das Halbleitersubstrat positiv vorgespannt ist, wobei die Sperrtransistoren operativ sind zum Übertragen der Differenz im Spannungspegel zwischen den ersten Knoten an die zweiten Knoten und wobei die Sperrtransistoren ferner operartiv sind zum Isolieren eines der zweiten Knoten von der zugeordneten einen der Datenleitungen aufgrund des Gate- Rückspannungseffekts, wenn der vorgenannte eine der zweiten Knoten entladen wird.