JPS5968889A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の技術分野〕 この発明はＭ０８トランジスタを用いてメモリセルを購
Ｆｉ５．するようにした半導体記憶装置に門し、特にデ
ータの読み出し及び検出万θ：を改良した半導体記憶装
置Ｃ関する。 〔発明の技術的背景〕 朱１図は、ｋＵ８　）う／ジスタに用いてメモリセルな
構成ＴるようＣ二し定従来の半導体メモリの回路購成因
である。ここではメモリセルは１個のみが示されている
。そして、メモリセル１は、負荷１代抗２．３及び駆動
用のＭＯＳ）ランジスタ４．５それぞれからなる２組の
インバータと、トランスファゲート用の一対のＭＯＳト
ランジスタ６．７とからｆｉＩＩＩＩＩＪ１！、されて
いる口このようなメモリセルを有するメそりにおいて、
まずワードライン８が選択駆動されると。 メモリセル１内の一対のＭ（ＪＳ　）ランジスタロ７が
ｈａする・−万、一対のビットライン９゜１０はプリチ
ャージ用のＭＯＳ　）ランジスタ１１．１２それぞれＣ
二より予め電ｂ１１電圧ＶＤＤまでプリチャージされて
いるＯ　Ｌ７ｊがって、ワードライン駆動時、メモリセ
ルＬ内の２個のＭ　（ＪＳトランジスタ４．５のうちい
ずれか導通しているものな介し″Ｃ電流が流れる。たと
えは。 ｈｉｕｓトランジスタ・φがオンしているとＴれは。 上呂己皐′流ｔま、Φ′源ＶＤＤ〜ＩＶＩ（ＪＳ　）コ
ンタクタ１１〜ビツトライン９〜ｋｔｏ’Ｆ３トランジ
スタ６〜Ｍｕ−ｓ）ランジメタ４〜アース中位Ｖｓｓ刀
１らなる経路でＭｌれる口この結果、ヒツトライン９．
１０間（二重位差が発生する。この市位差はセンスアン
プ１３で検出され、さらにこの検出信号は列デコード信
号ＣＤによってスイッチ制御されるトランスファゲート
用の一対のＭＩＪ８トランジスタ１４．１５ケ介してソ
イ／アンプ１６に供給され、ここからよｄ已メそりセル
Ｌで予め記恒されていたデータＤＡか出力される。 なお、第１図における一対の容＠Ｊ１７．１Ｂは、ヒツ
トライン９．１０それぞれｆ二存在する寄生容量である
０ 〔背景技術の間匙点〕 このようす構成、でなるメモリでは、Ｎビットの記憶容
量を持つ地合Ｃ：（Ｎ　　の数だけ行が許゛けられる。 丁なわち、１本のワードライン８に対してｒＮ　　個の
メモリセルＬが接続される。この定め、第１図において
発生したような電流パルスは、非選択な行であっても、
同じワードライン８に接続されているＩべてのメモリセ
ルＬに対して発生Ｔる。しかもこれらの電流はアドレス
が切ｌ」変わるまで連続して６ｈれ続ける。すなわち、
このときのアドレスデータＡＤｌ（と清貧電流、ｌとの
関係は第２図に示すように、アドレスデータが与えられ
ている期間では゛串ｉ’ＡＩは常に流、れる◎なお、ア
ドレ、スの切ｌ］変ｔｖ　ＩＪ時にはわイ刀１に増加Ｔ
る。このよう（二従来のメモリで

【は常に大きな両部が
流れ会ためＣ：論貿゛岐力が極めて太き（なるという火
点がある。 そこで上記のような電流を抑制するためには。 プリチャージ用のへ１０８　）う／ジメタ１１　、１２
のコンタクタンスケ減少させる方法が考えられる。しか
しながら、このような方法によれば。 ビットライン９．１０の一位がアース電位近くまで低下
してしまう口この結果、アドレスの切り鉛わり時（：２
本のワードラインが前記合量１７．１８の影響で、共に
高レベルとなるいわゆるマルチアクセス状態が発生する
と、メモリセル１のデータ級撤が引き起こされるｅさら
Ｃ二。 ＭｔＪ８）コンタクタ１１．１２のコンタクタンスケ減
少させると、ビットライン９．１０における九゛串時間
が増加し、動作速腿が低下してしまう危険性が生じる口 〔発明の目的〕 この発明は上記のような事情を考慮してなされたもので
あＩＪ、その目的は島速動作が可能でかつマルチアクセ
ス状態の発生が回避でき、しかもン゛月貿゛ル゛力を大
幅に削減することができる半導体記憶装置を提供するこ
とにある０ 〔発明の相、要〕 この発明の一実施例≦二よれは、少数のメモリセルと、
ワードラインと、アドレスデータが切り友わる毎にこの
アドレスデータに対応したワードライン乞所定期間駆動
するゲート回路と。 メモリセルから続み出されるデータを検出するセンスア
ンプと、このセンスアンプの検出データをラッチするラ
ッチ回路と、上記センスアンプとラッチ回路との間に設
けられ、上記ワードラインが駆動されている期間たけ導
通ＴるＭ（ＪＳヌイツチと’ｌ　（ｌｔｉｆえ、メモリ
セルに発生する電流バきスの藺１ｉｆｌ　ンアＦ　ｌ／
スの切１〕変わ昏】時の初期

【二のみ短猫Ｔることによ
って消費電力の低減化を図った半臂（Ｘ記恒装−−が提
供され℃いる。 〔発明の実施例］ 以下１図面乞り一照してこの発明の一実施例〉説明する
ｎ第３図ｔまこの発明Ｃ：係る半導体記憶装置の一実施
例２示Ｔブロック構成図であるひ！￥５３図において、
ワードライン２１が駆動されることによってメモリセル
２２から一対のビットライン２３．；’４にデータが−
′位差の形でｈ光み出されるｅ上記ビットライン２３．
２４におけるデータはセンスアンプ２５で横比され。 さらにこのセンスアンプ２５の検出データは−対のＭ（
Ｊ８スイッチ２６．．２７％：介してラッチ回路２８（
二供給される０そして、ラッチ回路２８の出力はソイ／
アンプ２９に供給されてここ力）らデータが出力される
口 上８１ワードライ７２１は、アドレスデータかり１）変
ね１ノこのデータがこのワードライン２１（二対応した
時に所ボ期Ｆｉｊ］だけ駆動されるようＣ−なっている
とともに、この期間だけ上記一対のＭＯＢスイッチ２６
．２７が辱通制価されるようになっている０なお、ワー
ドライン２１の駆動期間は、一対のビットライン２３．
２４間の串位差がセンスアンプ２５でデータ？検出でき
るに〒友に十分に大きな価となるような期間に設定され
る。 Ｔなわち、上記内戚でなる半壱体記恒装置では、アドレ
スデータが変化する毎に、このアドレスデータのづイク
ルタイムよ’Ｊ％）十分に短かいＮＪ　ｌｉＩ」だけワ
ードライン２１を九区小すし、てメモリセル２２力）ら
データな読み出し、このデータｔセ／スアンブ２５で検
出し、ワードライン２１が駆動されメモリセル２２から
データが読み出されている期間にＭＬ＋’８スイッチ２
６．２７７ｒｌ導通させて、この期間のデータをラッチ
回路２８でラッチさせるようにしたものである口し定か
って１選択時に１本のワードライン２１に接続されてい
る丁べてのメモリセル２２に車面バスは発子するが、従
来のよう（ニアドレスデータが次（二変化Ｔるまで連続
して発生Ｔるものではなく、ラッチ回路２８でデータが
ラッチされるまでの極くわずかな期間で発生するのみで
ある口この結果、全体的にｔ伯貿′醒流を減少させるこ
とができ、従来（二くらべて大幅≦二消貿電力の削減ケ
図ることができる◎ 第４因は行アドレスデコーダ等の周辺制御回路な含めた
上記第３図回路の具体的な購成図である。 図Ｃ二おいて、３１は少数ビットのアドレスデータが供
給される行アドレスデコーダである口この行アドレスデ
コーダ３１は、入力データが特定の状態の時に＾レベル
の信号な出力Ｔる。 またアドレスデータはトランジェントディテクタ回路３
２にも供給される。この回路３２はアドレスデータの切
り変わＩＪを逆出してｌｒ定パルス幅のパルス信号ヲ発
生する０そしてここで発生下、るパルス信号は、上記行
アドレスデコーダ３１の出力とともにＡＮＤゲート３３
に供給される。さらに上記トランジェントディテクタ回
路３２からのパルス信号は、　１ｖＩｌ記一対のＭｔＪ
８スイッチ２６．２７に相当ＴるヘチャネルＭＵ８トラ
ンジスタ２６’　２７’それぞれのゲートに供給される
。そして、上記ＡＩ’ｙＤゲート３３の出力はワードラ
イン２１に供給される。 メモリセル２−２は従来と同様に、負荷抵抗４１．４２
及び駆動用のへチャネルＭＯ８）ランジスタ４３．４４
それぞれからなる２組のインバータと、）ランスファゲ
ート用の一対のＮチャネルＭＬ＋８）ランジスタ４５．
４６とから構成されていて、Ｍｕ８トランジスタ４５゜
４６の向ゲートはワードライン２１≦二、それぞれの一
端は一対の各ビットライン２３．２４にそれぞれ接続さ
れている□そして、上記一対のビットライン２３．２４
は、ゲートがアース電位Ｖｓｓ印加点に接続されていて
常に導通状態にあるプリチャージ用の一対の各Ｐチャネ
ルＭ（１１トランジスタ４７．４８’１２１介して電＃
げ圧ＶＤＤ印加点に接続されている。 一対のビットライン２３．２４の信号はレベルシフト回
路４９．５０それぞれを介してセンスアンプ２−４５に
供給されている◎ センスアンプ２−５は、エミッターが瓦いに結合されて
いる駆動用の一対のへＰｈ形バイポーラトランジスタ５
１．５２．負荷となる一対のＰチャネルＭ　０８’　）
ランジスタ５３．５４及びバイポーラトランジスタ５１
．５２とＭＬＪ８）ランジスタ５３，５４それぞれとの
間に直列挿入される列選択用の一対のＮチャネルＭＵ８
　）ランジスタ５５．“５６？備えている◎そして。 上記レベルシフト回路４９．５０の出力信号が上記一対
のバイポーラトランジスタ５１　、５２のベースに供給
される。Ｔなわち、このセンスアンプ２−５は入力部が
バイポーラトランジスタで個数された差動増幅回路であ
ＩＩ、上記一対のビットライン２３．２４における電位
差を増幅してデータを得るようになっている。 上記センスアンプ２−５　ｃおける検出データｔ′；ｌ
ｒレベルシフト回路５７．５８それぞれ、及び前ｄ己一
対のへチャネルＭＵ８）ランジスタ２６′。 ２７′それぞれを曲夕１」に介してラッチ回路２−８ｇ
−供給されているロ ラツチ０！ｌ路２−８は、Ｐチャ木ルＭｔＪ８トランジ
スタ５９．６０それぞれ及びヘチャネルＭＯＳトランジ
スタ６１．６２それぞれρ）らなるＣＭＩＪＳインバー
タ６３．６４の、それぞれの入出力端間を父７１１１．
Ｃ二侵続しにフリップフロップで構成されている０そし
て、上記両ＣＭ（ＪＲインノ（−タロ３．６４のへ力輻
、にはＭ（Ｊ（）ランジスタ２６’　、　２７’七れそ
れを介して上記センスアンプ２５からのデータが供給さ
れているｏＴなわち。 このラッテ回路２−８は一対のＭｔＪ８）ランジスタ２
６’　、　２７’が導通している時にのみ上記センスア
ンプ２５からの検出データを取ｌ】込みこれをラッチＴ
る。 上記ラッチ回路２−８の記憶データはメインアンプ２９
に供給される。 メインアンプ２−９は、駆動用の一対のへチャネルＭｕ
８１−ランジスタロ５．６６と負荷となるカレントミラ
ー接続された一対のＰチャネル間Ｏ８トランジスタ６７
．６８とを備え、上記ラッチ回路２−８の記憶データは
一対の各Ｍ（Ｊ８トランジスタ６５．６６のゲートに供
給されている０そして、データはＭυ８トランジスタ６
６と６８の直列接続点から出力されるようになっている
口 第５図は前記トランジェントディテクタ回路３２の具体
的構成の一例化ボ丁回路図である０図において、複数ビ
ットの各アドレスデータＡＯ〜Ａｉはそれぞれ微分回路
７１０〜ｙ１＋を弁してＯＲゲー）　７２１：並列的に
供給される０そして、この（Ｊ　Ｒゲート７２から前記
パルス信号が出力されるようになっている０さらに、谷
微分回路７１は図示でるように、アドレスデータな所定
時用〕遅延Ｔる遅延回路７３と、この遅延出力及び上記
アドレスデータが共Ｃ二供給されるＥｘｃｌｕｓｉｖｅ
　（ＪＲゲート７４とから横取されているにのような構
成でなるトランジェントディテクタ回路では、アドレス
データが切り換わる際Ｃ二いずれか１つのデータのレベ
ルが反転することを利用してパルス信号を得る五うζニ
して１１％７，１・そして、このパルス信号のパルス幅
は。 遅延回路７３における遅延時間の調整Ｃよって皺えるこ
とができる◎ このような構成でなる記憶装置において、アドレスデー
タが切り変わり、切Ｏ変わ１）後のデータが１本のワー
ドライン２１１二対応した時ｆ二行アドレスデコーダ３
１の出力が尚レベルとなる。−万、上記アドレスデータ
の切％】変わＩＪ時１ニトランジエントデイテクタ回路
３２は所定パルス幅のパルス信号す発生するＯしたがっ
て。 この後、ＡＮＤゲート３３によってワードライン２１は
前記したよう（ニアドレスデータのサイクルタイムよＩ
）も十分（二短かい期間だけ駆動される。ワードライン
２１が駆動されると、従来と同様にその記憶データに兄
・じてメモリセル２２内のＭ（ＪＳトランジスタ４３．
４４のうち導通している方のものケ介して′醒流バヌが
生じ、この電流バスの発生によって一対のビットライン
２３．２４曲に電位差が庄じ始める。 次Ｃ：この゛電位差はセンスアンプ２−５で検出される
わけであるが、このセンスアンプ２５の入力部がバイポ
ーラトランジスタで構成されているために、Ｍ（ＪＲ）
ランジスタを用いた場合よ１」も小さな電位差でデータ
を検出することができる。たとえば、従来では電源″小
出Ｖｌ）Ｄを５ボルトに設定した場合、ビットライン間
の電位差が２．５ボルト程度の大きさ≦二ならないと検
出することができないが、バイポーラトランジスタな用
いた場合にはたとえば０．５ボルト程度で検出Ｔること
がでとる。 一方、上記メモリセル２−２からデータが読み、　出さ
れている期間では一対のＭＵＤ）ランジスタ２６’、２
％どけそれぞれ導通している。このため、上記センスア
ンプ２−５で検出されたデータはラッチ回路２−８Ｃ二
送られる◎そしてメモリセル２−２カらのデータ読み出
しが終了″ｒると、上記Ｍ（ＪＳ　）ランジスタ２６’
、２７’は非導通となＩ＋、予め記憶したデータはラッ
チ回路２−８で安定Ｃニラツチされる◎そしＣ，このラ
ツチデータはメインアンプ２９１１　ｊ、ってさらに増
幅されて出力される。 第６図（ａ）ないしくｄ）＆言上記記憶装ｋ（二関係す
る各信号の汲形を示Ｔ波形図であＧ１．第６図（ａ）は
アドレスデータを、向１ｋ（ｂｌはトランジェントディ
テクタ回路３２の出力信号を、同図（Ｃ）は１本のビッ
トラインのＶ位を、同図（ｄ）は消費′串′力をそれぞ
れ示ＴＩ１図ボＴるように、アドレスデータが切ｉ１変
わる毎Ｃ）ランジエｙトテイテクタ回路３２からはＦ９
′Ｔ定パルス幅のパルス信号が出力される◎そして、こ
のパルス信号が高レベルに立ち上ると、第６図（ｃｌ　
Ｃ実線で示Ｔようにビットラインの′Ｍ位はＶＤＤから
低下していくが。 上記パルス信四が再び低レベルに反転するとま７；５Ｖ
ＤＤに向って上昇していく０また。第６図（Ｃ）中の破
線は従来回路におけるビットラインの電位電化を示Ｔも
のであｆｊ、−ｐｆアドレスデータが切り変わると順次
低下してい考ある゛電位に落ちつく口上記ビットライン
における電位底下はビットラインに電流が流れた結果生
じるため。 この配憶装置における消費ｄ力の変化はビットラインに
おける゛ル位弯化とほぼ同様になる。 てなわち、第６図＜ｄｌ中のブき線で不Ｔようにこの実
施例の記憶製麹における消費電力の、データ読み出し時
における増加は低くおさえられる。 −万、これに対して第６図（ｄｌ中の破線で示すように
、従来回路における消費電力は、アドレスデータ切り変
わり後１時間の経過に伴なって増加し、その後はある大
きな値で飽和する〇このように上記実施例によれは、ア
ドレスデータが切１１変わる毎（ここのアドレスデータ
のサイクルタイムよりも十分に短刀）い期間だけワード
ラインを駆動するようにしＫので、消費電力？大幅ｉ二
削減Ｔることができる０ちなみに、プリチャージ用及び
メモリセル内の駆動用それぞれのＭＬＪ８　）ランジス
タのディメンションが従来と等しいと仮定すれば、ワー
ドラインが駆動されている時の消費電流は従来の約１１
５程ＩＷに減少させることができる。なお、上記す施例
回路において、一対のビットラインｂ１の電位差が０．
５ボルトとなった時点でワードラインの駆動を停止する
ようにし２ている・また、これを電力で換算ずれは従来
の約１／１００に減少Ｔるｏｆ：た。 ワードラインが駆動され、メモリセルからデータが読み
出されている期間にセンスアンプの検出データをラッチ
回路で記憶４？持てるようにしているので、データが出
力されｌ（かっり１）。 誤まったデータが出力されたりτるという不都合に午じ
ｒｒい。 さらに上記実施例によれは、消費″電流を抑制Ｔるため
にプリチャージ用のＭＬ＋８　）ランジスタ４７．４８
のコンダクタンスを減少させる必要がないので、ビット
ライン２３．２４の電、位がアース−位付近まで低下す
ることはなく、この結果、ビットライン２３．２４の充
電時間が短縮でき、高速ＩｔｌＪ作が実現できる。また
、ワードライン２ノの駆動期間が短縮化されるので。 ワードライン２１のマルチアクセス状態の発生ケ回避Ｔ
ｏことができる。 ところで、上記第４図に示′Ｔ実施例回路では。 センスアンプ２−５ヲ各ビツトライン毎に設けるように
し℃いるが、このようにＴるとセルの大きさで規制され
る面積的な制約がある◎第７図はこの発明の他の実施例
の構成な示すものであ・Ｊ、前記第４因のものと異なる
ところは、複数のビットラインに対して共通のセンスア
ンプ２−５′を設けるようにしたところにある。 また、このセンスアンプ２−５′目体も、入力Ｉｓをダ
ーリントン構造のＮｌ’Ｎパイ゛ポーラトランジスタ＆
−１，８２を用いて人力インピーダンスを１−＜シてい
ると共Ｃ二、レベルシフトの機能も持たせ、さらにトラ
ンジスタ先１．８２の負荷としＣ＋氏抗８３．８４’＆
用いることによってコンダクタンスを＾、低両レベル出
力信号に対して一定Ｃして性能を高めている。 第８因は従来のものど本馳発明のｔｌのとの動作速度を
比ｆ９．Ｔるための波形図である。第８１図（ａｌはア
ドレスデータの変化を示し、第８図（ｂ）は第１−に示
Ｔ従来ＵＯ！＋路におけるビットラインの信号変化を、
第８図（Ｃ）は第４図あるいは第７因Ｃ二示すこの発明
回路ｆ：おけるビットラインの信号醍化をそれぞれボす
。なお、比較がし易いようＣ二、ビットラインは同一振
幅を持ち、同一時間で遷移Ｔると仮定１”る◎図示する
ように：、同一性能のセンスアンプでビットライン間の
電位差△Ｖを感知できるとＴると、アドレスの切り変わ
ｉｊからデータ検出までの時ＩＨＩは△棗たけ本ｌｌ１
ｉｔ＋発明のものの方が短かくすることかできる。 これは従来では、低レベルのビットラインをプリチャー
ジする必要があるのに対し１本願発明のものでは削のア
ドレスデータの終端ではワードラインが既に閉じておＩ
Ｊ、ビットラインは両々とも高レベルにプリチャージさ
れているためで諧、るＯａって、ビットラインのレベル
下降の速度が同一と仮定しても１本願発明のものの万が
高速動作が可能である。 なお、この発明１：ｆ上記−実施（ｂ！１に虫定される
訃ので＆ばｌ（＜種々の変ノヒがｉｊ能であろＯＫとえ
は、上記′、−）、：／７ＩＩ！例でシトヒンスアンプ
２５　、２５’は入力１・部かバイポーラトランジスタ
で構成されている場合Ｃ一ついて＝’ｒｔ明したが、こ
れはＮｔ　０８　）ランｉンスタで］鞘ｌＪ又するよう
にし又も、Ｌいｎただし、この場合にはワードライ／２
１の駆動期間をよ（Ｊ長くして、ビットライン、”　Ｊ
　、　２４間の中□位差かデータケ検出で１きる程度に
大きくＴる必要がある◎丁ｙ、（わら、トランジェント
ディテクタ回Ｆ’ｂ　３２．１）ｚらの出力パルスへ号
のパルス幅は、センスアンプ２−５の・芙出感曳ｃ二沁
じて設定され勺０シ定がって、センスアンプ２−５とし
てバイポーラトランジスタな用いた冒感（槌のものを採
用Ｔれは、−ヒペＣパルス幅は、＠も小さくでき。 この時に最も効果的に消費筆力の削減な図ることができ
る口 ま定、上記実施例では、動作の安定化を図る定めにレベ
ルシフト回路４９　、５０　、５７　、５８を設けてい
るが、これらは必ずしも設けろ必！紛はない０ 〔発明の効果〕 以上説明したように、この発明Ｃ二よれば、商運動作が
可能でかつマルチアクセス状態の発生が回１避でき、し
かも消賢璽力を大幅に削減することができる半導体紀憶
装ｋｙｘ提供Ｔることができ、待ζ：サイクルタイムが
長（なる程、電力削減の効果は大きい０

【図面の簡単な説明】

第１図は従来の半導体メモリの回路構成図。 第２図はこのメモリケ説明する定めの鼓形図。 牙Ｊ３図はこの発明の一実施例のブロック構成、図、弗
４図は第３因の具体的な構成図、第５図は第４図の一部
分の具体的な回路図、第６囚（ａ）ないしくｄ）・は上
記実施例を説明するための鼓形図。 第７図はこの発明の他の実施例の楕敗図、第８区（３１
ないしくＣ）はこの発明を説明Ｔる茫めの波形図である
０ ２１・・・ワードライン、２２・・・メモリセル、２３
゜２４・・・ビットライン、２５・・・センスアンプ。 ２６．２７・・・Ｍ（Ｊ８スイッチ、２８・・・ラッチ
（ロ）路、２９・・・メインアンプ、３１・・・行アド
レスデコーダ、３２・・・トランジェントディテクタ回
路。 ３３・・・ＡＮＤゲート、 出願人代理人　弁理士　鈴江武　彦 第１図 ＶＤＤ　　　　　　　　　　　　ＶＤＤ・〒　　　　　
　　　〒１２ 特開口Ｈ５９−６８８８９（７） 第３図

Claims (3)

【特許請求の範囲】
1. （１）　　複数のメモリセルと、これらメモリセルを選
   択するためのワードラインと、アドレスデータが明番」
   変わる毎にこのアドレスデータに対応したワードライン
   を所定期間駆動する手段と。 選択されたメモリセルから読み出されるデータを検出す
   るデータ検出手段と、この手段の検出データを一時的Ｃ
   二記憶する一時記憶手段とを貝薗したことを特徴とする
   半導体メモリｋ。
2. （２）前記データ検出手段は、入力部がバイポーラトラ
   ンジスタで構成されている特許商水の組曲第１項ζ：ｍ
   ｅ戦の半導体メモリｋ。
3. （３）　　四記一時記憶手段は、前記ワードラインが駆
   ＠されている期間（＝データの記憶制御が行なわれる特
   許請求の範囲第１項Ｃ二記載の半導体記憶装置−