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Die vorliegende Erfindung betrifft im allgemeinen integrierte Schaltungen und
genauer eine elektrisch löschbare, programmierbare Nur-Lese-Speicher-Schaltung
bzw. ROM-Schaltung.
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Elektrisch löschbare programmierbare Nur-Lese-Speicher (EEPROM) finden
eine breite Vielfalt von Anwendungen in der Elektronikindustrie. Sie können als
alleinstehende Speicher verwendet werden, wie z.B. solche, die zusammen mit
Mikrocomputersystemen und Steuereinrichtungen verwendet werden. EEPROM-
Speicher können ebenso in vielfältige Typen von benutzerprogrammierbaren
Bauelementen bzw. Vorrichtungen eingebettet werden, von denen viele allgemein als
feldprogrammierbare Logikbauelemente bezeichnet werden.
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EEPROM-Speicherzellen können in einigen Typen von programmierbaren
Logikbauelementen verwendet werden, um Konfigurationsinformation für derartige
Vorrichtungen zu speichern. Sie werden ebenso verwendet, um Schaltverbindungen
in einem UND-ODER-Array festzulegen, wie z.B. jene, die in programmierbaren
Logik-Arrays und ausgeklügelteren Vorrichtungen bzw. Bauelementen verwendet
werden, die in einer ähnlichen Art und Weise programmiert werden.
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EEPROM-Zellen, von denen jede ein Speicherbit beinhaltet, werden EIN-
programmiert, indem ein Hochspannungssignal verwendet wird, um Ladung auf ein
Floating-Gate zu injizieren. Diese Zellen werden AUS-programmiert, indem die
Polarität der Hochspannung umgedreht wird und Ladung von dem Floating-Gate
entfernt wird. Wenn sie einmal programmiert ist, verursacht die Ladung auf dem
Floating-Gate, daß sich das Floating-Gate-Bauelement als ein Feldeffekttransistor
verhält, der entweder eingeschaltet oder ausgeschaltet bleibt.
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Die höheren Spannungen, die zum Programmieren der EEPROM-Zellen
benötigt werden, erfordern physikalisch größere Transistoren in anderen Teilen des
Bauelements, die ebenfalls diesen höheren Spannungen ausgesetzt sind. Diese
größeren Bauelemente sind notwendig, um Hot-Electron-Effekte bzw. Heiß-Elektronen-
Effekte und ein Durchgreifen, wie es in der Fachwelt bekannt ist, zu vermeiden.
Diese größeren Transistoren arbeiten bei einer geringeren Geschwindigkeit als die
kleineren, was die Gesamtoperationsgeschwindigkeit des Bauelements verringert.
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Die EP-A-0 284 724 (Toshiba) betrifft die Bereitstellung eines nichtflüchtigen
Speicherbauelements und insbesondere die Bereitstellung einfacher peripherer
Schaltungen einschließlich des Fühlverstärkers. Das Dokument beschreibt eine sog.
Dreitransistorzelle, wo ein Floating-Gate-Transistor zwischen einem
Schreibauswahltransistor und einem Leseauswahltransistor angeschlossen ist. Die Zelle kann in
einem Datenlöschmodus, Datenschreibmodus und einem Datenlesemodus gemäß den
verschiedenen Spannungen, die an die Transistoren angelegt werden, arbeiten. Die
Leseauswahl- und Schreibauswahltransistoren weisen eine ähnliche Konfiguration auf,
und somit ist insbesondere in dem Fall der Leseauswahltransistoren eine beträchtliche
Kapazität auf den Leseauswahlleitungen vorhanden. Die Hinzufügung eines dritten
Transistors, wie er in Fig. 5 und 7 gezeigt ist, hat zum Ziel, eine 5V-Spannung auf
der Leseleitung in der Speicherzelle, anstelle von zuvor 1V zu erlauben, ohne ein
sog. "SoftWrite" zu bewirken.
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Lese-/Schreib-Transistoren, die verwendet werden, um auf die Floating-Gate-
Transistoren zuzugreifen, gehören zu jenen, die dazu in der Lage sein müssen, diese
höheren Programmierspannungen handzuhaben. Zu ihrer größeren Größe kommt
hinzu, daß die Schaltungsanordnung, die verwendet wird, um diese Transistoren zu
treiben, unter Verwendung der N-Kanal-Technologie hergestellt werden muß. Eine
CMOS-Schaltungsanordnung kann nicht verwendet werden, um die Lese-/Schreib-
Transistoren zu treiben, da die höhere Spannung, die darin verwendet wird, die
Treiberschaltungsanordnung anfälliger hinsichtlich Latch-up-Problemen macht. Da
die N-Kanal-Technologie in der Treiberschaltungsanordnung verwendet wird, beträgt
das maximale Signal, das angelegt werden kann, um die Lese-/Schreib-Transistoren
während eines Normalbetriebes einzuschalten, Vcc-VTn. Diese niedrigere
Treiberspannung stellt einen geringeren Signalrand bzw. ein geringeren Signalspielraum für
die Lese-/Schreib-Transistoren zur Verfügung und führt zu einem langsameren
Betrieb. Bootstrapping bzw. Selbstladen bzw. Urladen kann verwendet werden, um
das Signal wieder auf Vcc zu erhöhen, aber die notwendige Schaltungsanordnung fügt
eine Verzögerung hinzu.
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Das Design der gegenwärtigen EEPROM-Zellen führt zu unerwünschten
kapazitiven Lasten, insbesondere, wenn sie in einem UND-ODER-Array auf einer
programmierbaren Logikvorrichtung verwendet werden. Diese kapazitiven Lasten
erhöhen die Schaltzeit der programmierbaren Logikvorrichtung, wodurch ihre
Leistungsfähigkeit verringert wird.
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Es wäre wünschenswert, eine EEPROM-Zelle bereitzustellen, die viele der
wichtigen Beschrähkungen, die oben beschrieben wurden, überwindet. Es wäre für
eine derartige Zelle wünschenswerte, eine verbesserte Leistungsfähigkeit
bereitzustellen, während sie mit herkömmlicher Prozeßtechnologie kompatibel ist.
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Es ist deshalb ein Ziel der vorliegenden Erfindung, eine programmierbare
Logikvorrichtung mit einem UND-ODER-Array bereitzustellen, die eine EEPROM-
Zelle mit verbesserter Leistungsfähigkeit enthält.
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Gemäß der vorliegenden Erfindung wird folgendes vorgesehen:
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Eine programmierbare Logikvorrichtung mit einem UND-ODER-Array, das
Eingabesignaireihen und Produktterm-Signalleitungen beinhaltet, bei welcher jede
Verbindung einer Reihe mit einer Produktterm-Signalleitung ein Schaltelement
beinhaltet, wobei das Schaltelement folgendes aufweist:
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einen Auswahltransistor mit einem Source-/Drain-Anschluß, der mit
einer Produktterm-Signalleitung verbunden ist, und mit einem Steueranschluß, um
eine Auswahlsteuereingabe auf einer Eingangssignalreihe zu empfangen;
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einen Floating-Gate-Transistor mit einem Source-/Drain-Anschluß, der
mit einem anderen Source-/Drain-Anschluß des Auswahltransistors verbunden ist,
wobei der Betrieb des Floating-Gate-Transistors durch eine Ladung gesteuert wird,
die auf einem Floating-Gate durch ein Gateoxid gespeichert ist, das für ein
Ladungstunneln geeignet ist, und wobei ein Einschalten des Auswahltransistors in Antwort auf
die Auswahlsteuerungseingabe bewirkt, daß die Produktterm-Signalleitung die
Anwesenheit oder Abwesenheit von Ladung auf dem Floating-Gate anzeigt, wodurch
das Schaltelement gelesen wird; und
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einen Programmiertransistor mit einem Source-/Drain-Anschluß, der
mit dem anderen Source-/Drain-Anschluß des Floating-Gate-Transistors verbunden
ist, mit einem anderen Source/Drain-Anschluß, der mit einer Versorgungsspannung
verbunden ist, und mit einem Steueranschluß zum Empfangen einer Programmier-
Steuereingabe, wobei eine Ladung, die auf dem Floating-Gate gespeichert ist, von der
Versorgungsspannung durch den Programmiertransistor bereitgestellt wird; wobei der
Programmiertransistor angepaßt ist, um Programmierspannungen zu empfangen, die
höher sind als eine normale Betriebsspannung, und wobei der Auswahltransistor
physikalisch kleiner ist als der Programmiertransistor, wodurch die Kapazität
verringert wird, die durch die Produktterm-Signalleitung dargestellt wird.
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Die Vorrichtung weist vorzugsweise folgendes auf:
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Eine Einrichtung, um während einer Leseoperation den Programmiertransistor
zu allen Zeiten einzuschalten, die Versorgungsspannung mit der Erde bzw. Masse zu
verbinden und den Auswahltransistor in Antwort auf eine Hochspannung
einzuschalten, die an seinen Auswahl-Steuereingang angelegt wird, wodurch, wenn der
Auswahltransistor eingeschaltet wird, die Produktterm-Signalleitung mit der Erde bzw.
der Masse verbunden wird, falls der Floating-Gate-Transistor durch das Floating-
Gate so gesteuert wird, daß er EIN ist, und ansonsten die Produktterm-Signalleitung
nicht mit der Masse über den Floating-Gate-Transistor verbunden wird.
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Die neuen Merkmale, von denen man glaubt, daß sie für die Erfindung
charakteristisch sind, werden in den beigefügten Ansprüchen dargelegt. Die
Erfindung selbst jedoch sowie der bevorzugte Modus in der Verwendung und weitere Ziele
und Vorteile davon werden am besten unter Bezugnahme auf die folgende detaillierte
Beschreibung einer beispielhaften Ausführungsform verstanden, wenn sie im
Zusammenhang mit den begleitenden Zeichnungen gelesen wird, in denen:
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Fig. 1 eine schematische Darstellung eines Abschnitts eines bekannten
programmierbaren Logikbauelements darstellt;
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Fig. 2 ein schematisches Diagramm einer EEPROM-Zelle darstellt, die in dem
Stand der Technik verwendet wird;
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Fig. 3 eine schematische Darstellung eines Abschnittes eines
programmierbaren Logikbauelements darstellt, wie es in dem Stand der Technik bekannt ist;
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Fig. 4 eine schematische Darstellung einer verbesserten EEPROM-Zelle
gemäß der vorliegenden Erfindung darstellt; und
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Fig. 5 ein schematisches Diagramm eines Abschnittes einer programmierbaren
Logikvorrichtung darstellt, die die EEPROM-Zelle der vorliegenden Erfindung
darstellt.
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Nimmt man Bezug auf Fig. 1, so ist ein Abschnitt eines UND-ODER-Arrays
bzw. einer UND-ODER-Anordnung eines programmierbaren Logikbauelements 10
gezeigt. Eingangssignalleitungen 12, 14 tragen Eingangssignale, die von einem Off-
Chip bzw. von einem Aus-Chip bereitgestellt werden. Die Eingangssignalleitungen
12, 14 sind mit Eingangspuffern 16, 18 jeweilig verbunden. Jeder Eingangspuffer 16,
18 stellt eine wahre Signalleitung 20, 22 und eine komplementäre Signalleitung 24,
26 bereit. Nur zwei Eingangssignalleitungen 12, 14 und Eingangspuffer 16, 18 sind
in Fig. 1 gezeigt, jedoch weist ein tatsächliches Bauelement bzw. eine tatsächliche
Vorrichtung typischerweise eine viel größere Anzahl auf.
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Jede der Signalleitungen 20-26 ist mit einer Reihen- bzw. Zeilenleitung 28,
30, 32, 34 verbunden. Die Reihenleitungen 28 und 30, die mit den Signalen ROW
und ROWB bezeichnet sind, tragen komplementäre Signale, die durch die Eingabe
auf der Leitung 12 bestimmt sind. In ähnlicher Weise beinhalten die Reihenleitungen
32, 34 komplementäre Signale, die durch die Eingabe auf der Leitung 14 bestimmt
sind. Zusätzlich zu den Eingangssignalen können zusätzliche Reihenleitungen
verwendet werden, um Rückkopplungssignale von Ausgaberegistern (nicht gezeigt) zu
tragen.
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Eine Produktsignalleitung 36 kreuzt alle Reihenleitungen 28-34 und treibt
einen Fühlverstärker 38. Der Fühlverstärker 38 erzeugt ein Ausgabesignal PT. Nur
eine Produktsignalleitung 36 ist gezeigt, aber es ist selbstverständlich, daß viele
derartige Leitungen in aktuellen Vorrichtungen enthalten sind. Ein typisches
Bauelement kann z.B. 44 Reihenleitungen und 122 Produktsignalleitungen enthalten.
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Wie aus dem Stand der Technik bekannt ist, wird das Signal, das auf der
Leitung 36 verfügbar ist, durch programmierte Verbindungen bestimmt, die zwischen
den Reihenleitungen 28-34 und den Produktsignalleitungen 36 hergestellt werden.
Verbindungen werden bei den Schnittstellen dieser Leitungen unter Verwendung von
Transistorschaltern hergestellt. Bei feldprogrammierbaren Logikbauelementen bzw.
Logikvorrichtungen beihhaltet ein typischer Transistorschalter eine EEPROM-Zelle,
die EIN- oder AUS-programmiert wird, damit die Verbindung bei jedem bestimmten
Punkt jeweilig hergestellt wird oder nicht hergestellt wird. Die EEPROM-Zellen
werden typischerweise paarweise gebaut, und zwar mit einem einzigen EEPROM-
Zellenpaar 40, 42, das zwei Schalter aufweist und programmiert wird, um die
Verbindungen zwischen einer Produlttsignalleitung 36 und einer Reihe und ihrem
Komplement zu bestimmen. Bei dem obigen Beispiel würde eine Vorrichtung bzw.
ein Bauelement mit 44 Reihenleitungen (22 Paaren) und 122 Produktsignalleitungen
2684 EEPROM-Zellenpaare in dem UND-ODER-Array enthalten.
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Nimmt man Bezug auf Fig. 2, so ist ein EEPROM-Zellenpaar 40, wie es im
Stand der Technik verwendet wird, gezeigt. Floating-Gate-Bauelemente 44, 46 sind
mit einer Produktsignalleitung 36 verbunden. Jedes Bauelement bzw. jede
Vorrichtung enthält einen Floating-Gate-Knoten 48, der kapazitiv mit einer
Programmierspannungs-Versorgungsleitung 50 gekoppelt ist.
Lese-/Schreib-Transistoren 52 bzw. 54 sind zwischen Floating-Gate-Bauelementen 44 bzw. 46 und einer
Produktterm-Erdsignalleitung 56 angeschlossen.
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Während eines normalen Betriebs des Bauelements bzw. der Vorrichtung wird
die Signalleitung 56 mit einer Bauelementerde bzw. einer Bauelementmasse
verbunden. Die Signale ROW und ROWB werden verwendet, um
Lese-/Schreib-Transistoren 52, 54 jeweilig zu schalten. Wie oben beschrieben wurde, sind die Signale ROW
und ROWB komplementär, so daß immer nur einer der Lese-/Schreib-Transistoren
52, 54 eingeschaltet ist.
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Wie in der Fachwelt bekannt ist, werden die Floating-Gate-Bauelemente 44,
46 EIN-programmiert, indem Ladung auf ihren jeweiligen Knoten 48 gespeichert
wird. Falls das Floating-Gate-Bauelement 44 EIN-programmiert ist und ROW
hochpegelig
ist, wird die Ausgangssignalleitung 36 über das Floating-Gate-Bauelement 44
und den Transistor 52 auf Masse gelegt. Falls das Floating-Gate-Bauelement 44 AUS-
programmiert ist, ist das Bauelement 44 nicht-leitend und die Signalleitung 36 ist
nicht mit der Erde bzw. der Masse verbunden. Das Floating-Gate-Bauelement 46 und
der Transistor 54 arbeiten auf eine ähriliche Art und Weise.
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Das Floating-Gate-Bauelement 44 wird durch Tunnelladung auf dem Floating-
Gate-Knoten 48 durch ein dünnes Gateoxid EIN-programmiert. Dies wird
bewerkstelligt, indem die Signale ROW und PTG auf eine Überspannung getrieben werden,
während das Signal MCGO geerdet wird. Die Überspannung ist wesentlich höher als
die normale Betriebsspannung des programmierbaren Logikbauelements bzw. der
programmierbaren Logikvorrichtung. Zum Beispiel liegt bei einem Bauelement, das
normalerweise betrieben wird, indem eine Versorgungsspannung von 5 Volt
verwendet wird, die Programmier-Überspannung bei typischerweise 12-18 Volt.
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Liegen MCGO auf Masse und ROW und PTG auf der Überspannung, so weist
die Signalleitung 56 eine netto-positive Ladung auf ihr bezüglich des Floating-Gate-
Knotens 48 auf. Elektronen fließen von dem Knoten 48 zu der Signalleitung 56 durch
das Gateoxid des Floating-Gate-Bauelements 44 und durch den Transistor 52.
Nachdem das Tunneln abgeschlossen ist, wird die Signalleitung 50 auf Masse gelegt,
wodurch eine netto-positive Ladung auf dem Floating-Gate-Knoten 48 verbleibt. Dies
verursacht, daß das Floating-Gate-Bauelement 44 EIN ist, wodurch ein DC- bzw.
Gleichstrom-Strompfad zwischen dem Lese-/Schreib-Transistor 52 und der
Ausgangssignalleitung 36 bereitgestellt wird.
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Um das Floating-Gate-Bauelement 44 auf AUS zu programmieren, werden
MCGO und ROW auf die Uberspannung getrieben bzw. angesteuert und das Signal
PTG wird geerdet. Dies veranlaßt, daß der Floating-Gate-Knoten 48 eine
nettopositive Ladung bezüglich der Signalleitung 56 aufweist, wodurch veranlaßt wird,
daß Elektronen durch das Gateoxid in Richtung auf den Floating-Gate-Knoten 48
tunneln. Wenn die Versorgungsleitung 50 geerdet wird, verbleibt eine netto-negative
Ladung auf dem Floating-Gate-Knoten 48. Dies schaltet das
Floating-Gate-Bauelement 44 AUS, wodurch ein Leerlauf bzw. ein offener Stromkreis zwischen dem
Transistor 52 und der Signalleitung 36 bereitgestellt wird. Während eines normalen
Betriebs des Bauelements wird sowohl das Signal MCGO als auch das Signal PTG
geerdet.
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Fig. 3 zeigt einen Abschnitt einer programmierbaren Logikvorrichtung mit
einer Anzahl EEPROM-Zellenpaaren 40 gemäß dem Stand der Technik, die mit einer
Produktsignalleitung 36 verbunden sind. Bei dem Beispiel, das in Fig. 3 gezeigt ist,
sind wahre und komplementäre Reihenpaare mit jeder Signalleitung 36 verbunden.
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Die Floating-Gate-Bauelemente 44 und 46 weisen eine relativ große Kapazität
ungeachtet dessen auf, ob sie auf EIN oder AUS programmiert sind. Da alle Floating-
Gate-Bauelemente 44, 46 mit der Produktsignalleitung 36 verbunden sind, wird eine
derartige Signalleitung 36 mit einer relativ großen konzentrierten Kapazität versehen.
Fachleute werden erkennen, daß das Vorhandensein dieser Kapazität die
Geschwindigkeit, mit der der Spannungspegel der Leitung 36 sich ändern kann, stark
verringert. Falls die Kombination einer Floating-Gate-Bauelement-Programmierung und
von ROW-Eingaben bewirkt, daß der Spannungspegel auf Leitung 36 sich von
hochpegelig auf niedrigpegelig oder umgekehrt ändert, beschränkt die kapazitive
Last, die durch das Floating-Gate-Bauelement 44, 46 bereitgestellt wird, die Rate, mit
der eine derartige Änderung auftreten kann.
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Die Lese-/Schreib-Transistoren 52, 54 müssen eine Größe aufweisen, die
größer ist als die minimale Größe, und zwar wegen der Überspannungssignale, die
über ihre Source/Drains angelegt werden, wenn das Gate während der
Programmierung auf niedrigem Pegel liegt. Größere Transistoren induzieren eine größere
kapazitive
Last als dies kleinere Transistoren tun, was weiter die Zeit verlängert, die für das
Signal auf der Ausgangsleitung 36 benötigt wird, um den Zustand zu ändern.
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Da die ROW- und ROWB-Signale auf eine Überspannung während der
Programmierung getrieben werden, muß eine zusätzliche Schaltungsanordnung mit
eingebracht werden, um die Signale während der Programmierung mit einer
Vorspannung zu versehen. Diese zusätzliche Schaltungsanordnung stellt eine kapazitive
Last auf den Leitungen bereit, die verwendet werden, um ROW und ROWB zu
erzeugen, wodurch die Schaltgeschwindigkeit dieser Signale herabgesetzt wird. Da
ROW und ROWB auf die Überspannung während der Programmierung getrieben
werden muß, können nur N-Kanal-Bauelemente in der treibenden
Schaltungsanordnung für diese Signale verwendet werden. Dies ist notwendig, um eine potentielle
bzw. Potential-Latch-up-Situation zu verhindern, die auftreten kann, falls CMOS-
Bauelemente verwendet werden. Da nur N-Kanal-Bauelemente verwendet werden
können, können die Signale ROW und ROWB niemals vollständig auf die
Versorgungsspannung getrieben werden, sondern sie sind auf Vcc-VTn beschränkt, es sei
denn, die Signale sind urgeladen bzw. bootstrapped. Diese kleinere
Spannungsschwahkung bzw. Spannungsschwingung bezüglich der Signale ROW und ROWB
verringert weiter die Schaltgeschwindigkeit dieser Signale.
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Bei einem UND-ODER-Array stellen die Signale ROW und ROWB das
Inverse voneinander jeweils dar. Somit steigt ein Signal, wenn das andere Signal fällt.
Es ist vorzuziehen, daß beide Signale sich symmetrisch ändern, um äquivalente
Datenzugriffszeiten in beide Richtungen zu gewährleisten. In dem Zellenpaar 40 wird
eine unidirektionale Kopplung auf Signalleitung 36 existieren, wenn die Signale ROW
und ROWB schalten, falls nur eines der Floating-Gate-Bauelemente 44, 46
EINprogrammiert ist.
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Diese Kopplung ist auf die Miller-Kapazität, die durch den Gate-/Drain-
Überlapp der Floating-Gate-Bauelemente 44, 46 erzeugt wird, in Verbindung mit
jener der Bauelemente 52 und 54 zurückzufiihren. Bezüglich einer Zelle, die auf EIN
programmiert ist, wird das Signal auf Leitung 36 auf einen tieferen Pegel durch jene
Zelle gezogen. Wenn ROW ansteigt, wird eine Ladung auf der Signalleitung 36 durch
die Miller-Kapazität gekoppelt. Diese Ladung muß darauffolgend über den Kanal des
Floating-Gate-Bauelements entfernt werden, bevor das Signal auf der Leitung 36
seinen tiefen Pegel erreichen kann.
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Das Gegenteilige tritt auf, wenn ein oder mehrere der ROW-Floating-Gate-
Bauelemente 44 EIN-programmiert werden, während alle ROWB-Floating-Gate-
Bauelemente 46 AUS-programmiert werden. Wenn alle ROW-Signale AUS-geschaltet
werden, werden alle ROW-Signale EIN-geschaltet und das Signal auf der
Ausgangsleitung 36 ist, ausgehend von einem bereits niedrigen Zustand, niedrig gekoppelt.
Somit muß sich die Signalleitung 36 tatsäcfflich von einem künstlich niedrigen
Zustand unterhalb ihres normal niedrigen Wertes erholen, um von einem niedrigen
Pegel auf Signalleitung 36 zu einem hohen Pegel zurückzukehren.
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In beiden gerade beschriebenen Situationen verursacht die Extraladung, die
auftritt, eine Verzögerung beim korrekten Vorspannen des Signals auf Leitung 36.
Diese Verzögerung erhöht weiter die Schaltzeit des Bauelements.
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Ein EEPROM-Zellenpaar, das zwei verbesserte Zellen beinhaltet, ist in Fig.
4 gezeigt. Das Zellenpaar 60 beinhaltet Verbindungen zur
Produktterm-Ausgangssignalleitung 62 und zur Produkttermerde 64. Diese zwei Signalleitungen 62, 64
funktionieren auf eine Art und Weise, die im wesentlichen ihren
Gegenstück-Signalleitungen 36 und 56 in dem Zellenpaar 40 gemaß dem Stand der Technik ähnelt.
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Das Zellenpaar 60 beinhaltet Floating-Gate-Bauelemente 66 und 68, von denen
jedes einen Floating-Gate-Knoten 70 aufweist. Die Floating-Gate-Knoten 70 sind
kapazitiv mit der Programmier-Spannungsversorgungsleitung 72 gekoppelt, die durch
das Signal MCGO getrieben wird.
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Die Floating-Gate-Bauelemente 66, 68 sind mit der Ausgangssignalleitung 62
jeweilig durch einen Auswahl- oder Lesetransistor 74 und 76 verbunden. Die
Floating-Gate-Bauelemente 66, 68 sind mit der Produtttterm-Erdsignalleitung 64 über
die Codier- oder Programmier-Transistoren 78 und 80 jeweilig verbunden.
Lesetransistoren 74, 76 werden durch die ROW- und ROWB-Signale jeweilig angetrieben
und die Programmiertransistoren 78, 80 werden durch die Decodiersignale DECA
und DECB jeweilig angetrieben.
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Die Floating-Gate-Bauelemente 66, 68 werden in einer ähnlichen Art und
Weise auf das programmiert, was bei den Bauelementen gemaß dem Stand der
Technik verwendet wird. Um die Floating-Gate-Bauelemente auf EIN zu
programmieren, wird MCGO geerdet und MTG auf die Überspannung getrieben. Bezüglich
jedes Floating-Gate-Bauelements 66, 68, das auf EIN zu programmieren ist, werden
die entsprechenden Decodiersignale DECA oder DECB ebenso auf die Überspannung
getrieben. Dies verursacht, daß ein Tunneln eine netto-positive Ladung auf dem
Floating-Gate-Knoten 70 des entsprechenden Floating-Gate-Bauelements 66 oder 68
erzeugt.
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Um ein Floating-Gate-Bauelement 66 oder 68 auf AUS zu programmieren,
wird MCGO auf die Überspannung getrieben, während PTG geerdet ist. DECA und
DECB werden auf die Überspannung bezüglich aller zugehörigen Floating-Gate-
Bauelemente 66, 68 getrieben, die auf AUS progranirniert werden sollen. Das
Tunnein verursacht, daß eine netto-negative Ladung auf den ausgewählten Floating-Gate-
Knoten 70 auftritt. Während eines normalen Betriebs des Bauelements sind sowohl
MCGO als auch PTG geerdet.
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Während des normalen Betriebs des Zellenpaares 60 werden beide Signale
DECA und DECB auf die positive Überspannung zu allen Zeiten getrieben. Ein N-
Kanal-Bauelement (nicht gezeigt) vom Verarmungstyp kann verwendet werden, um
die DECA- und DECB-Signale auf Vcc zu bringen. Ein derartiges Bauelement bringt
bei der Treiber-Schaltungsanordnung eine gewisse Verzögerung hinzu, aber dies ist
nicht von Bedeutung, da sich DECA und DECB niemals während des Normalbetriebs
der Vorrichtung ändern. Da nur N-Kanal-Vorrichtungen bei der
Treiber-Schaltungsanordnung für die Signale DECA und DECB verwendet werden können, werden die
Signale tatsächlich eine Spannung aufweisen, die auf Vcc-VTn beschränkt sind. Dies
reicht aus, um die Programmiertransistoren 78, 80 auf EIN vorzuspannen und hat
keine gegenteilige Wirkung, da diese Transistoren niemals während des
Normalbetriebs geschaltet werden.
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Da ROW und ROWB Komplemente sind, wird einer der ausgewählten
Transistoren 74 oder 76 immer auf EIN sein. Falls das zugeordnete
Floating-Gate-Bauelement 66 oder 68 auf EIN programmiert ist, wird die Signalleitung 62 mit der
Masse verbunden werden. Falls das zugeordnete Floating-Gate-Bauelement 66, 68 auf
AUS programmiert ist, wird die Signalleitung 62 nicht mit der Masse verbunden
werden.
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Hochspannungen werden an die Floating-Gate-Bauelemente 66, 68 zum
Programmieren angelegt, wie dies ansonsten der Fall ist. Hohe Spannungen werden
ebenso an die Programmiertransistoren 78, 80 angelegt, die aus den oben
beschriebenen Gründen eine größere Größe aufweisen müssen. Die Auswahltransistoren 74, 76,
bei denen es sich um diejenigen handelt, die tatsächlich während des normalen
Betriebs des Bauelements geschaltet werden, werden niemals getrieben, indem hohe
Programmierspannungen verwendet werden. Deshalb können diese Bauelemente
kleiner sein, was zu einem schnelleren Schalten während des Normalbetriebs führt.
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Nimmt man Bezug auf Fig. 5, so sind eine Anzahl verbesserter Zellen 60
gezeigt, die mit einer Ausgangssignalleitung 62 verbunden sind. Die Signalleitung 62
ist mit einem Fühlverstärker 82 verbunden, der das Signal PT treibt. Der
Fühlverstärker 82 beinhaltet ein widerstandsbehaftetes Pull-up-Element bzw. einen
Endwiderstand (nicht gezeigt) das bzw. der die Spannung auf der Signalleitung 62 auf einen
Pegel hochzieht, wenn keines der Zellenpaare 60 einen DC-Pfad bzw. einen
Gleichstrompfad zu der Masse beinhaltet.
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Es wird aus der Fig. 5 ersichtlich sein, daß nur eine Hälfte der Floating-Gate-
Bauelemente 66, 68 mit der Produktterm-Signalleitung 62 verbunden sein wird. Dies
tritt auf, weil nur einer der Ausfalltransistoren 74, 76 bezüglich jeder Reihe auf EIN
ist. Die Auswahltransistoren 74, 76 können gestaltet werden, indem Bauelemente
minimaler Kanallänge verwendet werden, da von ihnen nicht verlangt wird, hohe
Spannungen während des Programmierens handzuhaben. Die kapazitive Last dieser
Transistoren 74, 76 ist deshalb viel geringer als jene der Floating-Gate-Bauelemente
66, 68. Dies minimiert die kapazitive Last auf der Signalleitung 62.
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Da die ROW- und ROWB-Signale nicht auf die Programmier-Überspannung
getrieben werden, kann eine CMOS-Schaltungsanordnung verwendet werden, um sie
zu treiben. Dies ermöglicht es, daß die Signale ROW und ROWB die ganze Zeit über
tatsächlich durch die Versorgungsspannung getrieben bzw. angesteuert werden. Diese
größere Spannungsschwankung bzw. Spannungsschwingung als jene, die man bei
Bauelementen gemaß dem Stand der Technik finden kann, verbessert ihren
Signalspielraum bzw. ihren Signalrand und erlaubt schnellere Schaltzeiten. Zusätzlich ist
keine Hochspannungs-Treiberschaltungsanordnung mit den ROW- und ROWB-
Signalen verbunden. Dies führt bei der Treiberschaltungsanordnung zu einer
niedrigeren
Kapazität, was es ermöglicht, daß die ROW und ROWB schneller schalten und
ein Beitrag zu einer weiteren Verringerung von Schaltzeiten des Bauelements geleistet
wird.
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Die unidirektionale Kopplung, die auf der Signalleitung 62 bei Bauelementen
gemäß dem Stand der Technik auftritt, tritt nicht bei dem verbesserten EEPROM-
Zellenpaar 60 auf. Sowohl die Schalttransistoren 74 als auch 76 sind direkt mit der
Signalleitung 62 verbunden und werden durch komplementären Signale ROW und
ROWB getrieben. Wenn ein Auswahltransistor ausschaltet, schaltet der andere ein.
Jegliche Ladungskopplung, die dadurch verursacht wird, daß ein ausgewählter
Transistor geschaltet wird, wird durch das Schalten des anderen Auswahltransistors
in der entgegengesetzten Richtung ausgeglichen. Somit wird ein kleinerer Nettoeffekt
auf der Signalleitung 62 aufgrund verschiedener Ladungskopplungs-Mechanismen
gesehen.
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Obwohl etwas extra Layoutfläche für die verbesserte EEPROM-Zelle
notwendig ist, wird eine beträchtliche Geschwindigkeitserhöhung realisiert, indem eine
derartig verbesserte Struktur verwendet wird. Die Fläche, die für das UND-ODER-
Array auf einem programmierbaren Logikbauelement erforderlich ist, stellt im
allgemeinen nicht das Hauptproblem der Fläche des gesamten Bauelements dar. Somit
beeinflußt eine prozentuale Zunahme der Layoutfläche in diesem Bereich von bis zu
20% oder 25 % nicht wesentlich die Gesamtfläche, die zur Herstellung des
Bauelements erforderlich ist. Im Gegenzug für diesen kleinen Flächennachteil wird eine
beträchtliche Geschwindigkeitszunahme für das gesamte Bauelement verwirklicht,
ohne daß eine Änderung in der Herstellungstechnologie erforderlich wird.
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Während die Erfindung teilweise unter Bezugnahme auf eine bevorzugte
Ausführungsform gezeigt und beschrieben wurde, ist es für Fachleute klar, daß
verschiedene Änderungen in Gestalt und Detail daran vorgenommen werden können,
ohne von dem Umfang der Erfindung, wie sie in den beigefügten Ansprüchen
festgelegt ist, abzuweichen.