Hintergrund der Erfindung
Erfindungsgebiet
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Die vorliegende Erfindung betrifft eine
Halbleiterspeicherschaltung und insbesondere eine Speicherschaltung, die so
angeordnet ist, daß Information, die in einer Speicherzelle
gespeichert ist, die an eine ausgewählte Wortleitung und
ein ausgewähltes Paar Ziffern- bzw. Bitleitungen
angeschlossen ist, über eine Schaitschaltung, die an das
ausgewählte Paar Bitleitungen angeschlossen ist, und über eine
oder mehrere Stufen der Datenbusleitungen an einen
Leseverstärker transferiert wird, um Information an einer Vielzahl
von Bitleitungspaaren zu sammeln.
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In herkömmlichen Halbleiterspeicherschaltungen, ist jede
Speicherzelle an ein Paar Bitleitungen angeschlossen, die
jeweils durch ein Paar Lasttransistoren hochgezogen werden.
Das Paar Bitleitungen ist jeweils über ein Paar
Gatetransistoren an ein Paar Datenbusleitungen angeschlossen, die
ihrerseits jeweils an einen Leseverstärker und auch an ein
Paar Treibertransistoren angeschlossen sind.
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Wenn eine Speicherzelle gewählt ist, werden das Paar
Gatetransistoren, die an das Bitleitungspaar, welches mit der
gewählten Speicherzelle verbunden ist, angeschlossen sind,
eingeschaltet und das Paar Treibertransistoren, das an die
Datenbusleitungen angeschlossen ist, welche mit den
eingeschalteten Gatetransistoren verbunden sind, wird ebenfalls
eingeschaltet. In diesem Zustand werden die Daten aus der
gewählten Speicherzelle herausgelesen.
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Wenn Daten aus der Speicherzelle herausgelesen werden, ist
ein Datenbusleitungspotential, nämlich ein
Eingangspotential am Leseverstärker durch ein Leitfähigkeitsverhältnis
der Lasttransistoren, der Gatetransistoren und der
Treibertransistoren bestimmt. Wenn andererseits die Speicherzelle
in einem nichtgewählten Zustand ist, sind die
entsprechenden Gatetransistoren und entsprechenden Treibertransistoren
ausgeschaltet, so daß das Datenbusleitungspotential durch
die Hilfstransistoren bestimmt ist, welche für jedes der
Datenbusleitungspaare vorgesehen sind, und die unaufhörlich
in einem eingeschalteten Zustand gehalten werden. Anders
ausgedrückt, fließt durch diese Hilfstransistoren ein
Ruhebetriebs strom.
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Bei dieser Anordnung können Daten aus einer gewählten
Speicherzelle mit hoher Geschwindigkeit herausgelesen
werden, indem vorher das Datenbuspotential eines
Nichtwählzeitpunktes auf den gleichen Pegel wie den dem gewählten
Zeitpunkt mittels der Hilfstransistoren eingestellt wird.
In einem tatsächlichen Betrieb führen jedoch die
Ausfallzeiten der Gatetransistoren und der Treibertransistoren
nachdem das Herauslesen aus der Speicherzelle beendet
worden ist, zu einer Abweichung voneinander. Wenn die
Abweichung der Ausschaltzeiten zwischen den Gatetransistoren und
den Treibertransistoren groß wird, wird das
Datenbuspotential in einen halbgewählten Zustand vorübergehend und
schnell in Richtung auf eine Spannungsversorgungsspannung
geändert. Als Ergebnis wird eine lange Zeitspanne benötigt,
um eine geeignete Spannung wiederzuerrichten, nachdem ein
vollständig nichtgewählter Zustand erreicht worden ist, da
die Treiberleistung der permanent eingeschalteten
Hilfstransistoren klein ist. Wenn andererseits der Datenbus
in einem Zustand gewählt ist, in welchem das
Datenbuspotential
zum Nichtwählzeitpunkt stark von dem Wähl-Zeitpunkt
abweicht, ist eine Zeitspanne zum Wiederherstellen des
Fehlpotentials erforderlich. Als Ergebnis wird die
Zeitspanne, die erforderlich ist, bis der Eintritt in einen
normalen Leseverstärkervorgang erfolgt, die
Zugriffsgeschwindigkeit senken.
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Um das Potential der nichtgewählten Datenbusleitung schnell
auf den eingestellten Pegel zu bringen, ist in Betracht
gezogen worden, die Stromtreiberkapazität der permanent
eingeschalteten Hilfstransistoren zu erhöhen. Dies ist jedoch
nicht vorzuziehen, da es zu einer Erhöhung des
Stromverbrauchs der Speicherschaltung führt.
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Da zusätzlich die Schaltung zum Einstellen des Potentials
des gewählten Datenbus und die Schaltung zum Einstellen des
Potentials des nichtgewählten Datenbus jeweils aus
Transistoren gebildet sind, die unterschiedliche Formen und
Leistungen haben, kann leicht eine Differenz zwischen dem
Wählzeitpunkt-Potential und dem
Nicht-Wahlzeitpunktpotential infolge der Variatonen bei den Charakteristika, die
einem Herstellprozeß eigen sind, auftreten.
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In der US-A-4636988 ist eine Halbleiterspeicherschaltung
offenbart, die eine Spannungsversorgungsschaltung zum
Einstellen der Bitleitungen und der Datenleitungen auf ein
vorbestimmtes Potential hat. Der Oberbegriff des
Patentanspruches 1 bezieht sich auf diesen Stand der Technik.
Zusammenfassung der Erfindung
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Demgemäß ist es eine Aufgabe der vorliegenden Erfindung,
eine Halbleiterspeicherschaltung zu schaffen, bei der der
vorstehend beschriebene Defekt der herkömmlichen Schaltung
überwunden ist.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es,
eine Halbleiterspeicherschaltung zu schaffen, mit der ein
stabiler Betrieb mit hoher Zugriffsgeschwindigkeit und
kleinem Stromverbrauch realisiert werden kann.
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Die vorstehenden Aufgaben der vorliegenden Erfindung werden
wie im Patentanspruch 1 angegeben, gelöst.
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Wenn bei der vorstehend erwähnten Anordnung das Paar
Bitleitungen und das Paar Datenbusleitungen nicht gewählt
sind, werden das Paar Datenbusleitungen an die Spannung
angeschlossen, die durch die Spannungsversorgungsschaltung
erzeugt wird. Zusätzlich kann die durch die
Spannungsversorgungsschaltung erzeugte Spannung so bemessen sein, daß
sie eine Änderung ähnlich der Anderung des
Datenbus-Potentials zum Wählzeitpunkt zeigt, verursacht durch die
Änderungen der Charakteristika, die einem Herstellprozeß eigen
sind. Daher unterliegen das Datenbuspotential zum
Wählzeitpunkt und das Datenbuspotential zum Nichtwählzeitpunkt
nicht relativ dem Einfluß der Anderungen der
Charakteristika, die dem Herstellprozeß eigen sind.
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Die vorstehenden Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung gehen aus der folgenden Beschreibung
der bevorzugten Ausführungsformen der Erfindung anhand der
begleitenden Figuren hervor.
Kurze Beschreibung der Figuren
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Es zeigt:
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Fig. 1 den Schaltkreis einer herkömmlichen
Halbleiterspeicherschaltung;
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Fig. 2 einen Schaltkreis einer ersten Ausführungsform der
Halbleiterspeicherschaltung gemäß der vorliegenden
Erfindung;
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Fig. 3A und 3B jeweils den Zeitverlauf der
Spannungsänderung bezogen auf die Zeit bei einem
Datenbus-Umschaltvorgang;
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Fig. 4 einen Schaltkreis einer zweiten Ausführungsform der
Halbleiterspeicherschaltung gemäß der vorliegenden
Erfindung;
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Fig. 5 einen Schaltkreis einer dritten Ausführungsform der
Halbleiterspeicherschaltung gemäß der vorliegenden
Erfindung und
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Fig. 6 den Zeitablauf der Spannungsänderung bezogen auf
die Zeit bei einer Einschreiboperation der dritten
Ausführungsform wie in der Fig. 5 gezeigt.
Beschreibung der bevorzugten Ausführungsformen
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Es wird auf Fig. 1 Bezug genommen, die einen Schaltkreis
einer herkömmlichen Halbleiterspeicherschaltung zeigt. In
der gezeigten herkömmlichen Halbleiterspeicherschaltung
enthält eine Speicherzelle MC eine
Informationshalteschaltung vom Flip-Flop-Typ, die aus NMOS
(N-Kanal-MOS)-Transistoren MC1 und MC2 und Widerständen RC1 und RC2
zusammengesetzt ist, die wie gezeigt verbunden sind, und die
Transfergates der NMOS-Transistoren MC3 und MC4 sind zwischen
die Speicherzelle und ein Paar Bitleitungen D&sub0; und D&sub1;
geschaltet. Die Gates der NMOS-Transistoren MC3 und MC4 sind
an eine Wortleitung WL angeschlossen, die durch einen Wort-
Dekoder (nicht dargestellt) gewählt ist.
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Die Bitleitungen D&sub0; und D&sub1; sind an Last-PMOS (p-Kanal-MOS)-
Transistoren M&sub0; und M&sub1; angeschlossen, um eine
Potentialdifferenz zwischen dem Paar Bitleitungen D&sub0; und D&sub1; in
Abhängigkeit von einem Strom, der an der Speicherzelle
ausfließt, zu erzeugen. Die Bitleitungen D&sub0; und D&sub1; sind auch
an die Transfergate-PMOS-Transistoren M&sub2; und M&sub3;
angeschlossen, um die Information auf einen Leseverstärker SA zu
übertragen. Ein Bitleitungs-Wählsignal Y&sub1; ist an die Gates
der PMOS-Transistoren M&sub2; und M&sub3; angelegt, so daß das Paar
Bitleitungen D&sub0; und D&sub1; gewählt wird und es wird eine
Information auf die Datenbusleitungen DB&sub0; und DB&sub1; transferiert.
Die NMOS-Transistoren M&sub4; und M&sub5; sind an die Datenbusleitung
DB&sub0; bzw. DB&sub1; angeschlossen. Wenn diese NMOS-Transistoren M&sub4;
und M&sub5; durch ein Wählsignal Y2 angeschaltet werden, werden
die Datenbusleitungen DB&sub0; und DB&sub1; auf ein eingestelltes
Potential (eines Wähl-Zeitpunktes) gebracht, das durch ein
Leitfähigkeitsverhältnis der PMOS-Transistoren M&sub0;, M&sub1;, M&sub2;
und M&sub3; und der NMOS-Transistoren M&sub4; und M&sub5; bestimmt ist, so
daß die Datenbusleitung gewählt ist. Als Ergebnis werden
die Potentiale, welche an den Datenbusleitungen DB&sub0; und DB&sub1;
erscheinen, jeweils an die Gates der bipolaren Transistoren
Q&sub0; und Q&sub1; angelegt, die so geschaltet sind, daß sie einen
Differenzverstärker bilden.
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Gleichzeitig wird ein NMOS-Transistor M&sub6;, der als eine
emittergekoppelte logische Stromquelle an gemeinsam
geschaltete Emitter der Bipolar-Transistoren Q&sub0; und Q&sub1;
angeschlossen ist, durch das Wählsignal Y&sub2; eingeschaltet, so
daß der Leseverstärker SA in einen gewählten oder
Betriebszustand gebracht wird. Die Kollektoren der Bipolar-
Transistoren Q&sub0; und Q&sub1; des Leseverstärkers SA sind jeweils
an die Lesebusleitungen RB&sub0; und RB&sub1; angeschlossen, die
gemeinsame Kollektorleitungen für den Leseverstärker SA und
die anderen Leseverstärker (nicht dargestellt) bilden.
Daher wird die Leseinformation über die Lesebusleitungen RB&sub1;
und RB&sub1; in Form einer Stromdifferenz, die durch den
gewählten Leseverstärker erzeugt worden ist, an einen
Strom-Spannungs-Konverter SA1 übertragen.
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Der Strom-Spannungs-Konverter SA1 hat ein Paar Bipolar-
Transistoren Q&sub2; und Q&sub3;, die gemeinsam geschaltete Basen
haben, so daß eine Differenz des Emitterstroms durch die
Widerstände, welche an die Kollektoren dieser
Bipolar-Transistoren Q&sub2; und Q&sub3; angeschlossen sind, in eine
Spannungsdifferenz
umgewandelt wird. Die Spannungsdifferenz wird über
einen Ausgangspuffer an einen Ausgangsanschluß Dout
angelegt.
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In der vorstehend beschriebenen Schaltung wird ein
Betriebspotentialbereich der gewählten Datenbusleitungen DB&sub0;
und DB&sub1;, der ein Eingang des Leseverstärkers SA ist, durch
ein Leitfähgigkeitsverhältnis der Last-PMOS-Transistoren M&sub0;
und M&sub1; der Transfergate-PMOS-Transistoren M&sub2; und M&sub3; und der
Treiber-NMOS-Transistoren M&sub2; und M&sub3; bestimmt. Im
allgemeinen liegt der Betriebspotentialbereich der gewählten
Datenbusleitungen DB&sub0; und DB1 in der Größenordnung von ungefähr
-2,0 V bis ungefähr 2,5 V. Andererseits sind in einem
nichtgewählten Zustand die MOS-Transistoren M&sub2; und M&sub5;
ausgeschaltet, so daß das Datenbus-Potential durch die MOS-
Transistoren M&sub2;&sub0;, M&sub2;&sub1;, M&sub2;&sub2; und M&sub2;&sub3; bestimmt ist, die für
jedes der Datenbusleitungspaare vorgesehen sind, und die
unaufhörlich auf einem eingeschalteten Zustand gehalten
werden. Anders ausgedrückt, fließt ein Ruhebetriebsstrom Is
durch diese MOS-Transistoren M&sub2;&sub0;, M&sub2;&sub1;, M&sub2;&sub2; und M&sub2;&sub3;.
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Zum Einschreiben wird eines der gewählten Paare der
Bitleitungen auf das niedrigstmögliche Potential gebracht, und
einen des Transistorpaares des Flip-Flops der Speicherzelle
NC wird ausgeschaltet.
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In der vorstehend beschriebenen Halbleiterspeicherschaltung
können die Daten im Wählbetrieb mit hoher Geschwindigkeit
herausgelesen werden, indem das Datenbuspotential zum
Nichtwählzeitpunkt auf dem gleichen Pegel wie beim Wähl-
Zeitpunkt eingestellt wird. In einem tatsächlichen Betrieb
sind jedoch die Ausschalt-Zeitdauern des
Bitleitungs-Wählsignals Y1 und des Datenbusleitungs-Wählsignals Y2 dafür
verantwortlich, daß sie voneinander abweichen. Wenn die
Abweichung der Ausschaltzeiten zwischen den Wählsignalen Y1
und Y2 groß wird (beispielsweise in der Größenordnung von
ungefähr einer Nanosekunde), wird sich das
Datenbus-Potential in einem halbgewählten Zustand vorübergehend und
schnell auf eine Versorgungsspannung VCC oder VEE ändern,
wie dies in der Fig. 3 den gestrichelter Linie dargestellt
ist. Zusätzlich ist eine lange Zeitspanne (ungefähr mehrere
Zehn Nanosekunden oder mehr) erforderlich, um eine
geeignete Spannung wiederherzustellen, nachdem ein
vollständig nichtgewählter Zustand erlangt worden ist, da die
Treiberleistung des permanent eingeschalteten MOS-Transistors,
der für jede Datenbusleitung zum Einstellen des
Datenbuspotentials vorgesehen ist, klein ist. Wenn andererseits der
Datenbus in einem Zustand gewählt worden ist, in welchem
das Datenbuspotential zum Nichtwählzeitpunkt stark von dem
zum Wählzeitpunkt abweicht (beispielsweise um ungefähr ±1 V
oder mehr) ist eine Zeitspanne zum Wiederherstellen des
Wählpotentials erforderlich. Als Ergebnis wird die Zeit,
die erforderlich ist, bis der Eintritt in einen normalen
Leseverstärkervorgang erfolgt ist, die
Zugriffsgeschwindigkeit senken.
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Um das Datenbusleitungspotential des nicht gewählten
Zustandes schnell auf den eingestellten Pegel zu bringen,
sollte eine Stromtreibkapazität des permanent
eingeschalteten MOS-Transistors erhöht werden. Dies führt zu einer
Erhöhung des Ruhebetriebsstroms in jeder Datenbusleitung. In
einer großen integrierten Schaltung wird dadurch nämlich
der Stromverbrauch stark erhöht. In einem Stapel-RAM
(Direktzugriffsspeicher) mit 256 Kbit oder 1 Mbit wird eine
Erhöhung von 50 µA des Ruhebetriebsstroms zu einem
Ansteigen der Stromversorgung von 6 mA bis 12 mA führen, da die
Anzahl der Datenbusleitungen in der Größenordnung von 128
oder 256 liegt.
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Zusätzlich sind die Schaltung zum Einstellen des Potentials
des Wählzeitpunktes und die Schaltung zum Einstellen des
Potentials des Nichtwählzeitpunktes jeweils aus
Transistoren
gebildet, die unterschiedliche Formen und Leistungen
haben, so daß infolge der Variationen der Charakteristika,
die einem Herstellprozeß zueigen sind, eine Differenz
zwischen dem Wählzeitpunkt-Potential und dem
Nichtwählzeitpunkt-Potential auftreten kann.
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Fig. 2 zeigt einen Schaltkreis einer ersten Ausführungsform
der Halbleiterspeicherschaltung gemäß der vorliegenden
Erfindung. Zusätzlich zeigen die Figuren 3A und 3B eine
Spannungsänderung bezogen auf die Zeit in einem
Datenbus-Umschaltvorgang der in der Fig. 2 gezeigten
Halbleiterspeicherschaltung. In der Fig. 2 sind Bauteile ähnlich wie jene
wie in der Fig. 1 gezeigt, mit den gleichen Bezugsziffern
versehen, und es wird auf eine Erläuterung derselben der
Vereinfachung der Beschreibung verzichtet.
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Die in der Fig. 2 gezeigte Halbleiterspeicherschaltung hat
zusätzlich eine Spannungsversorgungsschaltung DBL1, die
drei Blindtransistoren M&sub9;, M&sub1;&sub0; und M&sub1;&sub1; hat, die die gleiche
Leistung und die gleiche Form wie die drei MOS-Transistoren
M&sub0; (M&sub1;), M&sub2; (M&sub3;) und M&sub4; (M&sub5;) haben, welche das
Datenbuspotential zum Wählzeitpunkt bestimmen. Diese
Blindtransistoren M&sub9;, M&sub1;&sub0; und M&sub1;&sub1; sind in Reihe geschaltet, um eine
Referenzspannung VDBO zu erzeugen, die die gleiche wie das
Datenbuspotential zum Wählzeitpunkt ist. Diese
Referenzspannung VDBO wird an die Basis eines Bipolar-Transistors Q&sub4;
angelegt, der einen Emitterfolger bildet. Eine
Versorgungsspannung VCC ist an den Emitter des Bipolartransistors Q&sub4;
über einen Widerstand R&sub1; und zwei Dioden D&sub1; und D&sub2; in
Vorwärtsrichtung angeschlossen, so daß ein Potential, welches
um 2Vf, (wobei Vf eine Spannung in Vorwärtsrichtung eines
PN-Ubergangs jeder Diode ist), höher als ein
Emitterpotential des Bipolar-Transistors Q&sub4; an die Basis eines Bipolar-
Transistors Q&sub5; angelegt wird, der einen
Ausgangs-Emitterfolger bildet. Somit wird die Ausgangsspannung VDB, die
durch die Spannungsversorgungsschaltung DBL1 erzeugt worden
ist, im wesentlichen gleich VDB0.
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Bei der vorstehend beschriebenen Anordnung wird eine
Veränderung der Datenbusleitungsspannung, verursacht durch die
Variationen in den Charakteristika, die einem
Herstellprozeß zu eigen sind, im wesentlichen jeweils zwischen dem
Wählzeitpunkt und dem Nichtwählzeitpunkt auftreten. Ein
Strom der Spannungsversorgungsschaltung, der erforderlich
ist, um das Datenbuspotential zum Nichtwählzeitpunkt auf
einen Klemmenpegel zu klemmen, der durch die
Ausgangsspannung VDB gegeben ist, welche durch die
Spannungsversorgungsschaltung DBLI erzeugt wird, ist nur ein Strom der
Spannungsversorgungsschaltung DBL1 selbst, und daher liegt
er in der Größenordnung von ungefähr 1mA bis 2mA. Dies ist
verglichen mit ungefähr mehreren Zehn Milliampère, die im
Fall des Erhöhens des Ruhebetriebsstroms für jede
Datenbusleitung bei der herkömmlichen Halbleiterspeicherschaltung
bemerkenswert klein.
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Um die Potentiale der Datenbusleitungen DB&sub0; und DB&sub1; zum
Nichtwähl-Zeitpunkt auf die Ausgangsspannung VDB zu
bringen, die durch die Spannungsversorgungsschaltung DBL1
erzeugt worden ist, wird die Ausgangsspannung VDB, die von
der Spannungsversorgungsschaltung DBL1 erzeugt worden ist,
an die Datenbusleitungen DB&sub0; und DB&sub1; über die
PMOS-Transistoren M&sub7; bzw. M&sub8; angeschlossen. Das Wählsignal Y&sub2; für den
Datenbus wird direkt an die Gates der PMOS-Transistoren M&sub7;
und M&sub8; angelegt. Daher sind zum Nichtwähl-Zeitpunkt,
nämlich wenn die den Datenbus treibenden NMOS-Transistoren M&sub4;
und M&sub5; ausgeschaltet sind, die PMOS-Transistoren M&sub7; und M&sub8;
ohne Ausnahme eingeschaltet, so daß die Datenbusleitungen
DB&sub0; und DB&sub1; an die Ausgangsspannung VDB angeklemmt sind,
die durch die Spannungsversorgungsschaltung DBL1 erzeugt
wird.
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Nun wird ein Datenbus-Umschaltvorgang in der in der Fig. 2
gezeigten Halbleiterspeicherschaltung anhand der Figuren 3A
und 3B beschrieben.
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Wenn die Datenbusleitung im Wählzustand in den
Nichtwählzustand gebracht wird, werden die Wählsignale Y1 und Y2
ausgeschaltet, so daß die MOS-Transistoren M&sub2;, M&sub3;, M&sub4; und M&sub5;
ausgeschaltet sind. Tatsächlich können jedoch der
Aus-Zeitpunkt des Bitleitungs-Wählsignals Y&sub1; und der Aus-Zeitpunkt
des Datenbusleitungs-Wählsignals Y&sub2; voneinander abweichen.
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Wie in der Fig. 3A gezeigt, wenn der Aus-Zeitpunkt der Aus-
Zeitpunkt des Bitleitungs-Wählsignals Y1 gegenüber dem Aus-
Zeitpunkt des Datenbusleitungs-Wählsignals Y2 verzögert
ist, steigt das Datenbuspotential auf ein Potential Va, das
bestimmt wird durch Division der Spannungsdifferenz Vce und
VDB durch das Leitfähigkeitsverhältnis der Transistoren Mo
(M&sub1;), M&sub2; (M&sub3;) und M&sub7; (M&sub8;). Allgemein ist das
Datenbuspotential zum Wählzeitpunkt ungefähr -2V (VCC=0V), und
andererseits ist die Spannung Va -1V bis -1,5V.
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In der herkömmlichen Halbleiterspeicherschaltung, die den
permanent eingeschalteten Transistor hat, welcher den
Ruhebetriebsstrom speist, ist die Spannungsdifferenz VCC-VDB
durch ein Leitfähigkeitsverhältnis der Transistoren M&sub0;
(M&sub1;), M&sub2;(M&sub3;) und M&sub2;&sub2;(M&sub2;&sub3;) geteilt. Da jedoch die
Stromtreiberleistung der Transistoren M&sub2;&sub2;(M&sub2;&sub3;) klein ist, steigt die
Spannung Va auf fast VCC.
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Wenn das Wählsignal Y&sub2; ausgeschaltet ist, beginnt das
Potential der Datenbusleitungen DB&sub0; und DB&sub1; sich in Richtung
auf die Nichtwähl-Zeitpunkt-Spannung hin zu ändern. Zu
diesem Zeitpunkt haben die gezeigte Ausführungsform und die
herkömmliche Schaltung stark unterschiedliche
Zeitkonstanten, da die Transistoren M&sub7;(M&sub8;) der gezeigten
Ausführungsform und die Transistoren M&sub2;&sub2; (M&sub2;&sub3;) der herkömmlichen
Schaltung bezüglich ihres Entladevermögens stark
unterschiedlich sind. Beispielsweise benötigt die gezeigte
Ausführungsform nur eine Zeitspanne in der Größenordnung von
mehreren Nanosekunden, bis das Potential der
Datenbusleitungen DB&sub0; und DB&sub1; tatsächlich auf die Ausgangsspannung VDB
gebracht worden ist, die durch die
Spannungsversorgungsschaltung DBL1 erzeugt worden ist, bei der herkömmlichen
Schaltung wird jedoch eine Zeitspanne von 30 Nanosekunden
bis 50 Nanosekunden benötigt.
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Wie in der Fig. 3B gezeigt, fällt das Datenbuspotential
schnell in Richtung auf einen niederen Pegel der
Versorgungsspannung VEE, wenn der Aus-Zeitpunkt des
Datenbusleitungs-Wählsignals Y2 gegenüber dem Aus-Zeitpunkt des
Bitleitungs-Wählsignals Y1 verzögert ist. Sobald das
Wählsignals Y2 ausgeschaltet ist, werden die PMOS-Transistoren M&sub7;
(M&sub8;) eingeschaltet, so daß das Datenbuspotential schnell zu
dem eingestellten Pegel zurückkehrt, nämlich zu dem
Klemmpegel, und zwar innerhalb einer kurzen Zeitspanne
(beispielsweise von ungefähr 1 ns bis 2 ns).
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Bei der herkömmlichen Halbleiterspeicherschaltung ist die
Abfallgeschwindigkeit des Datenbusleitungspotentials durch
die permanent eingeschalteten Anzugs-Transistoren M&sub2;&sub0; und
M&sub2;&sub1; etwas verlangsamt. Da jedoch die Stromtreiberleistung
der permanent eingeschalteten Anzugs-Transistoren M&sub2;&sub0; und
M&sub2;&sub1; klein ist, ist eine Wiederherstellzeitdauer von 40 ns
bis 60 ns nach dem Ausschalten des Wählsignals Y2
erforderlich, bis das Datenbusleitungspotential auf den
eingestellten oder Klemm-Pegel VDB gebracht ist.
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Wenn die Datenbusleitung in den Wähizustand gebracht worden
ist, wenn das Potential der Datenbusleitung zum Nichtwähl-
Zeitpunkt nicht im wesentlichen das gleiche wie das
Potential der Datenbusleitung zum Wähl-Zeitpunkt ist, wird der
Zugriff um eine Zeitspanne verzögert, die erforderlich ist,
bis die eingestellte Spannung des Wähl-Zeitpunktes
wiederhergestellt ist, und das Potential der Datenbusleitung in
einen Bereich gebracht worden ist, der einen Normalbetrieb
des Leseverstärkers erlaubt. Wenn beispielsweise die
Datenbusleitung ungefähr -0,9V oder mehr ist, werden die
Transistoren Q&sub0; und Q&sub1; des Leseverstärkers in einen gesättigten
Zustand gebracht, da die Lesebusleitungen RB&sub0; und RB&sub1; auf
ungefähr -1,5V sind. Wenn andererseits die Datenbusleitung
ungefähr -2,4 V oder weniger ist, (im Fall daß VEE = -4,0
V), wird die Source-Drain-Spannung des MOS-Transistors M&sub6;,
der als Stromquelle für den Leseverstärker SA wirkt,
ungefähr 0,8 V oder weniger. Als Ergebnis sinkt der Strom des
Leseverstärkers und daher tritt bei einem Lesevorgang des
Leseverstärkers eine Verzögerung auf. Dieses Phänomen wird
merkbar, wenn die Zykluszeit für den Wählvorgang verkürzt
wird. Wenn jedoch die Zeit zum Einstellen des Nichtwähl-
Zeitpunkt-Potentials der Datenbusleitung ausreichend klein
(ungefähr 1 ns bis 2 ns) ist, verglichen mit der Zykluszeit
für den Wählvorgang, sind die vorstehend erwähnten Probleme
nicht länger mehr ein Problem. Zusätzlich können die
Einflüsse, die durch die Variationen der Charakteristika, die
durch einen Herstellprozeß bedingt sind, aufgehoben werden.
Daher kann ein stabiler Schaltvorgang mit hoher
Geschwindigkeit realisiert werden.
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Es wird nun auf Fig. 4 Bezug genommen, die eine zweite
Ausführungsform der Halbleiterspeicherschaltung zeigt. In der
Fig. 4 sind Bauteile, ähnlich wie jene in der Fig. 2
gezeigt, mit den gleichen Bezugsziffern bezeichnet, und es
wird auf deren Erläuterung der Vereinfachung der
Beschreibung halber verzichtet.
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Ähnlich wie bei der ersten Ausführungsform ist die
Information, die aus der Speicherzelle auf das Paar Bitleitungen
D&sub0; und D&sub1; herausgelesen worden ist, über die
PMOS-Transistoren M&sub2; und M&sub3; an ein Paar erste Datenbusleitungen DB&sub0;
und DB&sub1; angeschlossen. Bei dieser zweiten Ausführungsform
ist eine zweite Schaitschaltung für einen Multiplex-Vorgang
zwischen den Datenbusleitungen DB&sub0; und DB&sub1; angeordnet, und
der Leseverstärker ist aus den Transistoren Q&sub0;, Q&sub1; und M&sub6;
zusammengesetzt. Diese zweite Schaltschaltung hat bipolare
Transistoren Q&sub1;&sub0; bis Q&sub1;&sub3;, die gemeinsam geschaltete Emitter
haben und Bipolar-Transistoren Q&sub2;&sub0; bis Q&sub2;&sub3;, die gemeinsam
geschaltete Emitter haben. Die Basen der
Bipolar-Transistoren Q&sub1;&sub0; bis Q&sub1;&sub3; und Q&sub2;&sub0; bis Q&sub2;&sub3; sind an die entsprechenden
ersten Datenbusleitungen angeschlossen, wie dies in der
Fig. 4 gezeigt ist.
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Die gemeinsam geschalteten Emitter der Bipolartransistoren
Q&sub1;&sub0; bis Q&sub1;&sub3; und die gemeinsam geschalteten Emitter der
Bipolartransistoren Q&sub2;&sub0; bis Q&sub2;&sub3; bilden ein Paar zweiter
Datenbusleitungen SB&sub0; und SB&sub1;, die an die Basen der
Bipolartransistoren Q&sub0; und Q&sub1; des Leseverstärkers SA angeschlossen
sind. Wie aus der Fig. zu ersehen ist, sind die
Bipolartransistoren für die zweiten Datenbusleitungen SB&sub0; und SB&sub1;
und die Bipolartransistoren des Leseverstärkers SA beide
vom Emitter-gekoppelten Typ und daher werden die zweiten
Datenbusleitungen SB&sub0; und SB&sub1; und der Leseverstärker SA
durch Einschalten des MOS-Transistors M&sub6; und der
MOS-Transistoren M&sub2;&sub4; und M&sub2;&sub5; (die als Stromquelle funktionieren)
mittels eines dritten Wählsignals Y3 gewählt.
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Wie aus dem Vorstehenden zu ersehen ist, kann durch
Modifizieren des Datenbus zu einem Zweistufen-Aufbau die Anzahl
der Leseverstärker reduziert werden, und die Kapazität, die
auf den Lesebus RB&sub0; und RB&sub1; geladen wird, kann stark
gesenkt werden. Zusätzlich ist die Datenübertragungszeit in
der zweiten Schaltschaltung so kurz wie ungefähr 0,05 ns
bis 0,2 ns, da die zweite Schaltschaltung als eine
verdrahtete ODER-Verknüpfung gebildet ist, die aus den Bipolar-
Transistoren zusammengesetzt ist, welche eine hohe
Treiberkraft haben. Aus diesen und anderen Gründen kann die
Zugriffsgeschwindigkeit um ungefähr 2 ns oder mehr stark
verbessert werden.
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In der zweiten Ausführungsform wird der Multiplex-Vorgang
der zweiten Schaltschaltung durch eine Potentialdifferenz
in den ersten Datenbusleitungen realisiert. Daher ist es
erforderlich, sicherzustellen, daß das Potential der
Nichtwähl-Seite ausreichend niedriger als das gesetzte Potential
der Wähl-Seite, beispielsweise ungefähr 400 mV oder
weniger, nämlich ein Betriebsbereich von 300 mV und eine
Datenbus-Amplitude von 100 mV oder weniger, ist.
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Für diesen Zweck hat die Konstantspannungsschaltung DBL2
zum Erzeugen eines gemeinsamen Datenbuspotentials VDDB zum
Nichtwähl-Zeitpunkt reihengeschaltete Blind-Transistoren
M&sub9;, M&sub1;&sub1; zum Erzeugen des Referenzpotentials VDB0 als
Äquivalent zum Wählzeitpunkt-Datenbusleitungspotential, und ein
Bipolar-Transistor Q&sub7; hat eine Basis so geschaltet, daß er
das Referenzpotential VDB0 empfängt und einen Emitterfolger
bildet, so daß der Emitter des Bipolar-Transistors Q&sub7; die
gesetzte oder Klemm-Spannung VDB gibt, die ungefähr 0,8 V
niedriger als das Datenbusleitungspotential des
Wählzeitpunktes ist. Daher bestimmen diese 0,8 V die
Potentialdifferenz zwischen den gewählten ersten Datenbusleitungen und
der nichtgewählten ersten Datenbusleitung, unabhängig von
den Variationen in den Charakteristika, die durch einen
Herstellprozeß bedingt sind. Dieser Wert von 0,8V ist bei
der zweiten Schaltschaltung als Basispotentialdifferenz
ausreichend.
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Bei dem Umschaltvorgang der ersten Datenbusleitungen ist es
notwendig zu bewirken, daß das Datenbusleitungspotential
schnell auf den gesetzten Pegel des Wählzeitpunktes oder
des Nichtwählzeitpunktes gebracht wird. Insbesondere bei
dieser zweiten Ausführungsform ist die Änderung der
Nichtwähl-Datenbusleitung sehr bedeutend, ähnlich der Änderung
der gewählten Datenbusleitung. Selbst wenn die gewählte
Datenbusleitung schnell auf die gesetzte Spannung gebracht
wird, wird die Information an dem ersten Datenbus nicht auf
den zweiten Datenbus transferiert, wenn die nichtgewählte
Datenbusleitung auf ein Potential abgesenkt ist, das un
ungefähr 300 mV niedriger als die gesetzte Spannung der
gewählten Datenbusleitung ist.
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Wie vorstehend anhand der ersten Ausführungsform erwähnt,
bewirkt die Abweichung des Aus-Zeitpunktes zwischen den
Wählsignalen Y1 und Y2 bei der herkömmlichen
Halbleiterspeicherschaltung eine große Verzögerung in der Lesezeit,
da mehrere Zehn Nanosekunden erforderlich sind, um das
Potential der nichtgewählten Datenbusleitung auf den
geeigneten Pegel anzuheben. Bei dieser Ausführungsform wird jedoch
die Änderung der gewählten und nichtgewählten ersten
Datenbusleitungen auf die jeweiligen geeigneten Pegel schnell
innerhalb eines Bereiches von ungefähr 1 ns bis 2 ns
beendet. Der Datenbus kann ohne wesentliche Verzögerung des
Informationsherauslesens aus einer gewählten Speicherzelle
gewählt werden. Es kann also ein stabiler Zugriff mit hoher
Geschwindigkeit realisiert werden.
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Es wird auf Fig. 5 Bezug genommen, die einen Schaltkreis
einer dritten Ausführungsform der
Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung zeigt. Zusätzlich
zeigt Fig. 6 die Spannungsänderung bezogen auf die Zeit an
verschiedenen Punkten für den Fall einer
Einschreiboperation bei der in der Fig. 5 gezeigten dritten
Ausführungsform.
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Die dritte Ausführungsform hat zusätzlich zu der ersten
Ausführungsform eine Einschreibschaltung. Die dritte
Ausführungsform hat ein Paar MOS-Transistoren M&sub3;&sub0; und M&sub3;&sub1;, mit
gemeinsam geschalteten Basen, die das
Bitleitungs-Wählsignal Y1 empfangen. Die MOS-Transistoren M&sub3;&sub0; und M&sub3;&sub1; sind
zwischen die entsprechenden Bitleitungen D&sub0; und D&sub1; und die
entsprechenden Einschaltdatenleitungen WB&sub0; bzw. WB&sub1;
geschaltet. Eine der Einschreibdatenleitungen WB&sub0; oder WB&sub1;
wird in Übereinstimmung mit einzuschreibenden Daten auf ein
niedrigstes Potential gebracht. Hierbei wird angenommen,
daß die Einschreibdatenleitung WB&sub1; auf das niedrigste
Potential gebracht worden ist. Zusätzlich werden die Basen
der PMOS-Last-Transistoren M&sub0; und M&sub1; zusammengeschaltet, um
ein Einschreibsignal WA zu empfangen.
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Zum gleichen Zeitpunkt, da die Einschreibdatenleitung WB&sub1;
auf das niedrigste Potential gebracht wird&sub1; werden die
PMOS-Last-Transistoren M&sub0; und M&sub1; für die Bitleitungen D&sub0;
und D&sub1; in Abhängigkeit von dem Einschreibsignal WA
ausgeschaltet. Als Ergebnis wird der Transistor M&sub3;&sub1;
eingschaltet, wenn das Potential VWB1 an der Einschreibdatenleitunge
WB&sub1; niedriger als Y1 + VT wird (VT ist der Schwellenwert
des Transistors M&sub3;&sub1;) und daher fällt das Potential an der
Bitleitung D&sub1; und folgt dem Abfall des Potentials VWB1 an
der Einschreibdatenleitung WB&sub1;. Da hierbei der
Lasttransistor M&sub1; ausgeschaltet ist, ist kein Transistor da, der dazu
dient, die Bitleitung D&sub1; auf die Versorgungsspannung VCC
mit hohem Pegel hochzuziehen. Daher fällt das Potential an
der Bitleitung D&sub1; gleichmäßig auf das niedrigste Potential,
wobei kein Durchgangsstrom von der Versorgungsspannung VCC
mit hohem Pegel zur Einschreibdatenleitung WB&sub1; fließt.
Hiermit sind die Daten in die Speicherzelle eingeschrieben.
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In einem Wiedergewinnungsvorgang nach dem Einschreiben wird
der MOS-Transistor M&sub1; zum gleichen Zeitpunkt, da die
Einschreibdatenleitung WB&sub1; auf einen hohen Pegel gebracht
wird, eingeschaltet. Daher fließt ein Ladungsstrom durch
die MOS-Transistoren M&sub1; und M&sub3;&sub1; in die Bitleitung D1.
Nachdem der MOS-Transistor M&sub3;&sub1; ausgeschaltet ist, wird der
Ladungsstrom nur über den MOS-Transistor M&sub1; zugeführt, so daß
die Bitleitung D&sub1; auf das Wählpotential zum Zeitpunkt des
Herauslesens ansteigt. Um ein Einschreiben mit hoher
Geschwindigkeit und eine Wiedergewinnung mit hoher
Geschwindigkeit zu realisieren, ist es notwendig, das
Bitleitungspotential schnell anzuheben und abzusenken. In üblichen
Fällen ist jedoch eine Bitleitung mit ein paar hundert
Speicherzellen verbunden, und daher ist zu sagen, daß
mehrere Zehn Picofarad Kapazität an jeder Bitleitung addiert
werden. Daher ist es schwierig geworden, nur mit den
Transistoren M&sub3;&sub1; und M&sub1; eine ausreichende Geschwindigkeit zu
erhalten.
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Nun wird ein Einschreibvorgang bei der dritten
Ausführungsform anhand der Fig. 6 beschrieben.
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Bei dem herkömmlichen Speicher wird das Datenbus-Wählsignal
bei dem Einschreibvorgang nicht geändert. Bei der dritten
Ausführungsform wird jedoch das Datenbus-Wählsignal Y2,
welches den Datenbus wählt, der an die Speicherzelle, in
welche eingeschrieben werden soll, angeschlossen ist, mit
einer gewissen Verzögerungszeit tD1 nach dem Aktivieren der
Einschreibsignale WA und WB ausgeschaltet, so daß alle
Datenbusleitungen in den nichtgewählten Zustand gebracht
werden. Diese Zeitverzögerung td1 des Ausschaltens des
Datenbus-Wählsignals zum Bringen des Datenbus in den Nichtwähl-
Zustand zum Zeitpunkt des Einschreibens, ist so gesetzt,
daß sie sich bis zu einem Zeitpunkt erstreckt, der
gegenüber einem Zeitpunkt, zu dem die Bitleitung D&sub1; fällt und
das Datum in die Speicherzelle eingeschrieben wird, und 2
ns bis 3 ns später liegt. Hiermit ist der Vorgang zum
Absenken des Potentials der Bitleitung durch den
NMOS-Transistor (M&sub5;) über den Transfer-MOS-Transistor M&sub3; erleichtert,
und daher kann der Einschreibvorgang beschleunigt werden.
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Andererseits ist der Zeitpunkt t&sub1; des Einschaltens des
Datenbus-Wählsignals, um den Datenbus in den Wählzustand zum
Zeitpunkt der Wiedergewinnung, zu bringen, auf einen
Zeitpunkt
gesetzt, der gegenüber einem Zeitpunkt, an dem das
Potential der Bitleitung D&sub1; ansteigt und im wesentlichen
gleich der Spannung VDB wird, um 2 ns bis 3 ns später
liegt. Hiermit kann der Vorgang zum Heraufziehen des
Potentials der Bitleitung durch den NMOS-Transistor M&sub8; über den
Transfergate-MOS-Transistor M&sub3; erleichtert werden und daher
kann der Wiedergewinnungsvorgang beschleunigt werden. Da
nämlich das Datenbuspotential bereits auf die Spannung VDB
von -1V bis -2V hochgezogen worden ist, bevor der
Wiedergewinnungsvorgang startet, dient der Datenbus zum Hochziehen
der Bitleitung, im Gegensatz zu dem herkömmlichen Vorgang,
bei dem der Datenbus durch die Bitleitung hochgezogen wird.
Daher kann der Wiedergewinnungsvorgang, der bei dem
herkömmlichen Beispiel 5 ns bis 10 ns benötigt hat, um
ungefähr 2 ns bis 4 ns verkürzt werden (kleiner als die Hälfte
der herkömmlichen Wiedergewinnungszeitdauer) ohne daß eine
zusätzliche Wiedergewinnungs-Verbesserungsschaltung
vorgesehen ist.
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Die Erfindung ist somit anhand der spezifischen
Ausführungsformen gezeigt und beschrieben worden. Es ist jedoch
anzumerken, daß die vorliegende Erfindung nicht auf die
Einzelheiten der dargestellten Strukturen begrenzt ist,
sondern daß Änderungen und Modifikationen innerhalb des
Schutzumfanges der Patentansprüche durchgeführt werden
können.