JP2817490B2 - スタティック型半導体メモリ読みだし回路 - Google Patents
スタティック型半導体メモリ読みだし回路Info
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- JP2817490B2 JP2817490B2 JP4005265A JP526592A JP2817490B2 JP 2817490 B2 JP2817490 B2 JP 2817490B2 JP 4005265 A JP4005265 A JP 4005265A JP 526592 A JP526592 A JP 526592A JP 2817490 B2 JP2817490 B2 JP 2817490B2
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- Japan
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- bit line
- circuit
- level
- voltage
- power supply
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、半導体集
積回路の低電圧化・高速化に関し、特にスタティック型
半導体メモリ読みだし回路に関するものである。
積回路の低電圧化・高速化に関し、特にスタティック型
半導体メモリ読みだし回路に関するものである。
【０００２】
【従来の技術】近年の半導体回路においては、ＭＯＳト
ランジスタの微細化技術によって、１つのチップ上に百
万以上のトランジスタを集積可能になった。また、バイ
ポーラ素子とＣＭＯＳ素子を１つのチップ上に混在させ
て、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ集積回
路も多用されるようになってきた。
ランジスタの微細化技術によって、１つのチップ上に百
万以上のトランジスタを集積可能になった。また、バイ
ポーラ素子とＣＭＯＳ素子を１つのチップ上に混在させ
て、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ集積回
路も多用されるようになってきた。
【０００３】このようなＢｉ−ＣＭＯＳ回路において
は、高速動作可能なＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐ
ｌｅｄ Ｌｏｇｉｃ）回路と、低消費電力のＣＭＯＳ回
路を組み合わせることによって、高速かつ低消費電力の
論理回路を実現することができる。近年では、このＢｉ
−ＣＭＯＳ回路を応用して、高速かつ低消費電力の半導
体スタティックメモリが実現されている。“ＩＳＳＣＣ
’９０ ＤＩＧＥＳＴｏｆ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲＳ” ｐｐ１３８−１３９に記載されている高
田らの“Ａ ５ｎｓ １Ｍｂ ＢｉＣＭＯＳ ＳＲＡ
Ｍ”はその実現例の一つである。
は、高速動作可能なＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐ
ｌｅｄ Ｌｏｇｉｃ）回路と、低消費電力のＣＭＯＳ回
路を組み合わせることによって、高速かつ低消費電力の
論理回路を実現することができる。近年では、このＢｉ
−ＣＭＯＳ回路を応用して、高速かつ低消費電力の半導
体スタティックメモリが実現されている。“ＩＳＳＣＣ
’９０ ＤＩＧＥＳＴｏｆ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲＳ” ｐｐ１３８−１３９に記載されている高
田らの“Ａ ５ｎｓ １Ｍｂ ＢｉＣＭＯＳ ＳＲＡ
Ｍ”はその実現例の一つである。
【０００４】図２に、それらＢｉＣＭＯＳ ＳＲＡＭに
一般に用いられている、従来のスタティック型半導体メ
モリ読みだし回路例を示す。このスタティック型半導体
メモリ読みだし回路は、ＭＩＳトランジスタにより構成
されるフリップ・フロップ型メモリセルと、メモリセル
選択信号により、メモリセルを情報読みだしビット線に
接続する情報読みだしトランジスタと、情報読みだしビ
ット線を電源電圧レベルにクランプするビット線負荷素
子と、情報読みだしビット線に接続される縦積み型バイ
ポーラエミッタホロウ回路を有する電流型バイポーラセ
ンス増幅回路から構成されている。
一般に用いられている、従来のスタティック型半導体メ
モリ読みだし回路例を示す。このスタティック型半導体
メモリ読みだし回路は、ＭＩＳトランジスタにより構成
されるフリップ・フロップ型メモリセルと、メモリセル
選択信号により、メモリセルを情報読みだしビット線に
接続する情報読みだしトランジスタと、情報読みだしビ
ット線を電源電圧レベルにクランプするビット線負荷素
子と、情報読みだしビット線に接続される縦積み型バイ
ポーラエミッタホロウ回路を有する電流型バイポーラセ
ンス増幅回路から構成されている。
【０００５】図２において、メモリセルＭＣからのデー
タ読みだし時には、メモリセル選択信号ＷＬがほぼＶＣ
Ｃレベルとなり、メモリセルＭＣが情報読みだしビット
線Ｂ，Ｂ（バー）に接続され、また書き込み信号ＷＥが
ＬＯＷレベル（ＶＥＥレベル）となり、情報読みだしビ
ット線Ｂ，Ｂ（バー）の共通信号レベルは、ＶＣＣレベ
ルとほぼ等しくなる。このとき、図２のような回路で
は、メモリセルＭＣの情報は、数十ｍＶ程度の情報読み
だしビット線Ｂ，Ｂ（バー）の微小な電圧振幅の差とな
って現れ、ｐチャンネルＭＩＳＦＥＴ ＭＰ３，ＭＰ４
の情報読みだしビット線選択ゲートにより、電流型バイ
ポーラセンス回路へ接続される。電流型バイポーラセン
ス回路は、エミッタホロウ回路（ワイヤードオア回路）
と、差動センス回路（電圧−電流交換センス回路）、電
流−電圧変換センス回路からなる。
タ読みだし時には、メモリセル選択信号ＷＬがほぼＶＣ
Ｃレベルとなり、メモリセルＭＣが情報読みだしビット
線Ｂ，Ｂ（バー）に接続され、また書き込み信号ＷＥが
ＬＯＷレベル（ＶＥＥレベル）となり、情報読みだしビ
ット線Ｂ，Ｂ（バー）の共通信号レベルは、ＶＣＣレベ
ルとほぼ等しくなる。このとき、図２のような回路で
は、メモリセルＭＣの情報は、数十ｍＶ程度の情報読み
だしビット線Ｂ，Ｂ（バー）の微小な電圧振幅の差とな
って現れ、ｐチャンネルＭＩＳＦＥＴ ＭＰ３，ＭＰ４
の情報読みだしビット線選択ゲートにより、電流型バイ
ポーラセンス回路へ接続される。電流型バイポーラセン
ス回路は、エミッタホロウ回路（ワイヤードオア回路）
と、差動センス回路（電圧−電流交換センス回路）、電
流−電圧変換センス回路からなる。
【０００６】図２の回路では、ほぼＶＣＣレベルの読み
だし信号はバイポーラトランジスタＱ１，Ｑ２とバイポ
ーラトランジスタＱ３，Ｑ４で構成される２段のバイポ
ーラエミッタホロウ回路によって、バイポーラトランジ
スタＱ５，Ｑ６、定電流源用ｎチャンネルＭＩＳＦＥＴ
ＭＮ４により構成される差動センス回路に導かれる。
このとき、差動センス回路の共通エミッタ端子ＶＡの電
位はほぼＶＣＣ−３ＶＦ（ＶＦはバイポーラトランジス
タのベースエミッタ間のオン電圧：約０．８Ｖ〜０．９
Ｖ程度）となる。差動センス回路により、読みだし信号
は、電圧差から電流差に変換され、電流信号伝送バスラ
インＲＢを経由して、バイポーラトランジスタＱ７，Ｑ
８、抵抗素子Ｒ１，Ｒ２、定電流源用ｎチャンネルＭＩ
ＳＦＥＴＭＮ６，ＭＮ７により構成される電流−電圧変
換センス回路によって、再び、ＯＵＴ，ＯＵＴ（バー）
端子間の電圧信号差として、読みだし信号を得る。図２
の構成では、長い電流信号伝送バスラインＲＢを、電流
モードで駆動することによって、センス時間の遅れを防
いでいる。
だし信号はバイポーラトランジスタＱ１，Ｑ２とバイポ
ーラトランジスタＱ３，Ｑ４で構成される２段のバイポ
ーラエミッタホロウ回路によって、バイポーラトランジ
スタＱ５，Ｑ６、定電流源用ｎチャンネルＭＩＳＦＥＴ
ＭＮ４により構成される差動センス回路に導かれる。
このとき、差動センス回路の共通エミッタ端子ＶＡの電
位はほぼＶＣＣ−３ＶＦ（ＶＦはバイポーラトランジス
タのベースエミッタ間のオン電圧：約０．８Ｖ〜０．９
Ｖ程度）となる。差動センス回路により、読みだし信号
は、電圧差から電流差に変換され、電流信号伝送バスラ
インＲＢを経由して、バイポーラトランジスタＱ７，Ｑ
８、抵抗素子Ｒ１，Ｒ２、定電流源用ｎチャンネルＭＩ
ＳＦＥＴＭＮ６，ＭＮ７により構成される電流−電圧変
換センス回路によって、再び、ＯＵＴ，ＯＵＴ（バー）
端子間の電圧信号差として、読みだし信号を得る。図２
の構成では、長い電流信号伝送バスラインＲＢを、電流
モードで駆動することによって、センス時間の遅れを防
いでいる。
【０００７】
【発明が解決しようとする課題】しかるに、図２に示す
構成の電流型バイポーラセンス回路では、差動センス回
路の共通エミッタ端子ＶＡのレベルがＶＣＣ−２．７Ｖ
程度となり、電流源ＭＮ４のソース・ドレイン間電圧を
考えると、電源電圧ＶＣＣが３．０Ｖ程度となると、ほ
ぼ動作不能となる。
構成の電流型バイポーラセンス回路では、差動センス回
路の共通エミッタ端子ＶＡのレベルがＶＣＣ−２．７Ｖ
程度となり、電流源ＭＮ４のソース・ドレイン間電圧を
考えると、電源電圧ＶＣＣが３．０Ｖ程度となると、ほ
ぼ動作不能となる。
【０００８】本発明の目的は、電流型バイポーラセンス
回路をより低電圧下でも動作可能とすることにより、低
電圧用メモリＬＳＩの高速化をはかるとともに、電源電
圧低下による消費電流の低減を実現できるスタティック
型半導体メモリ読みだし回路を提供する。
回路をより低電圧下でも動作可能とすることにより、低
電圧用メモリＬＳＩの高速化をはかるとともに、電源電
圧低下による消費電流の低減を実現できるスタティック
型半導体メモリ読みだし回路を提供する。
【０００９】
【課題を解決するための手段】本発明は、ＭＩＳトラン
ジスタにより構成されるフリップ・フロップ型メモリセ
ルと、メモリセル選択信号により、メモリセルを情報読
みだしビット線に接続する情報読みだしトランジスタ
と、情報読みだしビット線を電源電圧レベルにクランプ
するビット線負荷素子と、情報読みだしビット線に接続
される縦積み型バイポーラエミッタホロウ回路を有する
電流型バイポーラセンス増幅回路から構成されるスタテ
ィック型半導体メモリ読みだし回路であって、前記エミ
ッタホロウ回路のバイポーラ素子の縦積み段数を削減し
て低電圧化を図るとともに、情報読みだしビット線レベ
ルを、電源電圧レベルより低いレベルとして、前記電流
型バイポーラセンス増幅回路をより安定に動作させるこ
とを特徴とする。
ジスタにより構成されるフリップ・フロップ型メモリセ
ルと、メモリセル選択信号により、メモリセルを情報読
みだしビット線に接続する情報読みだしトランジスタ
と、情報読みだしビット線を電源電圧レベルにクランプ
するビット線負荷素子と、情報読みだしビット線に接続
される縦積み型バイポーラエミッタホロウ回路を有する
電流型バイポーラセンス増幅回路から構成されるスタテ
ィック型半導体メモリ読みだし回路であって、前記エミ
ッタホロウ回路のバイポーラ素子の縦積み段数を削減し
て低電圧化を図るとともに、情報読みだしビット線レベ
ルを、電源電圧レベルより低いレベルとして、前記電流
型バイポーラセンス増幅回路をより安定に動作させるこ
とを特徴とする。
【００１０】本発明によれば、情報読みだしビット線レ
ベルを、電源電圧よりも低く設定するために、電源電圧
とビット線負荷素子との間に、ｎチャンネル型ＭＩＳト
ランジスタを設ける。
ベルを、電源電圧よりも低く設定するために、電源電圧
とビット線負荷素子との間に、ｎチャンネル型ＭＩＳト
ランジスタを設ける。
【００１１】
【作用】本発明では、電流型バイポーラセンス回路にお
ける、バイポーラ縦積み段数を削減することで低電圧対
応とし、また、そのとき問題となる、電流−電圧変換セ
ンス回路部の電圧安定動作余裕を、情報読みだしビット
線レベルを、ＶＣＣレベルよりも、低く抑えることで、
確保する。これにより、電流型バイポーラ型センス回路
が、低電源電圧ＬＳＩ中でも使用できるようになる。
ける、バイポーラ縦積み段数を削減することで低電圧対
応とし、また、そのとき問題となる、電流−電圧変換セ
ンス回路部の電圧安定動作余裕を、情報読みだしビット
線レベルを、ＶＣＣレベルよりも、低く抑えることで、
確保する。これにより、電流型バイポーラ型センス回路
が、低電源電圧ＬＳＩ中でも使用できるようになる。
【００１２】また、ビット線レベルをＶＣＣレベルより
も低く抑えるためには、電源電圧とビット線負荷素子と
の間に設けたビット線共通レベルクランプ用ｎチャンネ
ル型ＭＩＳＦＥＴのしきい値電圧を利用することができ
る。
も低く抑えるためには、電源電圧とビット線負荷素子と
の間に設けたビット線共通レベルクランプ用ｎチャンネ
ル型ＭＩＳＦＥＴのしきい値電圧を利用することができ
る。
【００１３】
【実施例】次に、図１を参照して、本発明の実施例につ
いて説明する。
いて説明する。
【００１４】図１は、本発明の実施例によるスタティッ
ク型半導体メモリ読みだし回路の構成である。このスタ
ティック型半導体メモリ読みだし回路は、ＭＩＳトラン
ジスタにより構成されるフリップ・フロップ型メモリセ
ルＭＣと、メモリセル選択信号により、メモリセルを情
報読みだしビット線Ｂ，Ｂ（バー）に接続する情報読み
だしｐチャンネルＭＩＳＦＥＴ ＭＰ３，ＭＰ４と、情
報読みだしビット線を電源電圧レベルＶＣＣにクランプ
するビット線負荷素子であるｐチャンネルＭＩＳＦＥＴ
ＭＰ１，ＭＰ２と、情報読みだしビット線に接続され
る縦積み型バイポーラエミッタホロウ回路を有する電流
型バイポーラセンス増幅回路から構成される。
ク型半導体メモリ読みだし回路の構成である。このスタ
ティック型半導体メモリ読みだし回路は、ＭＩＳトラン
ジスタにより構成されるフリップ・フロップ型メモリセ
ルＭＣと、メモリセル選択信号により、メモリセルを情
報読みだしビット線Ｂ，Ｂ（バー）に接続する情報読み
だしｐチャンネルＭＩＳＦＥＴ ＭＰ３，ＭＰ４と、情
報読みだしビット線を電源電圧レベルＶＣＣにクランプ
するビット線負荷素子であるｐチャンネルＭＩＳＦＥＴ
ＭＰ１，ＭＰ２と、情報読みだしビット線に接続され
る縦積み型バイポーラエミッタホロウ回路を有する電流
型バイポーラセンス増幅回路から構成される。
【００１５】情報読みだしビット線Ｂ，Ｂ（バー）の読
みだし信号は、バイポーラトランジスタＱ１，Ｑ２で構
成される１段のエミッタホロウ回路によって、バイポー
ラトランジスタＱ５，Ｑ６、定電流源用ｎチャンネルＭ
ＩＳＦＥＴ ＭＮ２により構成される差動センス回路に
導かれる。これにより、差動センス回路の共通エミッタ
端子ＶＡの電位は、情報読みだしビット線の共通信号レ
ベルをＶＣＣＢとすれば、ＶＣＣＢ−２ＶＦとなる。従
来方式では、ＶＣＣＢはＶＣＣと等しく設定されるた
め、共通エミッタ端子ＶＡの電位はＶＣＣ−２ＶＦとな
る。このとき、バイポーラトランジスタＱ７，Ｑ８、抵
抗素子Ｒ１，Ｒ２、定電流源用ｎチャンネルＭＩＳＦＥ
Ｔ ＭＮ４，ＭＮ５により構成される電流−電圧変換セ
ンス回路側では、共通エミッタ端子ＶＡより、バイポー
ラトランジスタＱ５のエミッタ−コレクタ間電圧ＶＣ
Ｅ、バイポーラトランジスタＱ７のエミッタ−コレクタ
間電圧、ＶＣＣとＯＵＴ端子間の出力振幅ｄＶ（或い
は、バイポーラトランジスタＱ６のエミッタ−コレクタ
間電圧ＶＣＥ、バイポーラトランジスタＱ８のエミッタ
−コレクタ間電圧、ＯＵＴ（バー）端子の出力振幅）の
和が電源電圧に対して、余裕をもって設定されなければ
ならない、すなわち、ＶＣＣ−２ＶＣＥ−ｄＶ＞ＶＡで
なければならないが、バイポーラトランジスタのエミッ
タ−コレクタ電圧はベース−エミッタ間オン電圧ＶＦと
ほぼ等しい電圧が必要であるために、単に、エミッタホ
ロウ段数を１段にして、共通エミッタ端子ＶＡをＶＣＣ
−２ＶＦとするだけでは、低電圧化は図れても、電圧的
動作余裕がない。よって、図１に示すビット線共通レベ
ルクランプ用ｎＭＩＳＦＥＴ ＭＮＢをＶＣＣとビット
線負荷ｐＭＩＳＦＥＴ ＭＰ１，ＭＰ２の間に挿入する
ことで、ＶＣＣＢの電位をＶＣＣ−Ｖｔｎ（Ｖｔｎはビ
ット線負荷ｐＭＩＳＦＥＴのしきい値電圧）として、共
通エミッタ端子ＶＡの電位をＶＣＣ−Ｖｔｎ−２ＶＦに
設定し、前記電圧的動作余裕を確保する。ｎチャンネル
ＭＩＳＦＥＴを用いることで、容易にかつ安定にＶＣＣ
Ｂレベルを設定することが可能となる。これにより、よ
り低電源電圧に対応するバイポーラセンス回路を得る。
みだし信号は、バイポーラトランジスタＱ１，Ｑ２で構
成される１段のエミッタホロウ回路によって、バイポー
ラトランジスタＱ５，Ｑ６、定電流源用ｎチャンネルＭ
ＩＳＦＥＴ ＭＮ２により構成される差動センス回路に
導かれる。これにより、差動センス回路の共通エミッタ
端子ＶＡの電位は、情報読みだしビット線の共通信号レ
ベルをＶＣＣＢとすれば、ＶＣＣＢ−２ＶＦとなる。従
来方式では、ＶＣＣＢはＶＣＣと等しく設定されるた
め、共通エミッタ端子ＶＡの電位はＶＣＣ−２ＶＦとな
る。このとき、バイポーラトランジスタＱ７，Ｑ８、抵
抗素子Ｒ１，Ｒ２、定電流源用ｎチャンネルＭＩＳＦＥ
Ｔ ＭＮ４，ＭＮ５により構成される電流−電圧変換セ
ンス回路側では、共通エミッタ端子ＶＡより、バイポー
ラトランジスタＱ５のエミッタ−コレクタ間電圧ＶＣ
Ｅ、バイポーラトランジスタＱ７のエミッタ−コレクタ
間電圧、ＶＣＣとＯＵＴ端子間の出力振幅ｄＶ（或い
は、バイポーラトランジスタＱ６のエミッタ−コレクタ
間電圧ＶＣＥ、バイポーラトランジスタＱ８のエミッタ
−コレクタ間電圧、ＯＵＴ（バー）端子の出力振幅）の
和が電源電圧に対して、余裕をもって設定されなければ
ならない、すなわち、ＶＣＣ−２ＶＣＥ−ｄＶ＞ＶＡで
なければならないが、バイポーラトランジスタのエミッ
タ−コレクタ電圧はベース−エミッタ間オン電圧ＶＦと
ほぼ等しい電圧が必要であるために、単に、エミッタホ
ロウ段数を１段にして、共通エミッタ端子ＶＡをＶＣＣ
−２ＶＦとするだけでは、低電圧化は図れても、電圧的
動作余裕がない。よって、図１に示すビット線共通レベ
ルクランプ用ｎＭＩＳＦＥＴ ＭＮＢをＶＣＣとビット
線負荷ｐＭＩＳＦＥＴ ＭＰ１，ＭＰ２の間に挿入する
ことで、ＶＣＣＢの電位をＶＣＣ−Ｖｔｎ（Ｖｔｎはビ
ット線負荷ｐＭＩＳＦＥＴのしきい値電圧）として、共
通エミッタ端子ＶＡの電位をＶＣＣ−Ｖｔｎ−２ＶＦに
設定し、前記電圧的動作余裕を確保する。ｎチャンネル
ＭＩＳＦＥＴを用いることで、容易にかつ安定にＶＣＣ
Ｂレベルを設定することが可能となる。これにより、よ
り低電源電圧に対応するバイポーラセンス回路を得る。
【００１６】
【発明の効果】本発明によれば、電流型バイポーラセン
ス回路をより低電圧下でも動作可能とすることにより、
低電圧用メモリＬＳＩの高速化をはかるとともに、電源
電圧低下による消費電流の低減を実現できる。
ス回路をより低電圧下でも動作可能とすることにより、
低電圧用メモリＬＳＩの高速化をはかるとともに、電源
電圧低下による消費電流の低減を実現できる。
【図１】本発明の実施例を示す回路構成図である。
【図２】従来例を示す回路構成図である。
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ ｐチャンネルＭＩＳ
ＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６，Ｍ
Ｎ７ 定電流源用ｎチャンネルＭＩＳＦＥＴ ＭＮＢ ビット線共通レベルクランプ用ｎチャンネルＭ
ＩＳＦＥＴ Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８ バ
イポーラトランジスタ Ｒ１，Ｒ２ 抵抗素子 Ｂ，Ｂ（バー） 情報読みだしビット線 ＯＵＴ，ＯＵＴ（バー） センス回路出力端子 ＹＳ ビット線選択信号端子 ＷＬ メモリセル選択ワード線信号端子 ＷＥ 書き込み制御端子 ＶＣＣ 電源電圧端子 ＶＥＥ グランド端子 ＶＣＣＢ ビット線共通レベル端子 ＶＲ 基準電圧端子 ＶＡ 作動センス回路共通エミッタ端子 ＲＢ 電流信号伝送バス線 ＭＣ メモリセル
ＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６，Ｍ
Ｎ７ 定電流源用ｎチャンネルＭＩＳＦＥＴ ＭＮＢ ビット線共通レベルクランプ用ｎチャンネルＭ
ＩＳＦＥＴ Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８ バ
イポーラトランジスタ Ｒ１，Ｒ２ 抵抗素子 Ｂ，Ｂ（バー） 情報読みだしビット線 ＯＵＴ，ＯＵＴ（バー） センス回路出力端子 ＹＳ ビット線選択信号端子 ＷＬ メモリセル選択ワード線信号端子 ＷＥ 書き込み制御端子 ＶＣＣ 電源電圧端子 ＶＥＥ グランド端子 ＶＣＣＢ ビット線共通レベル端子 ＶＲ 基準電圧端子 ＶＡ 作動センス回路共通エミッタ端子 ＲＢ 電流信号伝送バス線 ＭＣ メモリセル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 371 G11C 11/416
Claims (2)
- 【請求項１】ＭＩＳトランジスタにより構成されるフリ
ップ・フロップ型メモリセルと、メモリセル選択信号に
より、メモリセルを情報読みだしビット線に接続する情
報読みだしトランジスタと、情報読みだしビット線を電
源電圧レベルにクランプするビット線負荷素子と、情報
読みだしビット線に接続される縦積み型バイポーラエミ
ッタホロウ回路を有する電流型バイポーラセンス増幅回
路から構成されるスタティック型半導体メモリ読みだし
回路であって、前記エミッタホロウ回路のバイポーラ素
子の縦積み段数を削減して低電圧化を図るとともに、情
報読みだしビット線レベルを、電源電圧レベルより低い
レベルとして、前記電流型バイポーラセンス増幅回路を
より安定に動作させることを特徴とするスタティック型
半導体メモリ読みだし回路。 - 【請求項２】情報読みだしビット線レベルを、電源電圧
よりも低く設定するために、電源電圧とビット線負荷素
子との間に、ｎチャンネル型ＭＩＳトランジスタを設け
たことを特徴とする請求項１記載のスタティック型半導
体メモリ読みだし回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005265A JP2817490B2 (ja) | 1992-01-16 | 1992-01-16 | スタティック型半導体メモリ読みだし回路 |
| US08/001,657 US5392243A (en) | 1992-01-16 | 1993-01-07 | Semiconductor memory circuit having lower voltage supply for data reading lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005265A JP2817490B2 (ja) | 1992-01-16 | 1992-01-16 | スタティック型半導体メモリ読みだし回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190786A JPH05190786A (ja) | 1993-07-30 |
| JP2817490B2 true JP2817490B2 (ja) | 1998-10-30 |
Family
ID=11606401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005265A Expired - Lifetime JP2817490B2 (ja) | 1992-01-16 | 1992-01-16 | スタティック型半導体メモリ読みだし回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5392243A (ja) |
| JP (1) | JP2817490B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304813B1 (ko) * | 1992-12-28 | 2001-11-22 | 사와무라 시코 | 부성저항회로와이를사용한슈미트트리거회로 |
| JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5585747A (en) * | 1994-10-11 | 1996-12-17 | Townsend & Townsend & Crew Llp | High speed low power sense amplifier |
| JPH08148583A (ja) * | 1994-11-24 | 1996-06-07 | Mitsubishi Electric Corp | バイポーラトランジスタを有する半導体記憶装置 |
| JP3169788B2 (ja) * | 1995-02-17 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| US5768206A (en) * | 1995-06-07 | 1998-06-16 | Sgs-Thomson Microelectronics, Inc. | Circuit and method for biasing bit lines |
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| US6307404B1 (en) * | 1999-04-28 | 2001-10-23 | Analog Devices, Inc. | Gate structures with reduced propagation-delay variations |
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