DE3781462T2 - Emittergekoppeltes logikgatter mit geschalteter impedanz. - Google Patents

Description

Hintergrund der Erfindung
• Die Erfindung bezieht sich auf ECL-Gatter zur Verwendung in einer Anzahl von Anwendungsfällen und insbesondere auf ECL-Gatter mit schaltbaren Lastimpedanzen.
• ECL-Gatter sind in Logikkonstruktionen sehr populär, weil sie Strommoduslogikkomponenten sind, bei denen die bipolaren Transistoren sich nicht sättigen. Da die Transistoren sich nicht sättigen, sind die Schaltzeiten solcher Gatter sehr schnell. Der Preis für diese erhöhte Schaltgeschwindigkeit ist der hohe Leistungsumsatz. Das heißt ECL-Gatter ziehen große Ruhekollektorströme, selbst wenn sie nicht gerade schalten.
• In komplizierten Rechnern und großen Speichern ist die Menge an Leistung, die ein individuelles Gatter zieht, kritisch für das Gesamtsystem, weil tausende solcher Gatter in Betrieb sind. Wegen der großen Anzahl benötigter Gatter und der Notwendigkeit hoher Geschwindigkeiten ist die integrierte Form von Gatter bevorzugt aus Kostengründen, und ECL-Gatter sind bevorzugt aus Schaltgeschwindigkeitsgründen.
• ECL ist eine Hochgeschwindigkeitslogikform, weil in den schaltenden Transistoren die Sättigung vermieden wird. Darüberhinaus verringern die typischerweise niedrigen Logikausschläge die Ladung, die erforderlich ist, um den Spannungspegel der verschiedenen parasitären Kapazitäten in dem System zu ändern. Die typischerweise geringen Logikausschläge ergeben noch akzeptable Rauschabstände wegen der inhärent differentiellen Natur von ECL, die eine Auslöschung von variablen Komponenten erster Ordnung, wie Vbe usw., ermöglichen. Der Nachteil von Standard-ECL besteht darin, daß die Leistungsabfuhr recht hoch ist, weil die Gleichspannungsleistung und Übergangsleistung dieselbe ist. In großen Systemen ist die zur Verfügung stehende Leistung pro Gatter begrenzt, weil die große Anzahl von Gattern massive, komplizierte und teure Leistungsversorgungen und Kühleinrichtungen erfordert. Die Kühleinrichtung ist erforderlich, um die System- und Chiptemperaturen zu minimieren. Hohe Chiptemperaturen verschlechtern die Komponentenparameter und machen es schwieriger, die Transistoren außer Sättigung zu halten. Hohe Chiptemperaturen verschlechtern die Systemverläßlichkeit wegen der Temperatur abhängig von verschiedenen Fehlermodus, wie etwa der Metallmigration.
• Große System haben deshalb Leistungsbudgets, und der Konstrukteur muß einen Ausgleich suchen zwischen der Leistung und der Geschwindigkeit, um Übereinstimmung mit dem Leistungsbudget herbeizuführen.
• Wo die Leistung begrenzt ist, können die Kapazitäten in der ECL-Schaltung nicht so schnell geladen und entladen werden wie in Situationen, wo unbegrenzt Strom zur Verfügung steht. Dies entspricht niedrigerer Schaltungsschaltgeschwindigkeit und niedrigerer Systemgüte. Demgemäß ist ein Bedürfnis entstanden für ein ECL-Gatter, das in einem mit hohem Leistungsumsatz und hohem Strom arbeitenden Modus für sehr schnelles Schalten arbeiten kann, das jedoch auf einen Modus mit niedrigem Stromverbrauch umgeschaltet werden kann, wenn das Gatter nicht aktiv in der Ausführung seiner Logikfunktion involviert ist.
• Der Stand der Technik umfaßt die US-A-3,700,915, die sich auf eine Volle-Leistung/Halbe-Leistung-Logikgatteranordnung bezieht, geeignet zur Verwendung in LSI-Matrizen, die ODER- oder NICHT-ODER-Logikausgänge bereitstellt und zusätzliche Kollektor- und Emitterwiderstände aufweist, um zu bewirken, daß die Matrizen auf halbem Leistungsniveau betrieben werden. Die offenbarten emittergekoppelten Logikgatter umfassen bipolare schaltende Transistoren mit einem gemeinsamen Emitterknoten.
• IBM Technical Disclosure Bulletin, Nov. 1984, Seiten 3330, 3331, offenbart die Verwendung eines Transistorschalters, betrieben durch ein Reservesignal, um den Leistungsverbrauch einer integrierten Schaltung herabzusetzen.
• Die vorliegende Erfindung spricht das oben erörterte Bedürfnis an und ist definiert durch die Patentansprüche 1 bzw. 12. Das ECL-Gatter gemäß der Erfindung ist unter den meisten Aspekten konventionell mit der Ausnahme, daß es vorzugsweise MOS-Transistoren als schaltbare Belastungsimpedanzen anstelle von festen Widerständen verwendet. In einer bevorzugten Ausführungsform sind diese schaltbaren Belastungsimpedanz-MOS-Transistoren so angeschlossen, daß der Kollektorstrom der bipolaren Transistoren in den ECL-Gattern durch die Kanäle dieser Transistoren fließt. Ein Transistor ist in der Kollektorstromstrecke jedes bipolaren Transistors des Differentialpaares eines typischen ECL-Gatter. Die Gates dieser Transistoren sind an ein Modussteuersignal auf einem Bus angekoppelt, der steuert, ob das ECL-Gatter im Hochleistungsmodus oder im Niederleistungsmodus ist. Die normale Vorspannquelle des ECL-Gatterstromspiegels wird ersetzt durch einen anderen MOS-Transistor, der den Kollektorstrom für den ersten bipolaren Transistor in dem Stromspiegel aufweist, der durch seinen Kanal fließt. Das Gate dieses MOS-Transistors ist außerdem angekoppelt an den Modussteuersignalbus, der das Signal führt, welches steuert, ob der Hochleistungsmodus oder der Niederleistungsmodus ausgewählt wird.
• Wenn das Steuersignal auf dem mit den Gates der MOS-Belastungstransistoren verbundenen Steuerbus bewirkt, daß diese Transistoren in ihrem niederimpedanten Status sind, dann fließt der Strom frei durch die Kanäle dieser MOS-Transistoren, und das ECL-Gatter kann seine normalen Schaltaktivitäten im Hochleistungs- und Hochgeschwindigkeitsmodus ausführen. Wenn das Signal auf dem Modussteuerbus in seinen entgegengesetzten Status zurückkehrt, werden die MOS-Transistoren in ihren hochimpedanten Status getrieben. Dies senkt den Kollektorstrom des ersten bipolaren Transistors in dem Stromspiegel ab, und der Basisemitterspannungsabfalls dieses Transistors ändert sich auf einen Pegel zur Anpassung an den neuen niedrigeren Kollektorstrom von der Vorstromquelle. Dieser Basisemitterspannungsabfall des ersten Transistors in dem Stromspiegel wird auf die Basisemittersperrschichten der anderen Transistoren des Stromspiegels übertragen, die bewirken, daß ihre Kollektorströme sich dem neuen niedrigeren Kollektorstrompegel anpassen. Demgemäß wird der Kollektorstrom des bipolaren Transistors in der gemeinsamen Emitterleitung des ECL-Gatters erheblich kleiner gemacht. Dies bedeutet, daß die Kollektorströme jedes der bipolaren Transistoren in den beiden Seiten des ECL-Gatters ebenfalls wesentlich kleiner sind. Wenn feste Impedanzbelastungswiderstände verwendet würden, wie im Stand der Technik, würde der niedrigere Kollektorstrom in jedem Zweig zu einem kleineren Spannungsabfall über den Belastungswiderständen führen. Dies hätte die Tendenz zu bewirken, daß beide Kollektorausgangsknoten in der Spannung ansteigen, wodurch der Logikzustand zerstört würde, der dann auf dem ECL-Gatter zu irgendeinem Zeitpunkt vorläge, wenn die Leistung des Gatters abgesenkt würde. Das bedeutet, daß dann, wenn der bipolare Transistor links eingeschaltet wäre und der bipolare Transistor rechts aus, der Ausgang, angekoppelt an den linken bipolaren Transistor niedrig wäre, während der Ausgangsknoten, angekoppelt an den rechten Transistor, hoch wäre. Wenn der Leistungspegel auf den niedrigeren Leistungsverbrauchzustand getrieben würde, würden die niedrigeren Kollektorströme bewirken, daß der niedrige Ausgangsspannungspegel zerstört würde, weil er im wesentlichen in Richtung VCC anstiege.
• Im Gegensatz dazu sind erfindungsgemäß die Belastungsimpedanzen MOS-Transistoren. Da dieselben Steuerspannungen bewirken, daß die als Kollektorbelastung für den Stromspiegel wirkenden MOS-Transistoren zu ihrem hochimpedanten Status zurückkehren, auch an die Gates der MOS-Lasttransistoren angelegt werden, die mit den Kollektoren der bipolaren Transistoren des ECL-Gatters verbunden sind, so kehren diese Transistoren ebenfalls in ihren hochimpedanten Zustand zurück. Das Ergebnis ist, daß die abgesenkten Kollektorströme in jedem Zweig des ECL-Gatters durch eine höhere Impedanz fließen. Deshalb ist trotz der Tatsache, daß der Kollektorstrom kleiner ist, die Impedanz höher, was dazu führt, daß der Spannungsabfall über den MOS-Transistoren relativ konstant bleibt im Vergleich mit dem Spannungsabfall über demselben Transistor im Modus höherer Ströme. Schließlich wird demgemäß der Logikzustand des ECL-Gatters auch im Niederleistungsmodus aufrechterhalten.
• Die Erfindung ist nicht beschränkt auf die Anwendung bei ECL-Logikgattern. Die gleichen Konzepte und Schaltungen können angewandt werden in Differentialverstärkern und in Komparatoren wie auch in anderen Logikgattern.
Kurze Beschreibung der Zeichnungen
• Fig. 1 ist ein schematisches Diagramm eines ECL-Gatters mit Anwendung der Erfindung.
• Fig. 2 ist eine I-V-Kennlinie einer typischen Diode.
• Fig. 3 ist eine Schaltung zur Darstellung, wie die Erfindung anwendbar ist.
• Fig. 4 ist eine andere Schaltung zur Darstellung einer Anwendung der Erfindung.
Detaillierte Beschreibung der bevorzugten Ausführungsform
• In Fig. 1 ist schematisch das Diagramm eines ECL-Gatters dargestellt unter Verwendung von MOS-Transistoren als schaltbare Belastungen. Die bipolaren schaltenden Transistoren, die das Herz des ECL-Gatters sind, sind die Transistoren Q1, Q2 und Q3. Diese Transistoren haben als ihre Belastungen die MOS-Transistoren M2 und M3. Ein dritter MOS-Transistor M1 dient als Belastung und schaltbare Stromquelle für den bipolaren Transistor Q6 des Stromspiegels 10. Der Stromspiegel besteht aus den bipolaren Transistoren Q6, Q7, Q8 und Q9.
• Die MOS-Belastungen M1 bis M3 sind mit ihren Gates an einen Modussteuerbus 12 angekoppelt, der ein MODE-Signal führt zum Steuern, ob das Gatter im Hochleistungs- oder Niederleistungsmodus sein soll. Darüberhinaus ist jeder MOS-Transistor mit seiner Source und seinem Drain so angeschlossen, daß der Kollektorstrom des bipolaren Transistors, dem er als Belastungsimpedanz zugeordnet wird, durch den Kanal desselben fließt. Die genauen Anschlüsse für die Source- und Drainbereiche jedes MOS-Transistors werden später bei der Erörterung der Anwendung von PMOS oder NMOS für diese Transistoren M1 bis M3 spezifiziert.
• In der bevorzugten Ausführungsform haben die MOS-Belastungstransistoren M2 und M3 außerdem Klemmdioden D1 und D2 zwischen die Ausgangsknoten 14 und 16 von Q2 und Q3 und den VCC-Versorgungsbus 18 gekoppelt. Der Zweck dieser Klemmdioden D1 und D2 besteht darin, die Spannungsausschläge an den Kollektorknoten 14 und 16 bis auf einen kleinen Bereich der Spannungsveränderung zu steuern, trotz der Tatsache, daß die Anpassung zwischen dem Schaltstrom I2 und dem Laststrom, der von den Transistoren M2 und M3 verfügbar ist, in größeren Grenzen variabel sein kann. Die Transistoren M2 und M3 und der Schaltstrom I2 sind so ausgelegt, daß sowohl in dem Hochleistungs- als auch dem Niederleistungszustand ein signifikanter Klemmstrom durch die Klemmdiode fließt, die an den niedrigen Logikausgang angeschlossen ist (D1, wenn Q1 oder Q2 durchgeschaltet sind, D2, wenn Q3 durchgeschaltet ist). Dem Betriebspunkt für den Hochleistungs- bzw. Niederleistungszustand des niedrigen Logikausgangs entspricht in Fig. 2 der Punkt 42 bzw. 44. In der in Fig. 1 dargestellten Konfiguration beträgt die Differenz zwischen einem niedrigen Logikausgang und einem Logikausgang einen Diodenabfall (gewöhnlich zwischen 0,7 und 0,8 V). Bei ECL braucht die Differenz zwischen logisch niedrig und logisch hoch auf den Knoten 14 und 16 nur etwa 0,2 V zu betragen.
• Die Logiksignaleingänge werden angelegt an die Knoten 20 und 22, die an die Basisanschlüsse von Q1 und Q2 angekoppelt sind. Die Basis von Q3 ist angekoppelt an eine Spannungsversorgung VBB. Die Spannung VBB ist eine Referenzspannung, verwendet für die Sicherstellung des Logikpegels für die logischen Eingangssignale, die den Knoten 20 und 22 zugeführt werden. Die Ausgangsknoten des ECL-Gatters nach Fig. 1 sind bei 24 und 26 gezeigt. Diese Ausgangsknoten werden angesteuert von zwei Emitterfolgern und Pegelschiebern, bestehend aus den Transistoren Q4 und Q5 mit Emitterimpedanzen, gebildet von Transistoren Q8 bzw. Q9 in dem Stromspiegel 10. Die Basisanschlüsse der Transistoren Q4 und Q5 sind an die Knoten 14 bzw. 16 angekoppelt.
Betrieb des Gatters
• Im Normalbetrieb arbeitet das ECL-Gatter nach Fig. 1 im Hochleistungsmodus. In diesem Modus führt der Modussteuerbus ein MODE-Signal an das Gate jedes der Transistoren M1 bis M3, um diese zu veranlassen, einen niedrigen Impedanzwert anzunehmen. Die Transistoren M2 und M3 sollten Schwellen haben bezüglich der Amplitude des MODE-Signals derart, daß die Transistoren M2 und M3 hinreichend durchgeschaltet werden, um eine Impedanz richtigen Wertes aufzuweisen und so zu veranlassen, daß die schaltenden Transistoren Q1 bis Q3 richtig an dem gewünschten Arbeitspunkt arbeiten. Die angemessene Impedanz, um ein ECL-Gatter richtig arbeiten zu lassen für einen gegebenen Spannungspegel bezüglich der Referenzspannungen VCC, VBB und VEE, ist Fachleuten bekannt. Darüberhinaus wissen Fachleute, wie MOS-Transistoren richtig aufzubauen sind mit richtigen Schwellen und Abmessungen derart, daß für einen gegebenen Pegel des MODE-Signals die gewünschte Impedanz für den Stromfluß durch den Kanal der MOS-Transistoren M2 und M3 etabliert werden kann und der richtige Kollektorstrom durchgelassen wird. Das MODE-Signal auf dem Modussteuerbus 12 bewirkt auch, daß der Transistor M1 durchgeschaltet wird, und wenn seine Schwelle und Abmessung dieselben sind wie für die Transistoren M2 und M3, hat der Transistor M1 dieselbe Kanalimpedanz, wie sie in den Transistoren M2 und M3 vorliegt. Mit VCC festgelegt und einer vorbestimmten Kanalimpedanz für den Transistor M1, wird ein Vorstrom I1 etabliert. I1 wird der Kollektorstrom für den Transistor Q6 in dem Stromspiegel 10.
• Der Stromspiegel 10 arbeitet wie folgt. Der Vorstrom I1 zwingt den Basisemitterspannungsabfall des Transistors Q6, einen Pegel anzunehmen entsprechend dem Kollektorstrompegel I1 auf der Kollektorstromkennlinie für den Transistor Q6. Da Q6 mit seiner Basis an seinen Kollektor angeschlossen ist, arbeitet Q6 im wesentlichen wie eine Diode. Demgemäß wird eine bestimmte Basisemittervorspannung zwischen dem Knoten 28 und der VEE-Schiene 30 etabliert.
• Da I1 auf einen gegebenen Wert während des Hochleistungsmodus des Betriebes festgelegt ist, ist die Spannung am Knoten 28 festgelegt. Die festgelegte Spannung wird angelegt an die Basis der Transistoren Q7 bis Q9. Wenn die Transistoren Q7 bis Q9 an Q6 angepaßt sind, dann hat jeder dieser Transistoren Q7 bis Q9 einen Kollektorstrom, der identisch ist mit dem Strom I1. Diese Kollektorströme I2, I5 uns I6 können verändert werden gegenüber dem Kollektorstrom 11 durch Änderung der Geometrien der Transistoren Q7 bis Q9, relativ zur Geometrie des Transistors Q6, wie Fachleute ohne weiteres erkennen. Da die bevorzugte Ausführungsform der Erfindung eine integrierte Schaltung ist, kann die Anpassung zwischen den Transistoren Q7, Q8 und Q9 und zwischen den Transistoren M1, M2 und M3 ohne weiteres erreicht werden wegen der Nähe dieser Transistoren zueinander auf dem integrierten Schaltungschip.
• Da die Basisansteuerung der Transistoren Q7-Q9 festgelegt ist durch den Pegel des Stromes I1, wirken die Transistoren Q7-Q9 als Stromquellen mit der Tendenz, ihre Kollektorströme unter allen Bedingungen konstant zu halten. Dies beruht jedoch auf der Annahme, daß sich 11 nicht ändert.
• Der Strom 12 wird aufgeteilt durch die Schalttransistoren Q1-Q3, da diese Transistoren einen gemeinsamen Emitterknoten aufweisen. Demgemäß stehen sie im Wettbewerb miteinander bezüglich des Stromes I2. Wenn entweder der Transistor Q1 oder Q2 durchgeschaltet ist, fließt der Strom I2 primär als Kollektorstrom des Transistors Q1 bzw. Q2, der durchgeschaltet ist. Dies beläßt Q3 mit einem sehr kleinen Emitterstrom und deshalb mit einem sehr kleinen Kollektorstrom. Dies tendiert dahin zu bewirken, daß die Spannung am Knoten ansteigt wegen des geringeren Spannungsabfalls über dem Kanal des Transistors M3. Dieser niedrigere Spannungsabfall läßt die Spannung am Knoten 16 in Richtung VCC ansteigen. Die hohe Spannung am Knoten 16 schaltet den Transistor Q5 durch und bewirkt damit, daß die Vo2-Ausgangsspannung ansteigt wegen der Tendenz des Transistors Q5, mehr Stromfluß durch die Stromquelle Q9 zu erzwingen. Wenn umgekehrt weder Transistor Q1 noch Q2 von der an die Knoten 20 und 22 angelegten Spannung durchgeschaltet ist, dann liefert der Transistor Q3 den meisten oder den gesamten Emitterstrom I2. Dies hat zur Folge, daß Q1 und Q2 sehr kleine Kollektorströme führen. Wenn ein geringer Kollektorstrom durch den Kanal des Transistors M2 und die Diode D1 fließt, ist der Spannungsabfall von der VCC-Schiene 18 zum Knoten 14 sehr klein. Dies bedeutet, daß der Knoten 14 etwa gleich liegt mit der Spannung auf der VCC-Schiene 18. Andererseits wird der Kollektorstrom von Q3 relativ groß sein und damit bewirken, daß ein erhöhter Spannungsabfall über der Diode D2 und dem Kanal des Transistors M3 ansteht. Demgemäß wird die Spannung am Knoten 16 niedriger als die Spannung am Knoten 14. Die hohe Spannung am Knoten 14 bewirkt, daß der Transistor Q4 versucht, mehr Strom durch die Stromquelle Q8 zu erzwingen und dadurch die Ausgangssignalspannung Vo1 auf Knoten 24 zum Anstieg zu bringen. Die niedrige Spannung an Knoten 16 bewirkt, daß die Spannung Vo2 am Knoten 26 niedrig ist.
• Das Vorhandensein der Klemmdioden D1 und D2 tendiert dahin, die Spannungen an den Knoten 14 und 16 derart zu stabilisieren, daß diese Spannungen sich nur geringfügig ändern bei Veränderungen der Kollektorströme I3 und I4. Die vorteilhafte Wirkung der Begrenzung des Spannungsausschlags an Knoten 14 und 16 besteht darin, daß der Betrieb des Gatters beschleunigt wird, weil die parasitären Kapazitäten in Verbindung mit jedem der Ausgangsknoten nicht so stark geladen bzw. entladen werden müssen, wie wenn die Spannungsausschläge an diesen Knoten höher wären.
• Das Vorhandensein der Klemmdioden D1 und D2 hat auch die Tendenz, die Sättigung der Transistoren Q1 und Q3 im Falle ansteigender Temperaturen zu verhindern. Das bedeutet, daß dann, wenn die Eingangsspannungen an den Knoten 20, 22 und 23 von Schaltkreisen abhängen mit Thermocharakteristik derart, daß die Spannungen an diesen Knoten mit zunehmenden Temperaturen ansteigen, dann ist das Vorhandensein der Dioden D1 und D2 wünschenswert zum Unterstützen der Verhinderung der Sättigung eines der Transistoren Q1-Q3. Die Sättigung eines bipolaren Transistors tritt ein, wenn die Basisspannung über die Kollektorspannung hinaus ansteigt, wodurch die Basiskollektorsperrschicht in Durchlaßrichtung vorgespannt wird (mit der Annahme eines NPN-Transistors - umgekehrt für PNP). Da der Spannungsabfall über einer Diodensperrschicht abnimmt mit zunehmender Temperatur, werden die Spannungen an den Knoten 14 und 16 mit zunehmenden Temperaturen und sonst gleichbleibenden Bedingungen ansteigen. Demgemäß steigen die Spannungen an Knoten 14 und 16 mit zunehmenden Temperaturen. Wenn demgemäß die Spannungen an den Basisanschlüssen der Transistoren Q1-Q3 mit zunehmender Temperatur ansteigen infolge des Temperaturgangs der Schaltkreise, welche die Eingangsspannungen an die Knoten 20, 22 und 23 liefern, dann wird dieser Anstieg der Basisspannung dieser Transistoren kompensiert durch den entsprechenden Anstieg der Kollektorspannungen an den Knoten 14 und 16. Dies hat die Tendenz, die Transistoren Q1-Q3 daran zu hindern, unabsichtlich in Sättigung zu gehen wegen zunehmender Temperatur.
• Es gibt zwei Nachteile bei dem Vorhandensein der Dioden D1 und D2, die aufgewogen werden müssen gegen die Vorteile des Vorhandenseins dieser Dioden. Erstens bewirkt die Temperaturabhängigkeit der Dioden D1 und D2, daß der Logiksprung kleiner ist mit zunehmender Temperatur bei gleicher Änderungsrate wie der Sperrschichtabfall über einer in Durchlaßrichtung vorgespannten Diode. Der Grund dafür ist, daß für einen konstanten Wert des Stromes durch die Dioden D1 und D2 der Sperrschichtspannungsabfall über diesen Dioden abnimmt mit einer Rate von -1,5 mV/ºC. Wenn demgemäß entweder Q1 oder Q2 einen hohen Strompegel ziehen, um so den Kollektorknoten 14 auf niedrigem Logikpegel zu halten und dieser Strom konstant gehalten wird bei zunehmender Temperatur, dann wird die resultierende Verringerung im Abfall über der Diode D1 bewirken, daß der niedrige Logikpegel an Knoten 14 ansteigt mit einer Rate von 1,5 mV/ºC. Bezüglich des Ausgangsknotens 24 kommen zwei Diodenabfälle ins Spiel, nämlich der Diodenabfall über D1 und der Diodenabfall über der Basisemittersperrschicht von Q4, der ebenfalls abfällt. Das Ergebnis ist, daß der niedrige Spannungspegel des Logiksprunges ansteigt als Funktion der Summe der Abnahmen in dem Sperrschichtabfall über zwei in Durchlaßrichtung vorgespannten Dioden.
• Die Tatsache, daß der Logiksprung abnimmt mit zunehmender Temperatur, hat die Tendenz, den Rauschabstand dieser Schaltung zu verschlechtern. Deshalb ist der abnehmende Rauschabstand mit zunehmender Temperatur kein ernsthafter Nachteil.
• Ein Nachteil des Vorhandenseins der Dioden D1 und D2 ist, daß die Sperrschichtkapazitäten der Dioden sich hinzuaddieren zu der gesamten parasitären Kapazität, welche die Ausgangsknoten 14 und 16 beeinflußt. Der geringfügige Geschwindigkeitsverlust wird jedoch wettgemacht durch den hohen Gewinn in Leistungseinsparungen, ermöglicht durch die Anwendung der Erfindung. Darüberhinaus bewirkt das Vorhandensein der Dioden D1 und D2 ein totes Band in dem Sinne, daß die beiden Ausgänge sich nicht gleichzeitig in Richtung ihres neuen Zustands bewegen, wenn sich das Eingangssignal ändert. Statt dessen beginnt ein Ausgang, sich unmittelbar zu verändern, während der andere sich nicht unmittelbar bewegt. Diese Charakteristik beruht auf der Nichtlinearität der zusammengesetzten Belastung, bestehend aus der Diode, parallel zu dem MOS-Transistor, und ist unter bestimmten Umständen nützlich.
• Das Vorhandensein der Dioden D1 und D2 hat die Tendenz, die Spannungen an den Knoten 14 und 16 etwas weniger abhängig zu machen von der Anpassung der Stromquelle- und Stromsenkekapazitäten, wodurch diese Spannungen besser voraussagbar werden. Wenn die Dioden D1 und D2 nicht vorhanden wären, dann würden die Spannungssprünge an den Knoten 14 und 16 stärker abhängen von der Anpassung zwischen der Größe des Stromes, eingespeist an die Knoten 14 und 16 an die Kanäle der MOS-Transistoren M2 und M3 und den Kollektorströmen I3 und I4, die von den Knoten 14 und 16 über die Transistoren Q1-Q3 abgezogen werden. Das heißt, wenn der Transistor Q1 in solcher Weise betrieben wird, daß er mehr Strom vom Knoten 14 abzieht als über den Kanal des Transistor M2 zugeführt wird, und keine Diode D1 vorhanden wäre, um Zusatzstrom zu liefern zum Ausgleich der Differenz, dann müßte die Spannung über M2 ansteigen und dadurch möglicherweise Q1 oder Q2 sättigen.
• Umschalten zum Niedrigleistungsmodus:
• Wenn das ECL-Gatter auf den Niedrigleistungsmodus umgeschaltet wird, bewirkt das MODE-Signal vom Bus 12, daß die Transistoren M2 und M3 und der Stromspiegelbelastungstransistor M1 in ihren hochimpedanten Zustand umschalten. Wenn der Knoten 14 im niedrigen Logikzustand vor dem Umschalten auf den Niedrigleistungsmodus war, muß er in diesem niedrigen Logikzustand gehalten werden nach dem Umschalten auf den Niedrigleistungsmodus. Da dieser Modus bewirkt, daß die Impedanz von M1 erheblich ansteigt, wird der Vorstrom I1 erheblich kleiner. Das Ergebnis ist, daß die Basisemitterspannung des Transistors Q6 auf den Pegel abschlafft, um den Pegel für I1 zu halten. Dies bewirkt, daß die anderen Vorströme I2, I5 und I6 neue niedrigere Pegel annehmen als Funktion des neuen niedrigeren Pegels der Basisemitterspannung zwischen Knoten 28 und 30. Als Ergebnis des niedrigeren Wertes von Strom I2 ziehen die Transistoren Q1 und Q2 einiges weniger an Strom I3 aus dem Knoten 14. Um den Knoten 14 auf dem niedrigen Logikpegel zu halten, muß der MOS-Transistor eine höhere Impedanz annehmen, was bewirkt, daß der Spannungsabfall über dem Kanal des Transistors M1 im wesentlichen derselbe ist bei dem neuen niedrigeren Pegel des Stromes I3, wie er über dem Kanal vorlag, wenn I3 einen höheren Wert hatte. Die Funktion des MODE-Signals besteht darin zu bewirken, daß alle MOS-Transistoren ihren hochimpedanten Zustand für den Niedrigleistungsmodus annehmen zum Abschneiden des Vorstromes auf niedrigere Pegel und gleichzeitig zum Aufrechterhalten des Logikzustandes des Gatters.
• Die Vorteile der Klemmdioden D1 und D2, die Spannungen an den Knoten 14 und 16 besser vorhersagbar zu machen, kann auch in anderer Weise erzielt werden. Dies erfolgt durch Eliminieren der Dioden D1 und D2 und Auslegen der MOS-Transistoren M2 und M3 in Anpassung an den Transistor M1 derart, daß der Strom, der an die Ausgangsknoten 14 und 16 über die Transistoren M2 und M3 geliefert wird, an die Ströme 13 und 14 angepaßt wird, die aus diesen Knoten von den Transistoren Q1-Q3 abgezogen werden. Um dieses Konzept zu erweitern, wird wegen des Betriebs des Stromspiegels die Stromdichte im Kollektor von Q7 gleich sein der Stromdichte in dem Kollektor von Q6. Da I1 gesteuert werden kann durch die Auslegung des Transistors M1 und durch Anwenden eines geeigneten MODE-Steuersignals, kann 12 so gesteuert werden, daß er gleich I1 ist, wenn die physikalischen Abmessungen der Transistoren Q6 und Q7 gleich sind. Da 12 bekannt sein wird, werden die Kollektorströme 13 und 14 auch bekannt für gegebene Zustände der Eingangsspannungen an den Knoten 20, 22 und 23. Demgemäß können die MOS-Transistoren M2 und M3 ausgelegt werden relativ zu der Auslegung des Transistors M1 derart, daß der Strom, der über diese Transistoren den Ausgangsknoten 14 und 16 zugeführt wird, an die Ströme angepaßt wird, der von diesen Knoten über die Transistoren Q1-Q3 abgezogen wird. Natürlich wird infolge der Kirchhoff'schen Stromgesetze der Strom, der in die Knoten 14 und 16 fließt, immer gleich werden dem Strom, der aus diesen Knoten herausfließt. Durch richtiges Anpassen der Transistoren M2 und M3 an die Kennwerte des Transistors M1 kann man ein relativ genaues Anpassen erzielen, und die Dioden D1 und D2 können weggelassen werden.
• Der Hauptgrund für das Vorhandensein der Klemmdioden D1 und D2 ist die Schwierigkeit der genauen Steuerung des Widerstandes der MOS-Transistorkanäle. Zahlreiche Variationen bei der Dotierung der MOS-Transistorstrukturen und bei der Steuerung des MODE-Steuersignals können auftreten. Diese Variationen bewirken einen gewissen Grad der Unvorhersagbarkeit des Kanalwiderstandes der Transistoren M2 und M3 in dem Modus niedriger Leistung und hoher Leistung. Da diese Widerstände nicht genau steuerbar sind, wird die genaue Anpassung der Stromquellenfähigkeit der MOS-Transistoren im Vergleich mit der Stromsenkefähigkeit der bipolaren schaltenden Transistoren des ECL-Gatters problematisch. Das Vorhandensein der Klemmdiode D1 und D2 verringert erheblich die Notwendigkeit für das exakte Anpassen der Stromquellenfähigkeit an die Stromsenkenfähigkeit.
• Um von dem Klemmeffekt der Dioden Gebrauch zu machen, sollten die MOS-Transistoren M2 und M3 relativ zu M1 so bemessen werden, daß die Kanalströme durch M2 und M3 kleiner sind als 12, derart, daß die Dioden D1 und D2 in ihrem 60 mV/Dekadebereich arbeiten, wenn der Eingang in dem richtigen Logikzustand ist, um einen niedrigen Ausgang zu bewirken. Der Strom, der zusätzlich erforderlich ist, um den Strom in die Ausgangsknoten 14 und 16 an den Strom aus diesen Knoten heraus anzupassen, wird dann über die Dioden geliefert, und sie sind in den richtigen Bereichen ihrer I-V-Kurven vorgespannt, um richtig die Spannung an den Knoten 14 und 16 zu steuern. In einem solchen Falle wird der Strom, geliefert über den Kanal der MOS-Transistoren, beispielsweise IM2 im Falle des Knotens 14, plus der Strom, geliefert über die Diode ID, sich an den Kollektorstrom I3 der Transistoren Q1 und Q2 anpassen.
• Wie man aus einer Überprüfung von Fig. 2 erkennen kann, kann sich der Strom durch die Diode 1D ändern um einen großen Betrag in bestimmten Abschnitten der Diodencharakteristikkurve, ohne eine erhebliche Änderung des Sperrschichtspannungsabfalls über der Diodensperrschicht zu bewirken. Beispielsweise tritt eine sehr kleine Änderung im Sperrschichtabfall ein bei großen Änderungen des Stromes durch die Diode für den Bereich zwischen den Punkten 42 und 44 in Fig. 2. Demgemäß kann die Spannung an den Knoten 14 und 16 genauer gesteuert werden durch Aufbauen und Vorspannen des Schaltkreises derart, daß der Strom durch die Dioden D1 und D2 innerhalb des 60 mV/Dekadeabschnitts der Diodencharakteristikkurve bleibt.
• In der bevorzugten Ausführungsform sind die Transistoren M1-M3 P-Kanal-MOS-Komponenten. In anderen Ausführungsformen jedoch könnten die Transistoren M1-M3 N-Kanal-Komponenten sein. Wenn N-Kanal-Komponenten verwendet werden, gibt es bestimmte Vorteile und Nachteile. P-Kanal-Komponenten haben den Vorteil, daß ihre Majoritätsträger Löcher sind und ihre Sources positiv sind relativ zu ihren Drains. Demgemäß sind die Sources an die VCC-Schiene 18 angeschlossen. Dies bedeutet, daß die Gate-Source-Spannung, erforderlich zum Durchschalten der Transistoren M1-M3, bestimmend ist dergestalt, daß VCC festliegt und die Schwelle der Komponente festliegt, so daß die Gate-Source-Spannung zum Ein- und Ausschalten des Transistors immer bekannt sein wird. P-Kanal-Komponenten können jedoch weniger Strom pro Flächeneinheit liefern als N-Kanalkomponenten. P-Kanalkomponenten müssen nämlich etwa doppelt so breit wie N-Kanalkomponenten sein zum Liefern desselben Stromes für eine gegebene Gate-Source-Spannung und einen gegebenen Schwellenwert. Wenn demgemäß an Chip-Fläche in dem System zu sparen ist, in welchem die Erfindung angewandt wird, ist es bevorzugt, NMOS-Komponenten für die Transistoren M1-M3 zu verwenden, da sie viel kleiner gemacht werden können für eine gegebene Spannungsquellenfähigkeit.
• Der Nachteil der Verwendung von NMOS-Komponenten ist, daß bei NMOS Elektronen die Majoritätsträger sind und deshalb die Source von N-Kanalkomponenten mit den Ausgangsknoten 14 und 16 verbunden werden muß. Da die Spannung an den Ausgangsknoten 14 und 16 nicht festliegt und unbestimmt sein kann, wenn keine Klemmdioden D1 und D2 vorhanden sind und die Anpassung nicht präzise ausgeführt worden ist, ist auch die Gate-Source-Spannung, erforderlich zur Steuerung des Widerstandes der Kanäle der NMOS-Versionen von M2 und M3, ebenfalls etwas unsicher. Wenn NMOS-Komponenten für M1-M3 zu verwenden sind, dann werden ihre Kanäle derart dotiert, daß die Transistoren im niedrigimpedanten Zustand sind und Strom hindurchfließt, wenn die Gate-Source-Spannung null ist. Zum überführen der Schaltung in den Niedrigleistungszustand müssen die Transistoren M1 und M3 mit ihren Gate-Source-Spannungen ins Negative getrieben werden zum Verringern des Stromflusses durch die Kanäle der Transistoren M1-M3. NMOS-Komponenten könnten verwendet werden, wenn das MODE-Steuersignal auf Bus 12 hinreichend negativ gemacht wird, um immer in der Lage zu sein, die Transistoren M1-M3 auszuschalten, wenn der Niedrigleistungsmodus für irgendeine Spannung gewünscht wird, die auf den Knoten 14 und 16 vorliegen mag.
• NMOS-Komponenten sind auch bevorzugt, wo Geschwindigkeit das primäre Anliegen in der Systemauslegung ist. Das heißt, für eine gegebene Chipfläche, vorgesehen für die NMOS-Komponenten M1-M3, könnte mehr Strom geliefert werden, wenn diese Komponenten N-Kanalkomponeten wären, als wenn sie P-Kanalkomponten sind. Höhere Ströme bedeutet schnellere Betriebsgeschwindigkeit.
Vorteile der Erfindung
• Der Hauptvorteil der Erfindung besteht darin, daß sie die Position auf der Geschwindigkeits/Leistungskurve ändern kann, wie sie traditionell angewandt wird, um die Güte der Logik zu bestimmen. Das heißt, ein ECL-Gatter kann bei Anwendung der Erfindung mit einem sehr niedrigen Leistungspunkt auf der Kurve arbeiten, wenn keine Schaltvorgänge auszuführen sind, und kann auf den Hochleistungs/Hochgeschwindigkeitspunkt auf der Kurve gebracht werden, wenn Schaltungen auszuführen sind. Der Gesamteffekt besteht darin, ein ECL-Gatter zu haben, das ebenso schnell schaltet wie andere mit hoher Leistung arbeitende ECL-Gatter, während die mittlere Leistungsdissipation erheblich niedriger ist. Die gesamte Leistungseinsparung kann ziemlich dramatisch sein mit einem sehr kleinen Nachteil bei der Betriebsgeschwindigkeit. Es gibt eine kleine Verschlechterung in der Arbeitsgeschwindigkeit im Zusammenhang mit der Erfindung, da parasitäre Kapazitäten in Verbindung mit den MOS-Transistoren und Klemmdioden auf den Ausgangsknoten gekoppelt werden. Diese parasitären Kapazitäten können typischerweise eine Verlangsamung der Schaltgeschwindigkeit um etwa 50 Pikosekunden mitsichbringen.
• Dieser Nachteil wird jedoch durch die Leistungseinsparung mehr als aufgewogen. Typischerweise wird dem Konstrukteur bei der Auslegung eines Speichersystems ein Leistungsbudget vorgegeben. Der Konstrukteur ist dann gezwungen, einen Arbeitspunkt auf der Geschwindigkeits/Leistungskurve auszuwählen, der ihn innerhalb des Leistungsbudgets hält, und er muß sich zufriedengeben mit der Geschwindigkeit, die vorgegeben ist bei Betrieb mit diesem Leistungspegel. Bei Anwendung der Erfindung kann der Konstrukteur die Geschwindigkeit auswählen, bei der er arbeiten möchten, und dann kann er einen niedrigen Leistungspegel auswählen, bei dem gearbeitet werden soll, indem er entsprechend die MOS-Transistoren M1-M3 bemißt und dotiert. Da er den Niedrigleistungszustand extrem niedrig machen kann, kann der Designer eine Betriebsgeschwindigkeit erzielen, die er haben will, während er sich leicht innerhalb des Leistungsbudget für das System halten kann.
• Als ein Beispiel für die Einsparungen, die erzielbar sind bei Anwendung der Erfindung sei angenommen, daß die Erfindung als Dekoder angewandt wird für das Ansteuern der Wortleitungen oder Bitleitungen in einem großen Speicher. Typischerweise wird ein großer Speicher 256 oder 512 solcher Dekoder umfassen. Es sei außerdem angenommen, daß der Konstrukteur bei 200 Pikosekunden Gatterverzögerung arbeiten möchten. Um diese Gatterverzögerung zu erzielen, muß das Gatter mit 200 Mikro-Ampere arbeiten. Es sei ferner angenommen, daß das Leistungsbudget für das System erfordert, daß jedes Gatter mit 50 Mikro-Ampere arbeitet. Dies würde bewirken, daß die Gatterverzögerung für die bei diesem Leistungspegel arbeitenden Gatter 800 Pikosekunden betrüge oder viermal so lange, wie der Konstrukteur möchte. Bei Anwendung der Erfindung könnte das Leistungsbudget erfüllt werden, und die Gatterverzögerung würde nur 250 Pikosekunden betragen. Die Einsparungen würden natürlich noch größer, wenn das System größer wäre, derart, daß mehr Gatter eingesetzt werden, oder wenn das System ein strikteres Leistungsbudget hätte.
• Fig. 3 zeigt ein Beispiel einer typischen Anwendung der Erfindung. Eine Ansammlung von Gattern 46 umfaßt gemeinsam einen Dekoder für das Ansteuern einer Bitleitung oder einer Wortleitung 48 in einem Speicherschaltkreis. Die Bitleitung oder Wortleitung ist verbunden mit einer gemeinsamen Stromsenke 50, die so ausgelegt ist, daß sie Ausgangsstrom von nur einem Gatter in der Ansammlung von Gattern, aus denen der Dekoder besteht, senken kann. Diese gemeinsame Stromsenke wird üblicherweise angewandt, um von einem hohen Logikpegel auf einen niedrigen Logikpegel zu gelangen. Der Abstieg von dem hohen auf den niedrigen Pegel erfolgt, indem die gemeinsame Stromsenke 50 Strom aus den parasitären Kapazitäten zieht, die zugeordnet sind jedem Ausgangslastkondensator CL und der Leitung 48, hervorgerufen dadurch, daß diese Leitung mit den Ausgängen einer Mehrzahl von Dekodern verbunden ist. Normalerweise ist nur ein Gatter in einem Dekoder zu irgendeinem Zeitpunkt hochliegend. Wenn die Gatter in dem Dekoder konventionell ausgelegt sind und nicht die schaltbaren Belastungsimpedanzen gemäß der Erfindung aufweisen, dann gehen, wenn die Leistung zu diesen konventionellen Gattern abgeschaltet wird, sowohl ihr nichtinvertierter als auch ihr invertierter Ausgang auf einen hohen Logikzustand. Dies führt nicht nur zu einem Versagen des Aufrechterhaltens der Logikzustände, die vor dem Übergang von der hohen Leistung auf den Niedrigleistungszustand vorlagen, sondern überschwemmt auch die gemeinsame Stromsenke 50. Wenn der Hochleistungsmodus an allen Gattern 46 des Dekoders wieder hergestellt wird (wenn es sich um Gatter nach dem Stand der Technik handelt), muß die gemeinsame Stromsenke Ausgangsstrom von den parasitären Kapazitäten aller Gatter senken im Gegensatz zu nur einem Gatter, um von dem hohen auf den niedrigen Pegel zu gelangen. Wenn demgemäß zehn solcher Gatter vorliegen, benötigt die Rückkehr vom hohen auf den niedrigen Pegel zehn mal so lange, als wenn die Erfindung angewandt würde.
• Fig. 4 zeigt eine andere Anwendung, bei der die Erfindung brauchbar ist. In Fig. 4 steht eine Mehrzahl von Gattern, welche die Terms der Boolean'schen Ausdrücke, die bei 50 dargestellt sind, ausführen, in ODER-Beziehung mit einem gemeinsamen Bus 52. Das heißt, das Gatter 54 liefert den Logikterm A' (nicht A) in UND-Beziehung mit dem ENABLE-A'-Signal. Das Gate 56 liefert den zweiten Term in dem Ausdruck 50, und das Gate 58 liefert den dritten Term in dem Ausdruck 50. In der interessierenden Situation ist zu irgendeinem Zeitpunkt nur einer dieser Terms aktiv. Wenn demgemäß der erste Term aktiv ist, ist die Leitung 60 hoch, und die Leitungen 62 und 64 sind niedrig. Wenn die Gates 54, 56 und 58 konventionell sind, müssen die Gates 56 und 58 in ihrem Hochleistungszustand gehalten werden, derart, daß sie ihre Leitungen 62 und 64 auf niedrigem Logikpegel halten, um sie daran zu hindern, die Steuerung über den Bus zu übernehmen und zu bewirken, daß der Bus 52 ein Signal führt, das nicht eine genaue Reflexion des Eingangssignals ist, das in dem Ausdruck 50 repräsentiert ist. Das bedeutet, der Bus 52 wird nicht mehr ein Signal führen, das repräsentativ ist für den bei 50 gezeigten Ausdruck. Bei Anwendung der Erfindung jedoch können die Gatter 56 und 58 auf ihren Niedrigleistungszustand heruntergefahren werden, und die Leitungen 62 und 64 bleiben niedrig. Demgemäß führt der Bus 52 ein Signal, definiert durch den Boolean'schen Ausdruck bei 50, während Leistung in den Gattern 56 und 58 eingespart wird.
• Die Anwendung der Erfindung wird nicht genau die Spannungen an den Ausgangsknoten der Gatter konservieren, wie sie im Hochleistungsmodus existierten. Wenn ein bestimmter Ausgang logisch niedrig war in dem Hochleistungszustand, wird dieser niedrige Logikpegel um etwa 120 Milli-Volt ansteigen, wenn das Gatter heruntergefahren wird. In ähnlicher Weise wird, wenn ein bestimmter Ausgang auf hohem Logikpegel im Hochleistungsmodus war, seine Spannung um etwa 60 Milli-Volt ansteigen, wenn das Gatter leistungsmäßig heruntergefahren wird. Diese geringfügigen Änderungen sind jedoch nicht genug zum Ändern des Betriebs des System bei Anwendung der Erfindung, wie es sonst der Fall wäre, wenn konventionelle Gatter eingesetzt würden und das Herabfahren der Leistung die Logikpegel in dem System ändern würde.

Claims (14)

1. Eine Vorrichtung für die Änderung der Leistungsabfuhr eines Logikgatters zwischen hohem und niedrigem Leistungsmodus im Ansprechen auf einen Steuersignaleingang, während die logischen Ausgangsspannungen des Gatters im wesentlichen beibehalten werden, welches Logikgatter mindestens zwei emittergekoppelte bipolare Schalttransistoren (Q1, Q2, Q3) umfaßt mit gemeinsamen Emitterklemmen und einer Belastungsimpedanz, welche Vorrichtung umfaßt:

einen Modussteuerbus (12) für den Empfang eines Modussteuersignals;

Mittel (10, M1), die an das emittergekoppelte Logikgatter (Q1, Q2, Q3) und den Modussteuerbus (12) angekoppelt sind für das Etablieren des kombinierten Vorstromes durch alle bipolaren Schalttransistoren bei entweder einem hohen oder einem niedrigen Vorstrompegel im Ansprechen auf das Modussteuersignal, und schaltbare Lastimpedanzen (M2, M3), die an den Modussteuerbus (12) und an das emittergekoppelte Logikgatter (Q1, Q2, Q3) angekoppelt sind für das Schalten im Ansprechen auf das Modussteuersignal, von einem ersten Impedanzpegel, während das emittergekoppelte Logikgatter bei dem hohen Vorstrompegel arbeitet, zu einem zweiten höheren Impedanzpegel, wenn das emittergekoppelte Logikgatter bei dem niedrigen Vorstrompegel arbeitet.

2. Die Vorrichtung nach Anspruch 1, bei der Mittel für das Etablieren des Vorstromes ein MOS-Transistor (M1) ist, der mit seinem Gate an den Modussteuerbus (12) angekoppelt ist für den Empfang des Modussteuersignals, und ein Stromspiegel (Q6, Q7, Q8, Q9), der eine Vorstromeingangsklemme (28) aufweist sowie eine gemeinsame Emitterstromausgangsklemme, angekoppelt an die gemeinsame Emitterklemme des emittergekoppelten Logikgatters (Q1, Q2, Q3), wobei der MOS-Transistor (M1) mit seiner Source- beziehungsweise Drain-Klemme zwischen einer Leistungsklemme (18) für das Ankoppeln an eine Gleichvorspannung und die Vorstromeingangsklemmen des Stromspiegels gekoppelt ist.

3. Die Vorrichtung nach Anspruch 2, bei der der MOS-Transistor (M1) ein PMOS-Transistor ist.

4. Die Vorrichtung nach Anspruch 2, bei der der MOS-Transistor (M1) ein NMOS-Transistor ist.

5. Die Vorrichtung nach Anspruch 2, bei der die Lastimpedanz aus mindestens zwei MOS-Transistoren (M2, M3) besteht, von denen jede eine Kanalelektrode an das emittergekoppelte Logikgatter (Q1, Q2, Q3) angekoppelt hat, derart, daß der Kollektorstrom für jeden der bipolaren Schalttransistoren in dem emittergekoppelten Logikgatter durch einen der genannten MOS-Transistoren fließt, wobei der Modussteuerbus (12) an die Gates der MOS-Transistoren (M2, M3) sowohl in den Lastimpedanzmitteln als auch in den Mitteln für das Etablieren des Vorstroms angekoppelt ist.

6. Die Vorrichtung nach Anspruch 5, bei der die MOS-Transistoren (M2, M3) in den Schaltermitteln PMOS-Transistoren sind.

7. Die Vorrichtung nach Anspruch 5, bei der die MOS-Transistoren (M2, M3) in den Schaltermitteln NMOS-Transistoren sind.

8. Die Vorrichtung nach Anspruch 5, ferner gekennzeichnet durch Klemmdiodemittel (D1, D2), die an die Source- beziehungsweise Drain-Klemmen jedes der genannten MOS-Transistoren (M2, M3) in den Lastimpedanzmitteln derart angekoppelt sind, daß ein zusätzlicher Pfad geschaffen wird, durch den Kollektorstrom in die bipolaren Schalttransistoren fließen kann.

9. Die Vorrichtung nach Anspruch 5, ferner umfassend Mittel (D1, D2) für das Klemmen der Spannungen an den Kollektoren der bipolaren Schalttransistoren (Q1, Q2, Q3) auf einen vorbestimmten Spannungsbereich.

10. Die Vorrichtung nach Anspruch 8, bei der die MOS-Transistoren (M2, M3) in den Mitteln für das Etablieren und in den Mitteln für das Schalten so bemessen und dotiert sind und Schwellenpegel derart aufweisen, daß die MOS-Transistoren in den Schaltmitteln weniger Strom liefern als der bipolare Kollektorstrom um eine Stromgröße, die bewirkt, daß die Dioden (D1, D2) in ihrem 60 Millivolt/Dekadebereich arbeiten.

11. Die Vorrichtung nach Anspruch 1, bei der jede der Lastimpedanzen umfaßt:

einen ersten MOS-Transistor (M2, M3), der mit seinen Kanalelektroden zwischen einen Leistungsversorgungseingang für das Einspeisen von Leistung in das Logikgatter und einen Spannungsausgangsknoten des Logikgatters gekoppelt ist, welcher MOS-Transistor ein Gate aufweist für das Ankoppeln an den Modussteuerbus (12), welcher Modussteuerbus (12) ein Modussteuersignal führt zum Bewirken des Schaltens des ersten MOS- Transistors zwischen einem hochimpedanten und einem niederimpedanten Status;

und bei der die Mittel für das Etablieren des Vorstromes umfassen:

einen Stromspiegel (10) für das Bereitstellen eines geregelten Vorstromflusses durch das Logikgatter; und

einen zweiten MOS-Transistor (M1), angekoppelt an den Stromspiegel, in dem der zweite MOS-Transistor mit seinen Source- beziehungsweise Drain-Klemmen zwischen eine Leistungsversorgungsklemme und den Referenzstromeingangsknoten in dem Stromspiegel gekoppelt hat, und ein Gate aufweist, angekoppelt an den Modussteuerbus (12), der das Modussteuersignal führt.

12. Ein Verfahren zum Betreiben eines emittergekoppelten Logikschaltkreises, der zwei bipolare Transistoren (Q1, Q2, Q3) aufweist mit Basis, Emitter und Kollektor sowie Lastimpedanzen und gekoppelt sind zum Teilen eines gemeinsamen Emittervorstromes, der in eine gemeinsame Emitterleitung zu einem Referenzpotential fließt, um so den emittergekoppelten Logikschaltkreis zwischen einem Modus mit hohem Leistungsumsatz und hoher Schaltgeschwindigkeit beziehungsweise einem Leerlaufmodus mit niedriger Leistung umschaltet, gekennzeichnet durch die Schritte:

Schalten des gemeinsamen, von den bipolaren Schalttransistoren geteilten Emittervorstromes zwischen einem ersten Strompegel und einem zweiten niedrigeren Strompegel; und

gleichzeitiges Schalten der Lastimpedanzen für die bipolaren Schalttransistoren aus einem ersten Impedanzzustand, während sie mit einem ersten Strompegel arbeiten, zu einem zweiten höherimpedanten Status, während sie mit einem zweiten niedrigeren Strompegel arbeiten, um so den Kollektor einer Referenzpotentialspannungsdifferenz zu überlassen, die im wesentlichen bei beiden Betriebsmoden unverändert ist.

13. Das Verfahren nach Anspruch 12, bei dem der Schritt des Schaltens des Vorstromes zwischen den beiden unterschiedlichen Strompegeln ausgeführt wird durch Anlegen eines Modussteuersignals an das Gate eines MOS-Transistors (M1), dessen Kanal den Kollektorstrompegel eines bipolaren Transistors eines Stromspiegels (10) führt und steuert, wo der Stromspiegel den Pegel des gemeinsamen Emitterstroms steuert und bewirkt, daß das Modussteuersignal mindestens zwei Pegel annimmt, von denen der eine dazu dient, zu bewirken, daß der erste Strompegel fließt und der andere dazu dient, zu bewirken, daß der zweite niedrigere Pegel des Emittervorstromes fließt.

14. Das Verfahren nach Anspruch 13, bei dem der Schritt des Schaltens der Lastimpedanz den Schritt umfaßt, dasselbe Modussteuersignal, das zum Schalten des Vorstromes zwischen dem ersten und dem zweiten Pegel benutzt wird, an die Gates der MOS-Transistoren anzulegen, durch welche der Kollektorstrom der bipolaren Schalttransistoren fließt, um die MOS-Transistoren zu veranlassen, zwischen ersten und zweiten Impedanzpegeln zu schalten.