DE3850048T2

DE3850048T2 - Speicherzellenzugriff.

Info

Publication number: DE3850048T2
Application number: DE3850048T
Authority: DE
Inventors: Cornelis Dietwin C O Hartgring; Tiemen C O Philips Int Poorter
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1987-11-20
Filing date: 1988-11-15
Publication date: 1995-02-16
Anticipated expiration: 2008-11-16
Also published as: GB2212681A; EP0317012A2; DE3850048D1; EP0317012A3; JPH023170A; GB8727249D0; KR970006193B1; KR890008838A; EP0317012B1; US5038326A

Description

Die vorliegende Erfindung betrifft eine statische CMOS-Submikron- Speicherzelle mit wahlfreiem Zugriff (Static Random Access Memory, SRAM), die ein Paar kreuzgekoppelter Inverter enthält, wobei jeder Inverter eine Reihenschaltung aus einem Inverter-PMOS-Transistor umfaßt, und einen Inverter-NMOS-Transistor zwischen zwei Versorgungsanschlüssen, wobei im Betrieb eine Versorgungsspannung zwischen den genannten beiden Versorgungsanschlüssen angelegt wird, die Ausgänge der Inverter über die jeweiligen NMOS-Zugriff-Transistoren mit entsprechenden Bitleitungen gekoppelt sind und wobei der Speicher weiterhin Vorlade-Mittel zum Vorladen der genannten Bitleitungen auf eine vorbestimmte Vorlade-Spannung vor der Ausführung eines Lesevorgangs enthält.
Ein Speicher nach der obigen Definition ist in einem Artikel mit dem Titel "A 40-ns/100 pF Low-Power Full-CMOS 256 K (32K · 8) SRAM" von W.C.H. Gubbels et al. in dem IEEE Journal of Solid-State Circuits, Vol. SC-22, Nr. 5, Oktober 1987, beschrieben. In diesem Artikel wird ein moderner SRAM behandelt, der mit Hilfe eines 1,3-um-Prozesses hergestellt wurde. Zuverlässige Transistoren für eine 5-V- Stromversorgung erhält man durch Verwendung einer leicht dotierten Drain-Struktur (LLD) zum Schutz der Transistoren gegen Beanspruchung durch heiße Elektronen ("hot electron stress"). Das Phänomen der Beanspruchung durch heiße Elektronen ist an sich gut bekannt und ist darauf zurückzuführen, daß die Ladungsträger im Kanal des jeweiligen Transistors durch das elektrische Feld zwischen Source- und Drain-Elektrode auf eine ausreichend hohe Energie beschleunigt werden, um das Kanalmaterial beim Aufprall zu ionisieren, so daß die Valenzband-Elektronen des Kanalmaterials angeregt werden und in das Leitungsband wechseln. Bei jedem solchen Ereignis ist das Ergebnis ein zusätzliches Leitungselektron und ein Loch, das sich zu der Drain-Elektrode bzw. zum Substrat bewegen kann und damit einen Drain-Source-Strom und einen Substratstrom verursacht. Wenn die durch die Stoßionisation erzeugten Ladungsträger genügend Energie haben, können sie die Energieschwelle zwischen dem Kanalmaterial und dem Isoliermaterial für die Gate-Elektrode des Transistors überwinden. Im Isoliermaterial angekommen, werden einige Träger gefangen und erzeugen so sowohl eine feste Ladung im Isolator als auch Grenzflächen-Fangstellen, die ihrerseits zu einer Änderung der Transistoreigenschaften führen.
Ein derzeitiger Trend ist der Wunsch nach Speichern mit immer größerer Speicherkapazität, und dies impliziert einen Wunsch zur Reduzierung der Speicherzellenabmessungen, damit die erforderliche größere Anzahl von Zellen auf einer angemessenen Fläche des Substrats untergebracht werden kann. Eine Reduzierung der Speicherzellenabmessungen bringt eine Reduzierung der Größe der die Zelle bildenden Transistoren mit sich. Es hat sich jedoch gezeigt, daß wenn die Kanallängen der Zellentransistoren unter 1 um (Submikron) verringert werden, zum Beispiel auf 0,8 um, während die Betriebsbedingungen unverändert aufrechterhalten bleiben, es zu einer Beanspruchung durch heiße Elektronen in den NMOS-Transistoren kommt, obwohl eine leicht dotierte Drain-Struktur (LLD) für die Transistoren verwendet wird, so daß die Lebenserwartung der Zelle drastisch reduziert wird. Es ist klar, daß die Beanspruchung durch heiße Elektronen vermieden werden könnte, wenn man die den Zellen zugeführten Spannungen angemessen reduzierte; es hat sich jedoch herausgestellt, daß eine solche allgemeine Reduzierung zu einer erheblichen Verlängerung der für den Zugriff auf die Zellen benötigten Zeit führt. Die Erfindung hat zur Aufgabe, diesen Nachteil abzuschwächen.
Die Erfindung schafft einen Speicher entsprechend der Definition im ersten Abschnitt, der dadurch gekennzeichnet ist, daß die genannte Versorgungsspannung, wenn sie direkt an den Kanal jedes einzelnen Inverter-NMOS- Transistors und NMOS-Zugriff-Transistors angelegt wird, während dieser Transistor leitend ist, ausreicht, um zu einer Beanspruchung durch heiße Elektronen in diesem Transistor zu führen, daß die genannte Vorlade-Spannung ausreichend unterhalb der genannten Versorgungsspannung liegt, um zu verhindern, daß eine Beanspruchung durch heiße Elektronen in den Zugriff-Transistoren auftritt, und daß der Inverter- NMOS-Transistor jedes Inverters und sein zugehöriger NMOS-Zugriff-Transistor Abmessungen aufweisen, die so beschaffen sind, um eine Spannung, die einen niedrigen logischen Wert darstellt, wenn eine solche Spannung an einem entsprechenden Ausgang eines Inverters an die entsprechende Bitleitung übertragen wird, unter einem Sicherheitswert zu halten, der ausreichend unter einer Schwellenspannung des Inverter- NMOS-Transistors des anderen Inverters liegt, um das Auftreten einer Beanspruchung durch heiße Elektronen im genannten Inverter-NMOS-Transistor des anderen Inverters zu verhindern.
(Es ist zu beachten, daß der Ausdruck "CMOS" hier in dem Sinn verwendet wird, in dem er heute häufig gebraucht wird, und daher so zu verstehen ist, daß er komplementäre Transistorstrukturen umfaßt, in denen sich die Gate-Elektroden des Transistors aus nicht-metallischen Materialien zusammensetzen, zum Beispiel aus Polysilizium).
Die vorliegende Erfindung beruht auf der Erkenntnis, daß zur Vermeidung der Beanspruchung durch heiße Elektronen die maximal zulässige Spannung an dem Leitungskanal eines NMOS-Transistors von der Spannungsdifferenz zwischen der Gate- und der Source-Elektrode des NMOS-Transistors abhängt. Die genannte maximal zulässige Spannung ist für eine unter dem Sicherheitswert liegende Spannungsdifferenz zwischen der Gate- und der Source-Elektrode des NMOS-Transistors größer als für eine über dem Sicherheitswert liegende Spannungsdifferenz zwischen der Gate- und der Source-Elektrode des NMOS-Transistors.
In einer Ausführungsform beträgt die genannte Versorgungsspannung im wesentlichen 5 Volt, liegt die Vorlade-Spannung zwischen im wesentlichen 2,5 Volt und 4 Volt und entspricht der Sicherheitswert im wesentlichen der genannten Schwellenspannung minus 0,3 Volt. Es hat sich gezeigt, daß der obengenannte Spannungsbereich für den Vorlade-Pegel und der spezifizierte Sicherheitswert das Auftreten einer Beanspruchung durch heiße Elektronen in NMOS-Transistoren, die mit Hilfe eines Submikron-Prozesses (z. B. 0,8 um) hergestellt wurden, verhindern kann.
In einer weiteren Ausführungsform enthält der Speicher Steuermittel, um jeden Schreibvorgang so auszuführen, daß ihm ein Vorladen vorausgeht. Um das Auftreten einer Beanspruchung durch heiße Elektronen in den Zugriff-Transistoren zu verhindern, versehen die Steuermittel also die Bitleitungen vor einem Schreibvorgang mit einer Vorladung (z. B. auf einen Spannungspegel, der im Fall einer 5-Volt- Stromversorgung typisch über 2,5 Volt liegt (z. B. 4 V). Die Spannung an den Zugriff- Transistoren ist dann tatsächlich wesentlich geringer als die Versorgungsspannung. Daraufhin schalten die Steuermittel die Zugriff-Transistoren ein und geben dann die gewünschte Information auf die Bitleitungen, um in die Speicherzelle zu schreiben, und so übernehmen die jeweiligen Ausgänge der Inverter in der Speicherzelle die Information auf den jeweiligen Bitleitungen.
In einer weiteren Ausführungsform enthält der Speicher Steuermittel, um jeden Schreibvorgang so auszuführen, daß ihm ein Lesevorgang vorausgeht. Das gewünschte Vorladen der Bitleitungen und das Anwählen der Zugriff-Transistoren vor dem Schreibvorgang, wie im vorhergehenden Abschnitt beschrieben, kann durch einen Lesevorgang durchgeführt werden.
Eine Ausführungsform der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:
Fig. 1 das Schaltbild einer statischen Speicherzelle mit wahlfreiem Zugriff,
Fig. 2 eine Abbildung von dem Bereich, der sich als ein vor heißen Elektronen sicherer Arbeitsbereich für eine bestimmte Konstruktion der N-Kanal- Isolierschicht-Feldeffektttransistor-Struktur erwiesen hat, und
Fig. 3 ein Schaltbild einer statischen Speicheranordnung mit wahlfreiem Zugriff, die Zellen wie die in Fig. 1 gezeigten enthält.
In Fig. 1 enthält eine statische Speicherzelle mit wahlfreiem Zugriff eine erste und eine zweite CMOS-Invertier-Verstarker-Struktur 2, 3 bzw. 4, 5, die kreuzgekoppelt sind, um eine Anordnung zu bilden, die einen ersten stabilen Zustand hat, in dem das Potential am Ausgang 6 der ersten Struktur positiv in bezug auf das Potential am Ausgang 7 der zweiten Struktur ist, und einen zweiten stabilen Zustand, in dem das umgekehrte der Fall ist. Es ist zu beachten, daß die Verstärker-Strukturen, wie abgebildet, doppelt kreuzgekoppelt sind, wobei die Dioden 8 und 9, die mit gestrichelten Linien dargestellt sind, zwischen dem P-Kanal-Transistor 2 und dem N- Kanal-Transistor 3 bzw. zwischen dem P-Kanal-Transistor 4 und dem N-Kanal- Transistor 5 angeordnet sind. Diese Dioden können in der Praxis vorhanden sein oder nicht. Die Gate-Elektroden der weiteren N-Kanal-Isolierschicht-Feldeffekttransistor- Strukturen 10 und 11 sind mit einem Leiter zur Lieferung des Zellenzugriffsignals 12 verbunden und ihre Kanäle verbinden die Ausgänge 6 und 7 mit dem ersten bzw. dem zweiten Informationssignalleiter 13 bzw. 14. Die CMOS-Verstärker-Strukturen 2, 3 und 4, 5 sind jeweils zwischen die Stromversorgungsleiter 15 und 16 geschaltet, wobei der Leiter 15 ein positives Potential V in bezug auf den Leiter 16 hat, dessen Potential auf Massepotential liegen soll.
Wie bekannt ist, kann, wenn der Informationsgehalt von Zelle 1 ausgelesen und auf die Informationssignalleiter oder die Bitleitungen 13 und 14 gegeben werden soll, ein positives Potential an den Leiter zur Lieferung des Zellenzugriffsignals 12 angelegt werden, um die weiteren oder Zugriff-Transistoren 10 und 11 leitend zu machen, wobei dann das Vorzeichen der resultierenden Potentialdifferenz zwischen den Leitungen 13 und 14 angibt, welcher bistabile Zustand gerade vorliegt. Normalerweise sind die Leitungen 13 und 14 auf ein positives Potential vorgeladen, zum Beispiel +V, bevor die Zugriff-Transistoren 10 und 11 leitend gemacht werden, um einen versehentlichen Schreibvorgang in der Zelle beim Durchschalten der Transistoren zu verhindern. Wenn tatsächlich ein Schreibvorgang benötigt wird, können geeignete unterschiedliche Potentiale, zum Beispiel +V und Null, wobei das jeweilige Vorzeichen dem jeweils erforderlichen bistabilen Zustand entspricht, auf die Leitungen 13 und 14 gegeben werden, und ein positives Potential kann auf die Leitung 12 gegeben werden, um die Zugriff-Transistoren leitend zu machen und damit die Zelle in den geeigneten Zustand zu versetzen, wenn sie sich noch nicht in diesem Zustand befindet. Wenn die oben aufgeführten Beispiel-Spannungen benutzt werden und V = +5 V ±10% ist, arbeitet die beschriebene Zelle zufriedenstellend, wenn die Kanallängen der N-Kanal- und P-Kanal-Transistoren der Zelle 1,2 um bzw. 1,4 um betragen, wie in dem Artikel beschrieben, der in der Einleitung genannt wurde. Wenn diese Kanallängen, insbesondere die der N-Kanal-Transistoren, jedoch wesentlich reduziert werden, zum Beispiel auf 0,8 um, zeigt sich, daß bei Verwendung der oben aufgeführten Beispiel- Spannungen und V = 5 Volt ±10% eine erhebliche Beanspruchung durch heiße Elektronen in den N-Kanal-Transistoren auftritt und gleichzeitig ihre Lebenserwartung reduziert wird. Eine Verringerung von V auf einen Wert, der so gewählt ist, daß die erhebliche Beanspruchung durch heiße Elektronen verhindert wird, führt zu einer sehr wesentlichen Zunahme der Zellen-Zugriffszeit. Bei einem Ausführungsbeispiel der Erfindung jedoch, in dem die Kanallängen der N-Kanal-Transistoren auf 0,8 um reduziert wurden, wird der Wert von V auf +5 Volt gehalten, aber die maximale positive Spannung, die von außen an die Leiter 13 und 14 angelegt wird, ist auf +4 Volt ±10% begrenzt und die Schwellenspannungen der Transistoren 3 und 5 sowie die Abmessungsverhältnisse (Kanalkonduktanzen) der Transistoren 3 und 5 und die der Transistoren 10 und 11 werden auf eine bestimmte Weise gewählt, die im folgenden in bezug auf Fig. 2 beschrieben wird. Es hat sich gezeigt, daß, wenn dies geschieht, eine erhebliche Beanspruchung durch heiße Elektronen in den N-Kanal-Transistoren vermieden werden kann, ohne zu einer sehr erheblichen Zunahme der Zellen- Zugriffszeit zu führen, zu der es kommen kann, wenn die Potentialdifferenz zwischen den Leitern 15 und 16 selbst reduziert wird.
Das Diagramm in Fig. 2 zeigt den Bereich, der als vor heißen Elektronen sicherer Arbeitsbereich eines bestimmten N-Kanal-Isolierschicht- Feldeffekttransistors gefunden wurde, nämlich den Bereich unter der durchgezogenen Linie 17. Die Drain-Source-Spannung Vds wurde als Ordinate gegen die Gate-Source- Spannung Vgs auf der Abzisse aufgetragen. Es wurde angenommen, daß die maximal mögliche Drain-Source-Spannung 5,5 Volt beträgt, d. h. 5 Volt ±10%. Es hat sich herausgestellt, daß der Transistor sicher vor heißen Elektronen ist, wenn seine Gate- Source-Spannung über seiner Schwellenspannung T liegt, vorausgesetzt, daß seine Drain-Source-Spannung unter diesen Bedingungen (Bereich 20) auf 4,0 Volt begrenzt ist. Auf der anderen Seite ist der Transistor bei einer Drain-Spannung von 5,5 Volt nur dann vor heißen Elektronen sicher, wenn seine Gate-Source-Spannung nicht einen Wert überschreitet, der 0,3 Volt unter der Schwellenspannung T (Bereich 19) liegt. Zwischen diesen beiden Situationen gibt es einen zwischengelagerten Übergangsbereich 18. (Es gibt in der Tat keine klare Trennlinie zwischen dem, was sicher vor heißen Elektronen ist und was nicht. In manchen Fällen kann es zum Beispiel zulässig sein, die Gate- Source-Spannung des Transistors bei einer Drain-Source-Spannung von 4 Volt auf einen Wert innerhalb von 0,25 Volt von der Schwellenspannung T zu erhöhen, bevor die resultierende Beanspruchung durch heiße Elektronen eine unzulässige Größe erreicht. Außerdem kann in manchen Fällen der 4-Volt-Pegel des rechten Abschnitts der Linie 17 einer Toleranz von 10% unterliegen.) Wenn daher die N-Kanal-Transistoren in der Zelle von Fig. 1 dem Diagramm von Fig. 2 entsprechen und die Potentialdifferenz V zwischen den Leitern 15 und 16 5,5 Volt beträgt, müssen die Arbeitspunkte dieser Transistoren unter der Linie 17 gehalten werden oder mindestens unter der Linie 17, nachdem sie den obengenannten Toleranz- und Bedingungsrelaxationen unterzogen wurde. Daß dies in der Tat der Fall ist, wenn erfindungsgemäß die maximalen positiven Spannungen auf den Leitern 13 und 14 angemessen begrenzt werden und die Schwellenspannungen der Transistoren 3 und 5 sowie die Abmessungen dieser Transistoren in bezug auf die Abmessungen der Transistoren 10 und 11 geeignet gewählt werden, wird im folgenden dargelegt.
Zuerst ist der Ruhezustand (nicht angewählt) der Zelle aus Fig. 1 zu betrachten und beispielsweise anzunehmen, daß sich die Zelle in einem stabilen Zustand befindet, in dem Ausgang 6 des Verstärkers 2, 3 positiv in bezug auf Ausgang 7 des Verstärkers 4, 5 ist. Im Ruhezustand liegt die Leitung 12 auf Massepotential, so daß die Transistoren 10 und 11 ausgeschaltet sind und damit die kreuzgekoppelten Invertier- Verstärker 2, 3 und 4, 5 von den Leitern 13 und 14 trennen. Daher sind in der Zelle die Logikpegel CMOS-Logikpegel, d. h. Vcc und Masse. Unter der Annahme, daß die Schwellenspannungen der N-Kanal-Transistoren 3, 5,10 und 11 alle ca. 1 Volt betragen, arbeiten die Transistoren 10,11 und 3 in dem niedrigen Vgs-Bereich 19 von Fig. 2, während der Transistor 5 in dem niedrigen Vds-Bereich 20 arbeitet.
Betrachten wir jetzt einen Lesevorgang für die Zelle aus Fig. 1. Gemäß einem Aspekt der Erfindung sind die Leiter auf ein positives Potential vorgeladen, das 4 Volt nicht überschreitet, während das Potential auf Leitung 12 auf einem solchen Wert gehalten wird, daß die Transistoren 10 und 11 ausgeschaltet sind. Anschließend wird das Potential auf Leitung 12 in positiver Richtung angehoben, so daß die Transistoren 10 und 11 leitend werden. Wenn die Leitungen 13 und 14 tatsächlich auf +4 Volt vorgeladen sind, beginnt ein Strom von der Leitung 14 durch die Transistoren 11 und 5 zu fließen, wenn das Potential auf Leitung 12 auf +V angehoben wird. Hierdurch wird die Spannung am Ausgang 7 gesteigert. Die Arbeitsbereiche der N-Kanal-Transistoren sind die folgenden: Die Transistoren 5 und 10 arbeiten ebenso wie Transistor 11 im niedrigen Vds-Bereich 20 von Fig. 2, da die Spannung am Leiter 14 auf 4 Volt begrenzt ist. Der Transistor 3 arbeitet im niedrigen Vgs-Bereich 19 von Fig. 2, wenn die Spannung am Ausgang 7 nicht (T-0,3) Volt (oder (T-0,25) Volt, wenn eine solche Relaxation zulässig ist) überschreitet. Erfindungsgemäß werden das Verhältnis zwischen den Kanalkonduktanzen der Transistoren 11 und 5 und die Schwellenspannung T von Transistor 3 so gewählt, daß diese Anforderung erfüllt ist, wobei auch das Verhältnis zwischen den Kanalkonduktanzen der Transistoren 10 und 3 sowie die Schwellenspannung von Transistor 5 entsprechend gewählt werden. Typischerweise können die Kanalbreiten der Transistoren 5 und 3 so gewählt werden, daß sie mindestens das doppelte der Kanalbreiten der Transistoren 10 bzw. 11 betragen, wenn die maximale Spannung an den Leitern 13 und 14 4 Volt beträgt und die Schwellenspannungen T der Transistoren 3 und 5 1,0 Volt betragen.
Betrachten wir nun einen Schreibvorgang für die Zelle aus Fig. 1. Gemäß einem Aspekt der Erfindung wird tatsächlich erst ein Lesevorgang wie oben beschrieben ausgeführt, und anschließend werden die Leitungen 13 und 14 auf einen relativ niedrigen bzw. auf einen relativ hohen Wert gebracht (vorausgesetzt, daß eine Änderung des Zellenzustands erforderlich ist), während das Potential auf Leitung 12 so beschaffen ist, daß die Transistoren 10 und 11 leitend sind. Obwohl es theoretisch möglich ist, daß die Drain-Source-Spannung von Transistor 10 unter diesen Bedingungen 4 Volt überschreitet, wird dies in der Praxis nicht der Fall sein, da die RC-Zeitkonstante von Ausgang 6 in der Praxis ausreichend kleiner ist als die RC- Zeitkonstante der Leitung 13, so daß das Potential an Ausgang 6 dem auf Leitung 13 folgt, wie dies durch das Verhältnis zwischen den Kanalkonduktanzen der Transistoren 2 und 10 vorgegeben wurde. Während die Spannung an Ausgang 6 abnimmt, nimmt die Spannung an Ausgang 7 zu, so daß Transistor 3 von dem niedrigen Vgs-Bereich 19 in Fig. 2 zum niedrigen Vds-Bereich 20 übergeht. Transistor 5 geht auf ähnliche Weise von dem niedrigen Vds-Bereich zu dem niedrigen Vgs-Bereich über. Diese Übergänge zwischen den Bereichen 19 und 20 sind nicht abrupt. Sie durchlaufen jedoch den Zwischenbereich 18 von Fig. 2, da - wie oben im Zusammenhang mit dem Lesevorgang beschrieben - dafür gesorgt wurde, daß die Spannung an Ausgang 6 (T- 0,3) Volt für den Transistor 5 nicht überschreiten kann, während Transistor 5 leitend ist, und daß die Spannung an Ausgang 7 (T-0,3) Volt für den Transistor 3 nicht überschreiten kann, während Transistor 3 leitend ist.
Eine Vielzahl von Zellen entsprechend der Beschreibung der Fig. 1 und 2 kann in Reihen und Spalten angeordnet werden, um eine Zellenmatrix zu bilden, wobei einzelne Zellen oder Zellengruppen beliebig gewählt und in Reaktion auf den Empfang eines geeigneten Adreß- und Steuersignals gelesen oder beschrieben werden können. Fig. 3 zeigt eine solche Anordnung von n Reihen und m Spalten. Jede Reihe hat einen einzigen Leiter für die Lieferung des Zellenzugriffsignals 12. 1 . . . 12.n, und jede Spalte hat ein einziges Paar von Informationssignal-Leitern 13.1,14.1 . . 13m, 14m. Die Leiter für die Lieferung des Zellenzugriffsignals werden von den jeweiligen Ausgängen A1 . . . An eines Adressdecoders 21 über einen entsprechenden (elektronischen) Schalter 22. 1 . . . 22.n versorgt. Die Stromversorgungs-Leiter 15 und 16 jeder Zelle 1. 11 . . . 1. mn werden mit 5 Volt von geeigneten Ausgängen einer Stromversorgung 23 versorgt. Die Leiter jedes Paares von Informationssignal-Leitern 13,14 sind mit den jeweiligen Eingängen eines entsprechenden doppelten Umschalters 24. 1 . . . 24.m verbunden. In einer Stellung dieses Schalters sind die Leiter mit einem 4- Volt-Ausgang der Stromversorgung 23 verbunden, während sie in der anderen Stellung über einen entsprechenden Doppelschalter 25.1 . . 25.m mit den jeweiligen differentiellen Ausgängen eines Eingangspuffers 26 und mit den jeweiligen differentiellen Eingängen eines Ausgangspuffers 27 verbunden sind. Die Puffer 26 und 27 werden von der Stromversorgung 23 mit 4 Volt bzw. mit 5 Volt versorgt. Ein Controller 28 hat die Ausgänge C, D, E und F, die mit den Steuereingängen der Schalter 24, den Steuereingängen der Schalter 22 und einem Ausgangs-Aktivier-Eingang des Puffers 26 bzw. einem Ausgangs-Aktivier-Eingang des Puffers 27 verbunden sind.
Im Ruhezustand befinden sich die Schalter in den abgebildeten Stellungen. Wenn ein Zellenzugriffs-Vorgang erforderlich ist, wird eine geeignete Adresse an einen Eingang 29 des Decoders 21 geleitet, woraufhin der Decoder +5 Volt an einem gewählten Ausgang A1 . . . An und einem gewählten Ausgang B1 . . . Bn erzeugt, wobei der letztere den entsprechenden Doppelschalter 25 schließt. Die restlichen Ausgänge A und B bleiben auf Null Volt. Wenn der benötigte Vorgang ein Lesevorgang ist, wird ein Signal auch an den Lese-Steuereingang 30 des Controllers 28 gelegt. In Reaktion darauf erzeugt der Controller 28 zuerst einen Impuls an seinem Ausgang C, der die Schalter 24 umschaltet, und kurz danach, während dieser Impuls immer noch vorhanden ist, erzeugt er gleichzeitige Impulse auf seinen Ausgängen D und F, die die Schalter 22 schließen und den Ausgangspuffer 27 aktivieren. Wenn auf der anderen Seite der benötigte Vorgang ein Schreibvorgang ist, wird ein Signal an den Schreib-Steuereingang 31 des Controllers 28 geliefert. In Reaktion darauf erzeugt der Controller 28 zuerst einen Impuls an seinem Ausgang C, der die Schalter 24 umschaltet. Kurz danach, und während der Impuls an Ausgang C immer noch vorhanden ist, erzeugt er einen Impuls an seinem Ausgang D, der die Schalter 22 schließt. Kurz darauf, und während die Impulse an den Ausgängen C und D noch vorhanden sind, erzeugt er einen Impuls an seinem Ausgang E, der den Ausgang des Eingangspuffers 26 aktiviert. Es ist zu beachten, daß - da die Leistung dem Eingangspuffer 26 bei einem Pegel von 4 Volt zugeführt wird - die Spannungen, die den Informationssignal-Leitern 13,14 durch diesen Puffer zugeführt wurden, diesen Pegel nicht überschreiten können.
Es wird klar sein, daß der für die maximalen positiven Spannungen, die den Informationssignal-Leitern 13, 14 zugeführt werden, gewählte Grenzwert von den Eigenschaften der in den Speicherzellen benutzten N-Kanal-Transistoren abhängt, und daß dieser Grenzwert wiederum zusammen mit den Schwellenspannungen der N-Kanal- Transistoren 3 und 5 in den Zellen-CMOS-Verstärkern das minimale Verhältnis bestimmt, das die Abmessungen dieser Transistoren 3 und 5 in bezug auf die Abmessungen der zugehörigen Transistoren 10 und 11 haben können.

Claims

1. Speicher mit einer statischen CMOS-Submikron-Speicherzelle mit wahlfreiem Zugriff (Static Random Access Memory, SRAM) (1), die ein Paar kreuzgekoppelter Inverter (2,3, 4,5) enthält, wobei jeder Inverter eine Reihenschaltung aus einem Inverter-PMOS-Transistor (2, 4) umfaßt, und einen Inverter-NMOS- Transistor (3, 5) zwischen zwei Versorgungsanschlüssen (15, 16), wobei im Betrieb eine Versorgungsspannung zwischen den genannten beiden Versorgungsanschlüssen angelegt wird, die Ausgänge der Inverter über die jeweiligen NMOS-Zugriff- Transistoren (10, 11) mit entsprechenden Bitleitungen (13,14) gekoppelt sind und wobei der Speicher weiterhin Vorlade-Mittel (24) zum Vorladen der genannten Bitleitungen auf eine vorbestimmte Vorlade-Spannung vor der Ausführung eines Lesevorgangs enthält, dadurch gekennzeichnet, daß die genannte Versorgungsspannung, wenn sie direkt an den Kanal jedes einzelnen Inverter-NMOS-Transistors und NMOS- Zugriff-Transistors angelegt wird, während dieser Transistor leitend ist, ausreicht, um zu einer Beanspruchung durch heiße Elektronen in diesem Transistor zu führen, daß die genannte Vorlade-Spannung ausreichend unterhalb der genannten Versorgungsspannung liegt, um zu verhindern, daß eine Beanspruchung durch heiße Elektronen in den Zugriff-Transistoren auftritt, und daß der Inverter-NMOS-Transistor (3, 5) jedes Inverters und sein zugehöriger NMOS-Zugriff-Transistor (10, 11) Abmessungen aufweisen, die so beschaffen sind, um eine Spannung, die einen niedrigen logischen Wert darstellt, wenn eine solche Spannung an einem entsprechenden Ausgang (6, 7) eines Inverters an die entsprechende Bitleitung übertragen wird, unter einem Sicherheitswert zu halten, der ausreichend unter einer Schwellenspannung des Inverter- NMOS-Transistors (5, 3) des anderen Inverters liegt, um das Auftreten einer Beanspruchung durch heiße Elektronen im genannten Inverter-NMOS-Transistor des anderen Inverters zu verhindern.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die genannte Versorgungsspannung im wesentlichen 5 Volt beträgt, die Vorlade-Spannung zwischen ca. 2,5 Volt und 4 Volt liegt und der Sicherheitswert ungefähr gleich der genannten Schwellenspannung minus 0,3 Volt ist.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher Steuermittel enthält, um jeden Schreibvorgang so auszuführen, daß ihm ein Vorladen vorausgeht.

4. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher Steuermittel enthält, um jeden Schreibvorgang so auszuführen, daß ihm ein Lesevorgang vorausgeht.

5. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Breiten/Längen-Verhältnis (B/L) jedes Inverter-NMOS-Transistors mehr als etwa das Doppelte des Breiten/Längen-Verhältnisses (B/L) des Zugriff-Transistors beträgt, dessen Kanal mit dem Kanal dieses Inverter-NMOS-Transistors verbunden ist.

6. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die genannte Schwellenspannung größer ist als ca. 1,3 Volt.

7. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß

- zur Ausführung eines Schreibvorgangs der Speicher Mittel zum Anlegen und Ändern eines Potentials enthält, die vorgesehen sind, um das Potential an einer Gate-Elektrode jedes Zugriff-Transistors der Zelle in positiver Richtung zu ändern, um diese Zugriff- Transistoren in einen leitenden Zustand zu schalten, bevor die entsprechenden Potentiale, von denen eines positiver ist als das andere, an die Bitleitungen angelegt werden,

- und daß der Speicher Mittel enthält, mit dem die Bitleitungen auf ein bestimmtes Potential geladen werden, bevor das Potential an der Gate-Elektrode jedes Zugriff- Transistors der Zelle geändert wird,

- und daß das am meisten positive der genannten jeweiligen Potentiale ausreichend geringer ist als die Versorgungsspannung, um das Auftreten einer erheblichen Beanspruchung durch heiße Elektronen in den genannten Zugriff-Transistoren zu verhindern.