DE69414100T2

DE69414100T2 - Gegen kollisionen von schweren ionen unempfindliche speicherzelle

Info

Publication number: DE69414100T2
Application number: DE69414100T
Authority: DE
Inventors: Denis 38 Chemin De Pouzon F-31140 Saint-Loup Bessot; Raoul F-38100 Grenoble Velazco
Original assignee: Centre National de la Recherche Scientifique CNRS
Current assignee: Centre National de la Recherche Scientifique CNRS
Priority date: 1993-03-18
Filing date: 1994-03-16
Publication date: 1999-03-11
Anticipated expiration: 2014-03-17
Also published as: US5640341A; JP3711560B2; DE69414100D1; EP0689713B1; JPH08512422A; EP0689713A1; FR2702873A1; FR2702873B1; WO1994022143A1

Description

Die vorliegende Erfindung betrifft statische Speicherzellen und näherhin Speicherzellen, deren Zustand durch die Kollision eines schweren Ions mit einer empfindlichen Zone der Zelle nicht modifiziert wird.
Elektronische Ausrüstungen können unter bestimmten Bedingungen, insbesondere im Weltraum, Teilchenbombardements, insbesondere schwerer Ionen, ausgesetzt sein. Wenn der Drain-Bereich eines in bestimmter Weise vorgespannten MOS- Transistors von einem schweren Ion durchsetzt wird, erzeugt der MOS-Transistor an seinem Drain-Anschluß einen parasitären Impuls. Ein derartiges Störphänomen, gewöhnlich als 'upset' bezeichnet, kann störende Aaswirkungen nach sich ziehen, insbesondere den Zustand der Speicherzelle als Folge der Wirkung des parasitären Impulses auf verschiedene Transistoren der Zelle verändern.
Fig. 1A zeigt einen Aufbau einer herkömmlichen Speicherzelle vom differentiellen Typ (d. h. eine Zelle, welche ein Datum bzw. eine Datengröße in Form zweier komplementärer Zustände speichert). Diese Zelle dient zur Herstellung von Kippschaltungen aller Art, von Registern und statischen Differentialspeichern (SRAM, 'Static Random Access Memory'). Ein statischer Speicher ist, im Gegensatz zu einem dynamischen Speicher, ein Speicher, der zur Erhaltung seines Zustands kein Auffrischsignal benötigt.
Die Zelle weist zwei in umgekehrter Anordnung miteinander verbundene Inverter auf. Ein erster dieser Inverter weist einen P-Kanal-MOS-Transistor MP1 und einer N-Kanal-MOS- Transistor MN1 auf, deren Drain-Anschlüsse miteinander verbunden sind und den Ausgang Q des Inverters bilden. Die Source-Anschlüsse der Transistoren MP1 bzw. MN1 sind mit einem hohen Potential Vdd bzw. einem niedrigen Potential Vss verbunden. Der zweite Inverter weist einen P-Kanal-MOS- Transistor MP2 und einen N-Kanal-MOS-Transistor MN2 auf, die in derselben Schaltkonfiguration wie die entsprechenden Transistoren MP1 und MN1 verbunden sind. Die Drain-Anschlüsse der Transistoren MP2 und MN2 sind miteinander verbunden und bilden den Ausgang Q* dieses zweiten Inverters. Die Gates der Transistoren MP2 und MN2 (der Eingang des zweiten Inverters) sind mit dem Ausgang Q des ersten Inverters, und die Gates der Transistoren MP1 und MN1 (der Eingang des ersten Inverters) sind mit dem Ausgang Q* des zweiten Inverters verbunden.
Ein N-Kanal-MOS-Transistor MN3 verbindet den Ausgang Q mit einer Datenleitung D, und entsprechend ein N-Kanal-MOS- Transistor MN4 den Ausgang Q* mit einer Datenleitung D*. Die Leitungen D and D* übertragen ein Differential-Datum (die Zustände der Leitungen D und D* sind stets zueinander komplementär), das aus der Speicherzelle ausgelesen oder in ihr gespeichert werden soll. Die Gates der Transistoren MN3 und MN4 werden durch eine Lese-/Schreib-Leitung RW gesteuert.
Fig. 1B zeigt die Zelle aus Fig. 1A in einem Anfangszustand. Mit '0' sind Knotenpunkte bezeichnet, deren Potential nahe dem niedrigen Potential Vss liegt, und mit '1' Knotenpunkte, deren Potential nahe dem hohen Potential Vdd liegt. Es wird angenommen, daß die Zelle sich in einem stabilen Zustand befindet, d. h. daß die Lese-/Schreib-Leitung sich in einem inaktiven Zustand '0' befindet. Zum besseren Verständnis der Arbeitsweise dieser Speicherzelle ist ein im Sperrzustand befindlicher Transistor als Leerstelle wiedergegeben.
Der in Fig. 1B wiedergegebene Anfangszustand ist solcherart, daß die Ausgänge Q bzw. Q* sich im Zustand. '1' bzw. '0' befinden. Die Transistoren MN1, MP2, MN3 und MN4 befinden sich im Sperrzustand, und die Transistoren MP1 und MN2 sind leitend.
Zum Auslesen des Zustands dieser Zelle wird die Leitung RW aktiviert, wodurch die Transistoren MN3 und MN4 leitend werden und entsprechend den Zustand '1' des Ausgangs Q auf die Leitung D und den Zustand '0' des Ausgangs Q* auf die Leitung D* übertragen.
Zur Änderung des Zustands der Zelle wird die Leitung RW aktiviert und auf der Leitung D ein Zustand '0' und auf der Leitung D* ein Zustand '1' hergestellt. Die auf der Leitung D vorliegende '0' bringt den Ausgang Q zwangsweise auf den Wert '0'. Der auf die Gates der Transistoren MP2 und MN2 übertragene Zustand '0' des Ausgangs Q sperrt den Transistor MN2 und macht den Transistor MP2 leitend. Somit geht der Ausgang Q* in der Zustand '1' über, wodurch der Transistor MP1 gesperrt wird und dar Transistor MN1 leitend wird, was den Zustand '0' im Ausgang Q konfirmiert. Eine hierzu symmetrische Wirkung wird durch die Leitung D* erhalten, welche den Ausgang Q* zwangsweise auf den Wert '1' bringt. Die Speicherzelle befindet sich dann in einem neuen stabilen Zustand.
Man erkennt, daß die Leitungen D und D* bei einer Zu standsänderung der Zelle mit einem verhältnismäßig hohen Strom gesteuert werden müssen, da man beispielsweise den Zustand des Ausgangs Q gegen Vss zu ziehen sucht, während der Transistor MP1 diesen Zustand in Richtung auf Vdd zieht, und daß man den Zustand des Ausgangs Q* in Richtung auf Vdd zu ziehen versucht, während der Transistor MN2 diesen Zustand in Richtung auf Vss zieht. Um in die Speicherzelle zu schreiben (aufzuzeichnen), müssen daher Stromverstärker (Puffer) vorgesehen werden, um die Zustände der Ausgänge Q und Q* zwangszusteuern, trotz der Gegenwart der Transistoren, welche davon verschiedene Zustände herbeizuführen suchen. Ein Stromverstärker kann zwischen der Leitung D und dem Transistor MN3 und ein anderer zwischen der Leitung D* und dem Transistor MN4 vorgesehen werden.
Insgesamt besitzt die Zelle einen verhältnismäßig rohen Platzbedarf an der Siliziumoberfläche und einen verhältnismäßig hohen Stromverbrauch bei jeder Zustandsänderung. Der Nachteil des Platzbedarfs an Oberfläche ist weniger schwerwiegend, wenn man einen Speicher mit Hilfe mehrerer Zellen bildet, da man dann nur ein Paar von den Leitungen D und D* zugeordneten Stromverstärkern vorsieht, mit welchen mehrere Speicherzellen des Typs gemäß Fig. 1A in Parallelschaltung verbunden sind. Dieser Nachteil wird jedoch schwerwiegender, wenn die Zellen in unabhängiger Form verwendet werden, beispielsweise zur Realisierung von Flip- Flop-Kippschaltungen oder jeder anderen Art von Schaltung auf der Grundlage von Kippschaltungen (Register oder Zähler).
Jedoch kann, wie weiter unten ersichtlich wird, die Zelle gemäß Fig. 1A nicht als solche in einem Umfeld verwendet werden, das einem Bombardement von schweren Ionen ausgesetzt ist. Im folgenden wird als 'empfindlicher Transistor' ein Transistor bezeichnet, der ein Störphänomen hervorrufen kann, wenn sein Drain-Bereich von einem schweren Ion durchsetzt wird, und als 'empfindlicher Knotenpunkt' wird ein Knoten bezeichne, der mit dem Drain-Anschluß wenigstens eines empfindlichen Transistors verbunden ist.
Empfindliche Transistoren sind allgemein gesehen die N- Kanal-MOS-Transistoren im Sperrzustand, deren Drain-Elektrode sich auf einem Potential nahe dem hohen Speisepotential Vdd ('1') befindet, sowie die P-Kanal-Transistoren im Sperrzustand, deren Drain-Elektrode sich auf einem Potential nahe dem niedrigen Speisepotential Vss ('0') befindet. Wenn ein schweres Ion das Substrat im Bereich benachbart der Drain-Elektrode eines empfindlichen P-Kanal-MOS-Transistors durchsetzt, wird an der Drain-Elektrode ein parasitärer positiver Impuls erzeugt, d. h. daß die Drain-Elektrode momentan in Richtung auf das hohe Potential Vdd gezogen wird. Im Fall eines empfindlichen N-Kanal-MOS-Transistors wird an der Drain-Elektrode ein negativer Impuls erzeugt, d. h. daß die Drain-Elektrode momentan in Richtung auf das niedrige Potential Vss gezogen wird.
Im Falle von Figur iß sind empfindlich die Transistoren MN1 und MP2 und, je nach dem Zustand der Leitungen D und D*, die Transistoren MN3 und MN4. Dies hat zwei empfindliche Knotenpunkte Q und Q* zur Folge. Bei einem Störphänomen an dem Knotenpunkt Q, d. h. wenn an diesem Knotenpunkt ein parasitärer Impuls erzeugt wird, weil ein schweres Ion einen mit diesem Knotenpunkt verbundenen empfindlichen Drain- Bereich durchsetzt, erscheint in dem Knoten Q ein Zustand '0'. Dieser Übergang zu '0' hat die Umschaltung der Transistoren MN2 und MP2 zur Folge, den Übergang des Knotens Q* in den Zustand '1' und die Erhaltung des Zustands '0' im Knoten Q, d. h. eine Zustandsänderung der Zelle. Ein Störphänomen an dem Knoten Q* bringt gleichfalls eine Zustandsänderung der Zelle mit sich.
Im Stande der Technik wurde bereits versucht, dieses Problem zu lösen und für Strahlungen unempfindliche ('gehärtete') Speicherzellen zu schaffen. Ein erster Versuchsweg ist technologischer Natur und zielt auf die Schaffung von von Haus aus für Strahlungswirkungen unempfindlichen Transistoren. Zu diesem Zweck stellt man die Transistoren in auf einem isolierenden Substrat ausgebildeten dünnen Siliziumschichten (von einigen Mikrometern) her. Dies sind die herkömmlicherweise mit den Buchstabenkombinationen SOS (Silicon On Sapphire, 'Silizium auf Saphir') oder SOI (Silicon On Insulator, 'Silizium auf Isolator') bezeichneten Technologien. Jedoch sind diese Technologien in der Durchführung schwierig und kostspielig.
Ein in der amerikanischen Patentschrift 5 111 429 vorgeschlagener Lösungsversuch besteht in der Verwendung redundanter Speicher und darin, daß man beispielsweise ein Datum in zwei in unterschiedlicher Weise ausgebildeten Unter- Speicherzellen speichert, wobei die eine mit P-Kanal-MOS- Transistoren und die andere mit N-Kanal-MOS-Transistoren hergestellt ist. Diese Lösung hat eine bedeutsame Erhöhung des Bedarfs an Siliziumoberfläche zur Folge und besitzt den schwerwiegenden Nachteil eines hohen Ruhestromverbrauchs.
Ein dritter Lösungsversuch besteht darin, eine Architektur solcher Art vorzusehen, daß eine Störung an einem empfindlichen Knoten nicht ein Kippen dieser Zelle nach sich zieht. Im Rahmen dieses dritten Lösungsversuchs wird vorgeschlagen (vgl. IEEE Transactions On Nuclear Science, Volume 35, Nr. 6, Dezember 1988, pp. 1682-1687, 'An SEU Hardened CMOS Data Latch'), eine Speicherzelle vom Typ wie die aus Fig. 1A zu verwenden, die von einem Netzwerk von P-Kanal-MOS-Transistoren umgeben ist, das zur Aufgabe hat, das durch ein Störphänomen veränderte Datum wiederherzustellen. Diese Zelle nimmt eine große Siliziumfläche ein, da bestimmte der sie bildenden Transistoren mit großen Abmessungen gewählt werden müssen. Sie weist des weiteren wie die Zelle nach Fig. 1A den Nachteil eines hohen Stromverbrauchs bei der Umschaltung auf und daß sie Stromverstärker benötigt.
Ein Ziel der vorliegenden Erfindung ist die Schaffung einer gehärteten Speicherzelle, die nur eine sehr geringe Wahrscheinlichkeit einer Verfälschung beim Bombardement mit schweren Ionen aufweist.
Ein weiteres Ziel der vorliegenden Erfindung ist die Schaffung einer derartigen Zelle, die verhältnismäßig wenig kostspielig hinsichtlich des Bedarfs an Siliziumfläche ist.
Ein weiteres Ziel der Erfindung ist die Schaffung einer derartigen Zelle mit niedrigem Stromverbrauch bei einer Umschaltung.
Ein weiteres Ziel der Erfindung ist die Schaffung einer derartigen Zelle, die in eine herkömmliche SRAM-Speicherarchitektur eingefügt werden kann.
Diese Ziele werden erreicht mittels einer Differentialspeicherzelle zum Speichern eines auf zwei Datenleitungen vorliegenden Differential-Datums, wenn eine Lese-/Schreib- Leitung sich in einen aktiven Zustand befindet, wobei ein in der Zelle gespeichertes Differential-Datum an zwei Ausgangsknotenpunkten vorliegt. Erfindungsgemäß weist die Zelle zwei Gruppen auf, deren jede jeweils erste bis dritte Transistoren umfaßt, die aufeinanderfolgend in Reihe miteinander zwischen einem ersten und einem zweiten Speisepotential liegen, wobei der erste Transistor von einem anderen Typ als die zweiten und dritten Transistoren ist. Jeder Ausgangsknotenpunkt ist jeweils die Verbindungsstelle zwischen den ersten und den zweiten Transistoren einer Gruppe. Die Steuerelektrode von einem der zweiten und dritten Transistoren jeder Gruppe ist mit dem Ausgangsknoten der anderen Gruppe verbunden, und die Steuerelektrode des jeweils anderen der zweiten und dritten Transistoren jeder Gruppe ist mit der Steuerelektrode des ersten Transistors der gleichen Gruppe verbunden. In Zuordnung zu jeder Gruppe ist jeweils ein vierter Transistor vom gleichen Typ wie der erste Transistor zwischen dem ersten Potential und der Steuerelektrode des ersten Transistors der Gruppe vorgesehen, wobei die Steuerelektrode dieses vierten Transistors mit der Steuerelektrode des ersten Transistors der anderen Gruppe verbunden ist. In Zuordnung zu jeder Gruppe liegt jeweils ein fünfter Transistor vom gleichen Typ wie der vierte, aber von geringerer Leitfähigkeit, zwischen der Steuerelektrode des ersten Transistors der Gruppe und der Lese-/Schreib-Leitung oder dem zweiten Potential, wobei die Steuerelektrode dieses fünften Transistors mit dem Ausgangsknoten der anderen Gruppe verbunden ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß sie in Zuordnung zu jeder Gruppe einen sechsten Transistor in Schaltverbindung zwischen einer der Datenleitungen und dem Ausgangsknotenpunkt der Gruppe aufweist, wobei die Steuerelektrode des sechsten Transistors mit der Lese-/Schreib-Leitung verbunden ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß der fünfte Transistor jeweils zwischen der Steuerelektrode des ersten Transistors der zugehörigen Gruppe und der Lese-/Schreib-Leitang angeordnet ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß die Steuerelektroden der ersten und der zweiten Transistoren einer Gruppe miteinander verbunden sind und daß die Steuerelektrode des dritten Transistors der Gruppe mit dem Ausgangsknotenpunkt der anderen Gruppe verbunden ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß der fünfte Transistor zwischen der Steuerelektrode des ersten Transistors der zugehörigen Gruppe und dem zweiten Potential angeordnet ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß die Steuerelektroden der ersten und dritten Transistoren einer Gruppe miteinander verbunden sind und daß die Steuerelektrode des zweiten Transistors der Gruppe mit dem Ausgangsknotenpunkt der anderen Gruppe verbunden ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß die Zelle in Zuordnung zu jeder Gruppe einen sechsten Transistor in Anordnung zwischen einer Datenleitung und der Verbindungsstelle des zweiten und dritten Transistors der Gruppe aufweist, wobei die Steuerelektrode des sechsten Transistors mit der Lese-/Schreib-Leitung verbunden ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß die Zelle in Zuordnung zu jeder Gruppe einen sechsten Transistor in Anordnung zwischen einer Datenleitung und der Steuerelektrode des ersten Transistors der Gruppe aufweist, wobei die Steuerelektrode des sechsten Transistors mit der Lese-/Schreib-Leitung verbunden ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß die Zelle in Zuordnung zu jeder Gruppe einen siebenten Transistor aufweist, der als Diode zwischen dem zweiten Potential und dem dritten Transistor der Gruppe geschaltet ist.
Somit gehört die vorliegende Erfindung in den Rahmen des oben erwähnten dritten Lösungswegs, weist jedoch gegenüber den bereits vorgeschlagenen Lösungen den Vorteil einer besseren Immunität gegenüber Störphänomenen, einer größeren Einfachheit und eines geringeren Stromverbrauchs bei der Umschaltung auf.
Diese Gegenstände und Ziele, Eigenschaften und Merkmale sowie Vorteile der vorliegender Erfindung werden in der folgenden Beschreibung spezieller Ausführungsbeispiele anhand der beigefügten Zeichnungsfiguren im einzelnen erläutert; in der Zeichnung zeigen:
Figg. 1A und 1B (zuvor bereits beschrieben) einen Aufbau einer herkömmlichen differentiellen statischen Speicherzelle (SRAM-Zelle),
Figg. 2A bis 2C eine Ausführungsform einer erfindungsgemäß gehärteten differentiellen Speicherzelle in verschiedenen Zuständen,
Fig. 3 eine andere Ausführungsform der gehärteten Speicherzelle gemäß der Erfindung, sowie
Fig. 4 eine weitere andere Ausführungsform einer gehärteten Speicherzelle gemäß der Erfindung.
Fig. 2A zeigt Elemente aus Fig. 1A, die mit denselben Bezugsziffern bezeichnet sind. Die Source-Anschlüsse der Transistoren MN1 und MN2 sind, statt wie in Fig. 1A direkt mit dem niedrigen Potential Vss verbunden zu sein, über N-Kanal- MOS-Transistoren MN5 bzw. MN6 mit Vss verbunden. Die Gates der Transistoren MN5 und MN6 sind mit dem Knoten Q* bzw. dem Knoten Q verbunden. Die Gates der Transistoren MP1 und MN1 sind mit einem Knotenpunkt M verbunden, der über einen P-Kanal-MOS-Transistor MP3 mit dem hohen Potential Vdd oder über einen P-Kanal-MOS-Transistor MP4 mit der Lese-/Schreib- Leitung RW verbunden werden kann. Wichtig ist, wie weiter unten ersichtlich wird, daß die Transkonduktanz bzw. Steilheit des Transistors MP3 größer als die des Transistors MP4 ist. Das Verhältnis der Kanalbreite zwischen dem Transistor MP3 und dem Transistor MP4 liegt zwischen 1,5 und 3, und beträgt beispielsweise 2. Die Gates der Transistoren MP2 und MN2 sind mit einem Knotenpunkt L verbunden, der seinerseits über P-Kanal-MOS- Transistoren MP5 bzw. MP6 von gleichem Kanalbreitenverhältnis wie die Transistoren MP3 und MP4 mit dem hohen Potential Vdd bzw. mit der RW-Leitung verbunden werden kann. Die Gates der Transistoren MP4 und MP6 sind jeweils mit dem Knotenpunkt Q* bzw. Q verbunden. Die Gates der Transistoren MP3 und MP5 sind jeweils mit dem Knoten L bzw. mit dem Knoten M verbunden.
Vorzugsweise sind die Lese-/Schreib-Transistoren MN3 und MN4 mit Punkten zwischen den Transistoren MN1 und MN5 bzw. zwischen den Transistoren MN2 und MN6 verbunden, sie können jedoch auch, wie gestrichelt gezeigt, mit den Knotenpunkten Q und Q* verbunden werden.
Fig. 2B zeigt die Speicherzelle aus Fig. 2A in einem Anfangszustand, in welchem angenommen wird, daß die Knotenpunkte Q und Q* den Betrag '1' bzw. '0' besitzen. Die entsprechenden Zustände der anderen Knotenpunkte sind ebenfalls durch '1' und '0' angegeben. Der Zustand der Lese-/- Schreib-Leitung RW soll als inaktiv auf '0' angenommen werden. In diesem Fall sind die Transistoren MP1, MN2, MN6, MP4 und MP5 leitend. Die anderen Transistoren, die als Leerplätze dargestellt sind, befinden sich im Sperrzustand.
In diesem stabilen Zustand gemäß Fig. 2B verbraucht die erfindungsgemäße Zelle keinerlei Strom.
Zur Änderung des Zusands der Zelle muß man den Zustand des Knotenpunkts Q in '0' und den Zustand des Knotenpunkts Q* in '1' übergehen lassen. Hierzu aktiviert man die RW-Leitung, indem man auf der Leitung D eine '0' und auf der Leitung D* den komplementären Zustand '1' herstellt. Der Zustand '1' der Leitung RW wird über den Transistor MP4 in den Knotenpunkt M übertragen. Der Transistor MP1 geht in den Sperrzustand über, und der Transistor MN1 wird leitend. Da die Transistoren MN5 und MP1 sperren, ist der Knotenpunkt Q nur mit der Leitung D verbunden, die dem Knotenpunkt Q ihren Zustand '0' aufprägt, wobei nur der Entladestrom der Drain- Kapazitäten verbraucht wird. Der Zustand '0' des Knotenpunkts Q sperrt den Transistor MP6. Da die Leitung RW sich noch im '1'-Zustand befindet, wird der Zustand '1' des Knotenpunkts L durch den leitend gewordenen Transistor MP6 nicht modifiziert. Infolge der Tatsache, daß die Transistoren MP2 und MN6 sich im Sperr zustand befinden, ist der Knotenpunkt Q* nur mit der Leitung D* verbunden, die dem Knotenpunkt Q* ihren Zustand '1' aufprägt, wobei nur ein Ladestrom der Drain-Kapazitäten verbraucht wird. Der Zustand '1' des Knotenpunkts Q* macht den Transistor MN5 leitend und sperrt den Transistor MP4. Der Transistor MN5 bestätigt den Zustand '0' des Knotenpunkts Q. Der Knotenpunkt M wird gleitend und hält durch kapazitive Wirkung den Zustand '1' aufrecht, der ihn von der Leitung RW aufgeprägt wurde.
Fig. 2C veranschaulicht den stabilen Zwischenzustand, den die Zelle nach den vorstehend beschriebenen Etappen und vor der Rücksetzung der Leitung RW in ihren Ruhezustand '0' erreicht hat. Die Transistoren MN1 bis MN5 sowie der Transistor MP6 sind dann leitend, während die anderen, leer gebliebenen, Transistoren gesperrt werden. Sobald die Leitung RW in den Zustand '0' zurückkehrt, geht der Knotenpunkt L in '0' über, und der Transistor MP3 wird wiederum leitend, unter Bestätigung des Zustands '1' des Knotenpunkts M. Man befindet sich dann in dem zu dem Zustand von Fig. 2B symmetrischen stabilen Zustand.
Eine erneute Modifikation des logischen Zustands der Zelle ergibt sich symmetrisch zu dem eben beschriebenen Zustand.
Wenn die Leitungen D und D* gemäß der gestrichelt angedeuteten Verbindung mit den Knotenpunkten Q und Q* verbunden werden, kann die Zelle bei einem Schreib- bzw. Aufzeichnungsvorgang einen Stromverbrauch auf der Leitung D während der Umschaltverzögerung des Transistors MP1 aus seinem leitenden in seinen Sperrzustand aufweisen. Hingegen ist bei der voll ausgezogen dargestellen Anschlußverbindung der Stromverbrauch vernachlässigbar, da die Leitung D durch den einen oder den anderen der Transistoren MP1 und MN1, die nicht gleichzeitig leiten, vom Potential Vdd getrennt sind.
Sowohl bei der voll ausgezogenen wie bei der gestrichelten Anschlußverbindung findet ein Stromverbrauch auf der Leitung D* statt, bevor der Transistor MN6 durch den Übergang des Knotenpunkts Q in den Zustand '0' gesperrt wird. Die Umschaltung des Transistors MN6 erfolgt jedoch sehr rasch, und es besteht nur ein sehr kurzer Stromverbrauch, der die Kipp- Umschaltung der Zelle nicht beeinträchtigt. Bei der gestrichelt gezeichneten Schaltverbindung würde der Stromverbrauch dadurch verlängert, daß der Strom zwei Transistoren MN2, MN6 durchfließen muß, die Widerstandseigenschaften besitzen.
In beiden Fällen bildet der geringe Stromverbrauch bei der Umschaltung einen bemerkenswerten Vorteil der vorliegenden Erfindung gegenüber den Zellen nach dem bekannten Stand der Technik, wie sie sich bei dem oben erwähnten zweiten oder dritten Verbesserungsversuch ergeben.
Nunmehr soll anhand von Fig. 2B das Verhalten der Speicherzelle gemäß der Erfindung im Falle eines Störphänomens betrachtet werden. In Fig. 2B sind die für Störphänomene anfälligen Knotenpunkte entsprechend dem dargestellten stabilen Zustand der Zelle mit Zickzack-Pfeilen angedeutet. Die anfälligen Knotenpunkte sind Q, Q* und M. Im einzelnen ist der Knotenpunkt Q störanfällig durch den Drain-Anschluß des Transistors MN1, der Knotenpunkt Q* durch die Drain-Elektrode des Transistors MP2 und der Knotenpunkt M durch den Drain-Anschluß des Transistors MP3.
Beim Auftreten eines Störphänomens an dem Knotenpunkt Q erscheint an den Gates der Transistoren MN6 und MP6 ein '0'- Zustand. Der Transistor MN6 geht in den Sperrzustand über, der Transistor MP6 wird leitend. Der Knotenpunkt Q* wird frei-schwebend ('floating'), behält jedoch durch kapazitiven Effekt seinen Zustand '0'. Die Transistoren MP6 und MP5 sind leitend und suchen beide dem Knotenpunkt L einen verschiedenen Zustand aufzudrängen. Wie weiter oben angegeben, ist die Kanalbreite des Transistors MP5 größer als die des Transistors MP6, so daß der Transistor MP5 weiterhin dem Knotenpunkt L den Zustand '1' (Vdd) auferlegt. Der Knotenpunkt Q* bleibt weiterhin frei-schwebend (flottierend), unter Beibehaltung seines Zustands '0'. Somit wird, da der Transistor MP1 leitend bleibt, der Knotenpunkt Q rasch in seinen Anfangszustand '1' zurückgeführt. Der Transistor MP1 wird mit relativ großer Abmessung gewählt, um schnellstmöglich den Anfangszustand des Knotens Q wiederherzustellen. Symmetrisch hierzu wird für den Transistor MP2 die gleiche Abmessung gewählt.
Bei einem Störphänomen an dem Knoten Q* geht dieser in den Zustand '1' über. Der Transistor MN5 wird leitend, und der Transistor MP4 geht in den Sperrzustand über. Der Knoten M wird frei-schwebend (flottierend), behält jedoch seinen Zustand '0'. Die Tatsache, daß der Transistor MN5 leitend wurde, hat keinen Einfluß auf den Zustand '1' des Knotens Q, da der Transistor MN1 weiterhin sperrt. Die Transistoren MN2 und MN6 bleiben leitend und führen den Knoten Q* in seinen Anfangszustand '0' zurück.
Bei einem Störphänomen an dem Knoten M geht dieser in den Zustand '1' über. Der Transistor MP1 wird gesperrt, und der Transistor MN1 wird leitend. Da jedoch der Transistor MN5 sich im Sperrzustand befindet, wird der Knoten Q freischwebend (flottierend) und behält seinen Zustand '1' bei. Gleichzeitig geht der Transistor MP5 in den Sperrzustand über und macht den Knoten L frei-schwebend, der dabei seinen Zustand '1' behält. Somit macht ein Störzustand an dem Knoten M die Knoten Q und L frei-schwebend, ohne daß dies jedoch ihre jeweiligen Zustände und damit die Zustände der Ausgänge Q und Q* beeinflußt. Der Transistor MP4 führt den Knoten M rasch in seinen Anfangszustand '0' zurück.
Falls an den Knoten Q und Q* gleichzeitig ein Störphänomen auftritt, wird der Transistor MN5 leitend, und der Transistor MN6 geht in den Sperrzustand über; jedoch ändern sich die Zustände der Knoten M und L nicht, wie vorstehend beschrieben. Der Knoten Q* nimmt einen frei-schwebenden Zustand an, jedoch wird der Knoten Q durch den Transistor MP1 rasch in seinen Anfangszustand '1' zurückgeführt. Dann wird der Transistor MN6 wiederum leitend und bringt den Knoten Q* in seinen Anfangszustand '0' zurück.
Störphänomene, die gleichzeitig an den Knoten Q und M oder Q* und M auftreten, können zu einer Verfälschung des Zustands der Zelle führen. Jedoch ist die Wahrscheinlichkeit dafür, daß zwei schwere Ionen gleichzeitig zwei entsprechende störempfindliche Drain-Bereiche treffen, minimal.
Die Schaltungskonfiguration, bei der die Leitungen D und D* mit den Knoten Q und Q* verbunden sind (d. h. die gestrichelte Schaltverbindung), ist für Störphänomene empfindlicher als die andere Konfiguration (voll ausgezogen dargestellte Schaltverbindung). Tatsächlich zeigt eine Betrachtung des stabilen Zustands gemäß Fig. 2B, daß der Drain-Anschluß des Transistors MN3 störempfindlich ist und die Wahrscheinlichkeit einer Störung des Knotens Q durch die gestrichelt gezeigte Schaltverbindung erhöht.
Wenn der stabile Zustand der Speicherzelle aus Fig. 2A solcherart ist, daß die Knoten Q bzw. Q* die Werte '0' bzw. '1' haben, ist das Verhalten der Zelle bezüglich den Störphänomenen symmetrisch, indem die Knoten Q und Q* ihre Rollen tauschen und ebenso die Knoten M und L ihre Rollen tauschen.
Angesichts des geringen Stromverbrauchs an den Leitungen D und D* bei einem Schreib- bzw. Aufzeichnungsvorgang in der erfindungsgemäßen Speicherzelle ist es nicht erforderlich, in Zuordnung zu den Leitungen D und D* bidirektionale Verstärker vorzusehen. Dies stellt eine nicht-vernachlässigbare Einsparung an Siliziumoberfläche dar. Eine mit einer Zelle gemäß der Erfindung ausgeführte Kipp- bzw. Flip-Flop- Schaltung ist sogar oberflächenplatzsparender als eine Kipp- Schaltung, die mit Hilfe einer Zelle vom Typ gemäß Fig. 1A ausgeführt ist, welche Stromverstärker benötigt.
Fig. 3 zeigt eine andere Ausführungsform einer Speicherzelle gemäß der Erfindung. Diese Zelle unterscheidet sich von der nach Fig. 2A durch die Tatsache, daß die Leitungen D und D* statt mit den Knoten Q bzw. Q* mit den Knoten L bzw. M verbunden sind, und des weiteren dadurch, daß die Transistoren MP4 und MP6 statt mit der Taktleitung RW mit dem niedrigen Potential Vss verbunden sind. Gemäß einer Ausführungsvariante sind die Lese-/Schreib-Transistoren MN3 und MN4 aus Fig. 2A durch die P-Kanal-MOS-Transistoren MP3' und MP4' ersetzt. Die Gates der Transistoren MP3' und MP4' werden von einer Taktleitung RW* gesteuert, deren aktiver Zustand der Zustand '0' statt der Zustand '1' ist. Die Arbeitsweise dieser Zelle ist ähnlich der Zelle aus Fig. 2A, und die Wahrscheinlichkeit einer Verfälschung durch Störphänomene liegt in derselben Größenordnung. Jedoch verbraucht diese Speicherzelle mehr Strom bei einem Schreib- bzw. Aufzeichnungsvorgang.
Fig. 4 zeigt eine andere Ausführungsform einer Speicherzelle gemäß der vorliegenden Erfindung. Gegenüber der Speicherzelle aus Fig. 3 sind hierbei die Positionen der Transistoren MN1 und MN5 sowie die Positionen der Transistoren MN2 und MN6 vertauscht. Außerdem sind zwischen dem niedrigen Potential Vss und den Transistor MN1 bzw. dem Transistor MN2 als Widerstand geschaltete P-Kanal-MOS-Transistoren MP7 bzw. MP8 vorgesehen. Diese Transistoren MP7 und MP8 gestatten eine vollständige Entkopplung der Knoten Q und Q* vom niedrigen Potential Vss, d. h. daß die Transistoren MN1 und MN2 eindeutig gesperrt werden, wenn der Knoten M den Wert '0' bzw. der Knotenpunkt L den Wert '0' aufweist.
Diese Zelle arbeitet in ähnlicher Weise und besitzt im wesentlichen dieselben Vorteile wie die Zelle nach Fig. 3.
Der Fachmann kann die Zellen gemäß den Figg. 2A, 3 und 4 zur Bildung anderer Zellen gemäß der Erfindung kombinieren.
Für den Fachmann sind zahlreiche Abwandlungen und Modifizierungen der vorliegenden Erfindung ersichtlich, insbesondere hinsichtlich der Wahl der Polaritäten und der Abmessungen der Transistoren.

Claims

1. Differentialspeicherzelle zum Speichern eines auf zwei Datenleitungen (D, D*) vorliegenden Differential- Datums, wenn eine Lese-/Schreib-Leitung (RW) sich in einem aktiven Zustand befindet, wobei ein in der Zelle gespeichertes Differential-Datum an zwei Ausgangsknotenpunkten (Q, Q*) vorliegt,

dadurch gekennzeichnet, daß die Speicherzelle umfaßt:

- zwei Gruppen, deren jede erste bis dritte Transistoren (MP1, MN1, MN5; MP2, MN2, MN6) umfaßte die in Reihe miteinander zwischen einem ersten und einem zweiten Speisepotential (Vdd, Vss) liegen, wobei der erste Transistor (MP1, MP2) von verschiedenem Typ als der zweite und der dritte Transistor ist und jeder Ausgangsknotenpunkt jeweils die Verbindungsstelle zwischen den ersten und den zweiten Transistoren einer Gruppe ist;

- eine Verbindung zwischen der Steuerelektrode eines der zweiten oder dritten Transistoren jeder Gruppe und dem Ausgangsknotenpunkt der anderen Gruppe, sowie eine Verbindung zwischen der Steuerelektrode des anderen der zweiten und dritten Transistoren jeder Gruppe mit der Steuerelektrode des ersten Transistors der gleichen Gruppe;

- einen jeweils jeder Gruppe zugeordneten vierten Transistor (MP3, MP5) von gleichem Typ wie der erste Transistor, in Anordnung zwischen dem ersten Potential (Vdd) und der Steuerelektrode des ersten Transistors (MP1, MP2) der Gruppe, wobei die Steuerelektrode dieses vierten Transistors mit der Steuerelektrode des ersten Transistors der anderen Gruppe verbunden ist; sowie

- einen jeweils jeder Gruppe zugeordneten fünften Transistor (MP4, MP6) vom gleichen Typ wie der vierte Transistor, jedoch mit geringerer Leitfähigkeit als dieser, in Anordnung zwischen der Steuerelektrode des ersten Transistors der Gruppe und der Lese-/Schreib-Leitung (RW) oder dem zweiten Potential (Vss), wobei die Steuerelektrode dieses fünften Transistors mit dem Ausgangsknotenpunkt der anderen Gruppe verbunden ist.

2. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sie in Zuordnung zu jeder Gruppe einen sechsten Transistor (MN3, MN4) in Schaltverbindung zwischen einer der Datenleitungen (D, D*) und dem Ausgangsknotenpunkt (Q, Q*) der Gruppe aufweist, wobei die Steuerelektrode des sechsten Transistors mit der Lese-/- Schreib-Leitung (RW) verbunden ist.

3. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der fünfte Transistor (MP4, MP6) jeweils zwischen der Steuerelektrode des ersten Transistors der zugehörigen Gruppe und der Lese-/Schreib-Leitung (RW) angeordnet ist.

4. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerelektroden der ersten und der zweiten Transistoren (MP1, MN1; MP2, MN2) einer Gruppe miteinander verbunden sind und daß die Steuerelektrode des dritten Transistors (MN5, MN6) der Gruppe mit dem Ausgangsknotenpunkt der anderen Gruppe verbunden ist.

5. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der fünfte Transistor (MP4, MP6) zwischen der Steuerelektrode des ersten Transistors der zugehörigen Gruppe und dem zweiten Potential (Vss) angeordnet ist.

6. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerelektroden der ersten und dritten Transistoren (MP1, MN5; MP2, MN6) einer Gruppe miteinander verbunden sind und daß die Steuerelektrode des zweiten Transistors (MN1, MN2) der Gruppe mit dem Ausgangsknotenpunkt der anderen Gruppe verbunden ist.

7. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sie in Zuordnung zu jeder Gruppe einen sechsten Transistor (MN3, MN4) in Anordnung zwischen einer der Datenleitungen (D, D*) und der Verbindungsstelle des zweiten und dritten Transistors der Gruppe aufweist, wobei die Steuerelektrode des sechsten Transistors mit der Lese-/Schreib-Leitang (RW) verbunden ist.

8. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sie in Zuordnung zu jeder Gruppe einen sechsten Transistor (MN3, MN4) in Anordnung zwischen einer der Datenleitungen (D, D*) und der Steuerelektrode des ersten Transistors der Gruppe aufweist, wobei die Steuerelektrode des sechsten Transistors mit der Lese-/- Schreib-Leitung (RW) verbunden ist.

9. Differentialspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sie in Zuordnung zu jeder Gruppe einen siebenten Transistor (MP7, MP8) aufweist, der als Diode zwischen dem zweiten Potential (Vss) und dem dritten Transistor der Gruppe geschaltet ist.